JP2023045251A - 半導体記憶装置及びデータ消去方法 - Google Patents

半導体記憶装置及びデータ消去方法 Download PDF

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Abstract

【課題】 イレース特性を改善する。【解決手段】 実施形態の半導体記憶装置は、第１選択トランジスタ、複数のメモリセルトランジスタ、及び第２選択トランジスタをこの順番で含む複数のストリングと、前記複数のストリングの同一行の前記メモリセルトランジスタにそれぞれ接続される複数のワード線と、前記複数のストリングの端部に共通して接続されるビット線と、前記複数のストリングの他端部に共通して接続されるソース線と、前記複数のメモリセルトランジスタのイレース動作を行う制御回路と、を備え、前記制御回路は、前記イレース動作において、前記複数のストリング毎に、前記第１選択トランジスタのゲートに印可する第１電圧の印加時間を変化させる第１処理及び前記第１選択トランジスタのゲートに印可する前記第１電圧の電圧を変化させる第２処理の少なくとも一方を実施する。【選択図】図９

Description

本発明の実施形態は、半導体記憶装置及びデータ消去方法に関する。
近年、ＮＡＮＤ型メモリ等の半導体記憶装置においては、微細化、大容量化の要求から、３次元構造化が図られるようになってきた。また、この種のＮＡＮＤ型メモリでは、メモリセルトランジスタを、１ビット（２値）のデータを保持可能なＳＬＣ（Ｓｉｎｇｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）とする場合だけでなく、２ビット（４値）のデータを保持可能なＭＬＣ（Ｍｕｌｔｉ Ｌｅｖｅｌ Ｃｅｌｌ）、３ビット（８値）のデータを保持可能なＴＬＣ（Ｔｒｉｐｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）または４ビット（１６値）のデータを保持可能なＱＬＣ（Ｑｕａｄ Ｌｅｖｅｌ Ｃｅｌｌ）として構成する場合がある。
このようなＮＡＮＤ型メモリのデータ消去（イレース）はブロック単位で行われる。ＮＡＮＤ型メモリの特性を均一化するために、イレース特性を改善するという要求がある。
特開２０１２－１６９０２０号公報
本実施形態は、イレース特性を改善することができる半導体記憶装置及びデータ消去方法を提供する。
実施形態の半導体記憶装置は、第１選択トランジスタ、複数のメモリセルトランジスタ、及び第２選択トランジスタをこの順番で含む複数のストリングと、前記複数のストリングの同一行の前記メモリセルトランジスタにそれぞれ接続される複数のワード線と、前記複数のストリングの端部に共通して接続されるビット線と、前記複数のストリングの他端部に共通して接続されるソース線と、前記複数のメモリセルトランジスタのイレース動作を行う制御回路と、を備え、前記制御回路は、前記イレース動作において、前記複数のストリング毎に、前記第１選択トランジスタのゲートに印可する第１電圧の印加時間を変化させる第１処理及び前記第１選択トランジスタのゲートに印可する前記第１電圧の電圧を変化させる第２処理の少なくとも一方を実施する。
実施形態に関わるメモリシステムの構成例を示すブロック図。 本実施形態の不揮発性メモリの構成例を示すブロック図。 本実施形態の不揮発性メモリ２における３次元構造のＮＡＮＤ型のメモリセルアレイ２３のブロックＢＬＫの等価回路を示す図。 ３次元構造のＮＡＮＤメモリセルアレイの一部領域の断面図。 １ブロックＢＬＫ中の各ＮＡＮＤストリングの配置を説明するための説明図。 図２中のセンスアンプ２４の一例を示すブロック図。 図２中のロウデコーダ２５の構成の一例を示すブロック図。 横軸に閾値電圧をとり縦軸にメモリセルトランジスタ数（セル数）をとって、メモリセルアレイの閾値分布を示す図。 メモリセルアレイ２３を構成する図５の各ストリングＳｔｒｉｎｇの回路構成を示す回路図。 イレースレベルの深さ及びその判定方法を説明するための説明図。 イレースレベルの深さ及びその判定方法を説明するための説明図。 第１の実施形態のイレース動作を説明するためのフローチャート。 図１２中の特性テストの手順の一例を示すフローチャート。 第１の実施形態のイレース時の各部の波形を示す波形図。 第２の実施形態を示す回路図。 第２の実施形態のイレース時の各部の波形を示す波形図。 第３の実施形態を示す波形図。 第４の実施形態を示す波形図。
以下、図面を参照して本発明の実施形態について詳細に説明する。
（第１の実施形態）
本実施形態は、イレースのために必要な消去電圧の印加期間を複数のメモリセルトランジスタによって構成されるストリング毎に調整することにより、イレース特性を改善することを可能にするものである。
（メモリシステムの構成）
図１は、実施形態に関わるメモリシステムの構成例を示すブロック図である。本実施形態のメモリシステムは、メモリコントローラ１と不揮発性メモリ２とを備える。メモリシステムは、ホストと接続可能である。ホストは、例えば、パーソナルコンピュータ、携帯端末などの電子機器である。
不揮発性メモリ２は、データを不揮発に記憶する半導体記憶装置であり、例えば、ＮＡＮＤ型メモリにより構成される。本実施形態では、不揮発性メモリ２は、メモリセルトランジスタあたり３ｂｉｔを記憶可能なメモリセルトランジスタを有するＮＡＮＤメモリ、すなわち３ｂｉｔ／Ｃｅｌｌ（ＴＬＣ）のＮＡＮＤメモリであるとして説明するが、これに限定されるものではない。不揮発性メモリ２は、３次元化されている。
メモリコントローラ１は、ホストからの書き込みリクエストに従って不揮発性メモリ２へのデータの書き込みを制御する。また、メモリコントローラ１は、ホストからの読み出しリクエストに従って不揮発性メモリ２からのデータの読み出しを制御する。メモリコントローラ１は、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１１、プロセッサ１２、ホストインターフェイス１３、ＥＣＣ（Ｅｒｒｏｒ Ｃｈｅｃｋ ａｎｄ Ｃｏｒｒｅｃｔ）回路１４およびメモリインターフェイス１５を備える。ＲＡＭ１１、プロセッサ１２、ホストインターフェイス１３、ＥＣＣ回路１４およびメモリインターフェイス１５は、互いに内部バス１６により接続される。
ホストインターフェイス１３は、ホストから受信したリクエスト、書き込みデータなどを内部バス１６に出力する。また、ホストインターフェイス１３は、不揮発性メモリ２から読み出されたデータ、プロセッサ１２からの応答などをホストへ送信する。
メモリインターフェイス１５は、プロセッサ１２の指示に基づいてデータ等を不揮発性メモリ２へ書き込む処理および不揮発性メモリ２から読み出す処理を制御する。
プロセッサ１２は、メモリコントローラ１を統括的に制御する。プロセッサ１２は、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＭＰＵ（Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等である。プロセッサ１２は、ホストからホストインターフェイス１３経由でリクエストを受けた場合に、そのリクエストに従った制御を行う。例えば、プロセッサ１２は、ホストからのリクエストに従って、不揮発性メモリ２へのデータおよびパリティの書き込みをメモリインターフェイス１５へ指示する。また、プロセッサ１２は、ホストからのリクエストに従って、不揮発性メモリ２からのデータおよびパリティの読み出しを、メモリインターフェイス１５へ指示する。
プロセッサ１２は、ＲＡＭ１１に蓄積されるデータに対して、不揮発性メモリ２上の格納領域（以下、メモリ領域という）を決定する。データは、内部バス１６経由でＲＡＭ１１に格納される。プロセッサ１２は、メモリ領域の決定を、書き込み単位であるページ単位のデータ、すなわちページデータ、に対して実施する。本明細書では、不揮発性メモリ２の１ページに格納されるデータをユニットデータと定義する。ユニットデータは、例えば、符号化されて符号語として不揮発性メモリ２に格納される。
なお、符号化は必須ではない。メモリコントローラ１は、符号化せずにユニットデータを不揮発性メモリ２に格納してもよいが、図１では、一構成例として符号化を行う構成を示している。メモリコントローラ１が符号化を行わない場合には、ページデータはユニットデータと一致する。また、１つのユニットデータに基づいて１つの符号語が生成されてもよいし、ユニットデータが分割された分割データに基づいて１つの符号語が生成されてもよい。また、複数のユニットデータを用いて１つの符号語が生成されてもよい。
プロセッサ１２は、ユニットデータごとに書き込み先の不揮発性メモリ２のメモリ領域を決定する。不揮発性メモリ２のメモリ領域には物理アドレスが割当てられている。プロセッサ１２は、ユニットデータの書き込み先のメモリ領域を、物理アドレスを用いて管理する。プロセッサ１２は、決定したメモリ領域の物理アドレスを指定してデータを不揮発性メモリ２へ書き込むようメモリインターフェイス１５へ指示する。プロセッサ１２は、データの論理アドレス（ホストが管理する論理アドレス）と物理アドレスとの対応を管理する。プロセッサ１２は、ホストからの論理アドレスを含む読み出しリクエストを受信した場合は、論理アドレスに対応する物理アドレスを特定し、物理アドレスを指定してデータの読み出しをメモリインターフェイス１５へ指示する。
ＥＣＣ回路１４は、ＲＡＭ１１に格納されたデータを符号化して符号語を生成する。また、ＥＣＣ回路１４は、不揮発性メモリ２から読み出された符号語を復号する。
ＲＡＭ１１は、ホストから受信したデータを不揮発性メモリ２へ記憶するまでに一時格納したり、不揮発性メモリ２から読み出したデータをホストへ送信するまでに一時格納する。ＲＡＭ１１は、例えば、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの汎用メモリである。
図１では、メモリコントローラ１が、ＥＣＣ回路１４とメモリインターフェイス１５をそれぞれ備える構成例を示した。しかしながら、ＥＣＣ回路１４がメモリインターフェイス１５に内蔵されていてもよい。また、ＥＣＣ回路１４が、不揮発性メモリ２に内蔵されていてもよい。
ホストから書き込みリクエストを受信した場合、メモリコントローラ１は次のように動作する。プロセッサ１２は、書き込みデータをＲＡＭ１１に一時記憶させる。プロセッサ１２は、ＲＡＭ１１にストアされたデータを読み出し、ＥＣＣ回路１４に入力する。ＥＣＣ回路１４は、入力されたデータを符号化し、符号語をメモリインターフェイス１５に与える。メモリインターフェイス１５は、入力された符号語を不揮発性メモリ２に書き込む。
ホストから読み出しリクエストを受信した場合、メモリコントローラ１は次のように動作する。メモリインターフェイス１５は、不揮発性メモリ２から読み出した符号語をＥＣＣ回路１４に与える。ＥＣＣ回路１４は、入力された符号語を復号し、復号されたデータをＲＡＭ１１にストアする。プロセッサ１２は、ＲＡＭ１１にストアされたデータを、ホストインターフェイス１３を介してホストに送信する。
（不揮発性メモリの概略構成）
図２は、本実施形態の不揮発性メモリの構成例を示すブロック図である。
不揮発性メモリ２は、ロジック制御回路２１、入出力回路２２、メモリセルアレイ２３、センスアンプ２４、ロウデコーダ２５、レジスタ２６、シーケンサ２７、電圧生成回路２８、入出力用パッド群３２、ロジック制御用パッド群３４及び電源入力用端子群３５を備えている。
入出力用パッド群３２は、メモリコントローラ１との間でデータを含む各信号の送受信を行うため、信号ＤＱ＜７：０＞、及び、データストローブ信号ＤＱＳ、／ＤＱＳに対応する複数の端子（パッド）を備えている。
ロジック制御用パッド群３４は、メモリコントローラ１との間で各信号の送受信を行うため、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ、／ＲＥ、ライトプロテクト信号／ＷＰ、及び信号Ｒ／Ｂに対応する複数の端子（パッド）を備えている。なお、信号名に付記された"／"は、アクティブ・ローを示す。
信号／ＣＥは、不揮発性メモリ２が複数のメモリチップを含む場合において、特定のメモリチップを選択し、イネーブルにするための信号である。信号ＣＬＥは、信号ＤＱとして送信されるコマンドをコマンドレジスタにラッチすることを可能にする。信号ＡＬＥは、信号ＤＱとして送信されるアドレスをアドレスレジスタにラッチすることを可能にする。信号／ＷＥは、書き込みを可能にする。信号ＲＥ，／ＲＥは、読み出しを可能にする。信号／ＷＰは、書き込み及び消去を禁止する。信号Ｒ／Ｂは、不揮発性メモリ２がレディー状態（外部からの命令を受け付けることが可能である状態）であるか、ビジー状態（外部からの命令を受け付けることができない状態）であるかを示す。メモリコントローラ１は、信号Ｒ／Ｂを受けることで、不揮発性メモリ２の状態を知ることができる。
電源入力用端子群３５は、外部から不揮発性メモリ２に、種々の動作電源を供給するため、電源電圧Ｖｃｃ、ＶｃｃＱ、Ｖｐｐと、接地電圧Ｖｓｓを入力する複数の端子を備えている。電源電圧Ｖｃｃは、動作電源として一般的に外部から与えられる回路電源電圧であり、例えば３．３Ｖ程度の電圧である。電源電圧ＶｃｃＱは、例えば１．２Ｖの電圧である。電源電圧ＶｃｃＱは、メモリコントローラ１と不揮発性メモリ２との間で信号を送受信する際に用いられる。電源電圧Ｖｐｐは、電源電圧Ｖｃｃよりも高圧の電源電圧であり、例えば１２Ｖの電圧である。
ロジック制御回路２１及び入出力回路２２は、ＮＡＮＤバスを介して、メモリコントローラ１に接続される。入出力回路２２は、メモリコントローラ１との間でＮＡＮＤバスを介して、信号ＤＱ（例えばＤＱ０～ＤＱ７）を送受信する。
ロジック制御回路２１は、メモリコントローラ１からＮＡＮＤバスを介して、外部制御信号（例えば、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号ＲＥ，／ＲＥ、及びライトプロテクト信号／ＷＰ）を受信する。また、ロジック制御回路２１は、ＮＡＮＤバスを介して、メモリコントローラ１にレディー／ビジー信号Ｒ／Ｂを送信する。
レジスタ２６は、コマンドレジスタ、アドレスレジスタ、及びステータスレジスタなどを備える。コマンドレジスタは、コマンドを一時的に保持する。アドレスレジスタは、アドレスを一時的に保持する。ステータスレジスタは、不揮発性メモリ２の動作に必要なデータを一時的に保持する。レジスタ２６は、例えばＳＲＡＭから構成される。
制御回路としてのシーケンサ２７は、図示しないレジスタを有している。シーケンサ２７は、レジスタ２６からコマンドを受け、このコマンドに基づくシーケンスに従って不揮発性メモリ２を制御する。
電圧生成回路２８は、不揮発性メモリ２の外部から電源電圧を受け、この電源電圧を用いて、書き込み動作、読み出し動作、及びイレース（消去）動作に必要な複数の電圧を生成する。電圧生成回路２８は、生成した電圧を、メモリセルアレイ２３、センスアンプ２４、及びロウデコーダ２５などに供給する。
ロウデコーダ２５は、レジスタ２６からロウアドレスを受け、このロウアドレスをデコードする。ロウデコーダ２５は、デコードされたロウアドレスに基づいて、ワード線の選択動作を行う。そして、ロウデコーダ２５は、選択されたブロックに、書き込み動作、読み出し動作、及びイレース動作に必要な複数の電圧を転送する。
センスアンプ２４は、レジスタ２６からカラムアドレスを受け、このカラムアドレスをデコードする。センスアンプ２４は、各ビット線に接続されたセンスアンプユニット群２４Ａを有しており、センスアンプユニット群２４Ａは、デコードされたカラムアドレスに基づいて、いずれかのビット線を選択する。また、センスアンプユニット群２４Ａは、データの読み出し時には、メモリセルトランジスタからビット線に読み出されたデータを検知及び増幅する。また、センスアンプユニット群２４Ａは、データの書き込み時には、書き込みデータをビット線に転送する。
センスアンプ２４は、データレジスタ２４Ｂを有しており、データレジスタ２４Ｂは、データの読み出し時には、センスアンプユニット群２４Ａにより検出したデータを一時的に保持し、これをシリアルに入出力回路２２へ転送する。また、データレジスタ２４Ｂは、データの書き込み時には、入出力回路２２からシリアルに転送されたデータを一時的に保持し、これをセンスアンプユニット群２４Ａへ転送する。データレジスタ２４Ｂは、ＳＲＡＭなどで構成される。
メモリセルアレイ２３は、複数のブロックＢＬＫを備える。複数のブロックＢＬＫの各々は、複数のメモリセルトランジスタ（メモリセル）を備える。メモリセルアレイ２３には、メモリセルトランジスタに印加する電圧を制御するために、複数のビット線、複数のワード線、及びソース線などが配設される。
（メモリセルアレイのブロック構成）
図３は本実施形態の不揮発性メモリ２における３次元構造のＮＡＮＤ型のメモリセルアレイ２３のブロックＢＬＫの等価回路を示す図である。図３はメモリセルアレイ２３を構成する複数のブロックのうちの１つのブロックＢＬＫを示している。メモリセルアレイの他のブロックも図３と同様の構成を有する。なお、本実施形態は、２次元構造のメモリセルアレイにも適用可能である。
図示するように、ブロックＢＬＫは、例えば５つのストリングユニット（ＳＵ０～ＳＵ４）を含む。なお、ストリング数は、容量およびチップザイズに応じて自在である。本特許の説明にあたり、例として５つのストリングユニットについて説明する。また各々のストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。ＮＡＮＤストリングＮＳの各々は、ここでは８個のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）と、選択ゲートトランジスタＳＴ１，ＳＴ２とを含む。なお、ＮＡＮＤストリングＮＳに含まれるメモリセルトランジスタＭＴの個数は、ここでは８個とするが、更に多数個であってもよい。選択ゲートトランジスタＳＴ１，ＳＴ２は、電気回路上は１つのトランジスタとして示しているが、構造上はメモリセルトランジスタと同じでもよい。また、選択ゲートトランジスタＳＴ１，ＳＴ２として、それぞれ複数の選択ゲートトランジスタを用いてもよい。さらに、メモリセルトランジスタＭＴと選択ゲートトランジスタＳＴ１，ＳＴ２との間には、ダミーセルトランジスタが設けられていてもよい。
メモリセルトランジスタＭＴは、選択ゲートトランジスタＳＴ１，ＳＴ２間において、直列接続されるようにして配置されている。一端側（ビット線側）のメモリセルトランジスタＭＴ７が、選択ゲートトランジスタＳＴ１に接続され、他端側（ソース線側）のメモリセルトランジスタＭＴ０が、選択ゲートトランジスタＳＴ２に接続されている。
ストリングユニットＳＵ０～ＳＵ４の各々の選択ゲートトランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ４（以下、これらを代表して選択ゲート線ＳＧＤという）に接続される。他方で、選択ゲートトランジスタＳＴ２のゲートは、同一のブロックＢＬＫ内にある複数のストリングユニットＳＵ間で同一の選択ゲート線ＳＧＳに共通接続される。
同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０～ＭＴ７のゲートは、それぞれワード線ＷＬ０～ＷＬ７に共通接続される。すなわち、ワード線ＷＬ０～ＷＬ７は、同一ブロックＢＬＫ内の複数のストリングユニットＳＵ０～ＳＵ４間で共通に接続されているのに対し、選択ゲート線ＳＧＤは、同一ブロックＢＬＫ内であってもストリングユニットＳＵ０～ＳＵ４毎に独立している。ブロックＢＬＫ内において同一行にあるメモリセルトランジスタＭＴｉのゲートは、同一のワード線ＷＬｉに接続される。なお、以下の説明では、ＮＡＮＤストリングＮＳを単に「ストリング」という場合がある。
各ＮＡＮＤストリングＮＳは、対応するビット線に接続されている。従って、各メモリセルトランジスタＭＴは、ＮＡＮＤストリングＮＳに含まれる選択ゲートトランジスタＳＴ１，ＳＴ２や他のメモリセルトランジスタＭＴを介して、ビット線に接続されている。同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴのデータは、一括して消去される。一方、データの読み出し及び書き込みは、１つのストリングユニットＳＵに配設された１本のワード線ＷＬに共通接続された複数のメモリセルトランジスタＭＴに対して、一括して行われる。このような、１つのストリングユニットＳＵ内でワード線ＷＬを共有するメモリセルトランジスタＭＴの組を、メモリセルグループＭＧと呼ぶ。
メモリセルグループＭＧに対する書き込み動作及び読み出し動作は、ページを単位として実行される。例えば、各セルが、３ビット（８値）のデータを保持可能なＴＬＣである場合、１つのメモリセルグループＭＧが、３ページ分のデータを保持することができる。各メモリセルトランジスタＭＴが保持することができる３ビットは、それぞれこの３ページに対応する。
（メモリセルアレイの３次元構造）
図４は、３次元構造のＮＡＮＤメモリセルアレイの一部領域の断面図である。図４に示すように、ｐ型ウェル領域（Ｐ－ｗｅｌｌ）上のＤ１方向に複数のＮＡＮＤストリングＮＳが形成されている。すなわち、ｐ型ウェル領域上には、選択ゲート線ＳＧＳとして機能する複数の配線層３３３、ワード線ＷＬｉとして機能する複数の配線層３３２、および選択ゲート線ＳＧＤとして機能する複数の配線層３３１が積層されている。
そして、これらの配線層３３３，３３２，３３１を貫通してｐ型ウェル領域に達するメモリホール３３４が形成されている。メモリホール３３４の側面には、ブロック絶縁膜３３５、電荷蓄積膜（電荷保持領域）３３６、およびゲート絶縁膜３３７が順次形成され、更にメモリホール３３４内に半導体柱３３８が埋め込まれている。半導体柱３３８は、例えばポリシリコンからなり、ＮＡＮＤストリングＮＳに含まれるメモリセルトランジスタＭＴ並びに選択ゲートトランジスタＳＴ１及びＳＴ２の動作時にチャネルが形成される領域として機能する。すなわち、配線層３３１と半導体柱３３８とそれらの間の膜３３５～３３７がそれぞれ選択ゲートトランジスタＳＴ１として機能し、配線層３３２と半導体柱３３８とそれらの間の膜３３５～３３７がそれぞれメモリセルトランジスタＭＴとして機能し、配線層３３３と各半導体柱３３８とそれらの間の膜３３５～３３７が選択ゲートトランジスタＳＴ２として機能する。
なお、図４では、メモリホール３３４及び半導体柱３３８は、同一径の円柱形状であるものとして示したが、実際にはｐ型ウェル領域に向かって細径となるテーパ形状を有する。また、製造工程によっては、メモリホール３３４及び半導体柱３３８は、テーパ形状の途中で拡径して再びｐ型ウェル領域に向かって細径となる複数段のテーパ形状を有することもある。
各ＮＡＮＤストリングＮＳにおいて、ｐ型ウェル領域上に選択ゲートトランジスタＳＴ２、複数のメモリセルトランジスタＭＴ、及び選択ゲートトランジスタＳＴ１が順に形成されている。半導体柱３３８よりも上側（Ｄ３方向）には、ビット線ＢＬとして機能する配線層が形成される。半導体柱３３８の上端には、半導体柱３３８とビット線ＢＬとを接続するコンタクトプラグ３３９が形成されている。
さらに、ｐ型ウェル領域の表面内には、ｎ＋型不純物拡散層およびｐ＋型不純物拡散層が形成されている。ｎ＋型不純物拡散層上にはコンタクトプラグ３４０が形成され、コンタクトプラグ３４０上には、ソース線ＳＥＬＳＲＣとして機能する配線層が形成される。
以上の図４に示した構成が、図４の紙面の奥行き方向（Ｄ２方向）に複数配列されており、奥行き方向に一列に並ぶ複数のＮＡＮＤストリングの集合によって、１つのストリングユニットＳＵが形成される。
（ストリングの構成）
図５は１ブロックＢＬＫ中の各ＮＡＮＤストリングの配置を説明するための説明図である。図５の丸印はＮＡＮＤストリングを構成するメモリホール３３４を示している。絶縁層ＳＴは、図５に示す１ブロックＢＬＫを他のブロックＢＬＫと分離する。図５の例は、１ブロックＢＬＫ内に、絶縁層ＳＨＥによって分離された５つのストリングユニットＳＵ０～ＳＵ４が構成された例を示している。絶縁層ＳＨＥは、選択ゲート線ＳＧＤを構成する配線層３３１まで延設されて各ストリングユニットＳＵ０～ＳＵ４を相互に分離する。
図５のストリングユニットＳＵ０に含まれる各ＮＡＮＤストリングをストリングＳｔｒｉｎｇ０と呼び、ストリングユニットＳＵ１に含まれる各ＮＡＮＤストリングをストリングＳｔｒｉｎｇ１と呼び、ストリングユニットＳＵ２に含まれる各ＮＡＮＤストリングをストリングＳｔｒｉｎｇ２と呼び、ストリングユニットＳＵ３に含まれる各ＮＡＮＤストリングをストリングＳｔｒｉｎｇ３と呼び、ストリングユニットＳＵ４に含まれる各ＮＡＮＤストリングをストリングＳｔｒｉｎｇ４と呼ぶものとする。なお、ストリングＳｔｒｉｎｇ０～４を代表してストリングＳｔｒｉｎｇという。
１ストリングユニットＳＵにはＮＡＮＤストリングを構成するメモリホール３３４が複数配置され、１ストリングユニット内の各メモリホール３３４は、それぞれコンタクトプラグ３４０によってビット線ＢＬ０，ＢＬ１，…に接続される。各ビット線ＢＬ０，ＢＬ１，…は、それぞれ５つのストリングＳｔｒｉｎｇ０～Ｓｔｒｉｎｇ４に接続される。各ストリングユニットＳＵは、それぞれビット線ＢＬ０～ＢＬ（ｍ－１）に対応したｍ個のＮＡＮＤストリングを有している。
（センスアンプ）
図６は図２中のセンスアンプ２４の一例を示すブロック図である。
センスアンプ２４は、センスアンプユニット群２４Ａ及びデータレジスタ２４Ｂを有する。センスアンプユニット群２４Ａは、ビット線ＢＬ０～ＢＬ（ｍ－１）に対応したセンスアンプユニットＳＡＵ０～ＳＡＵ（ｍ－１）（以下、代表してセンスアンプユニットＳＡＵという）を備える。各センスアンプユニットＳＡＵは、センスアンプ部ＳＡ、及びデータラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬを備える。センスアンプ部ＳＡ、及びデータラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬは、互いにデータを転送可能なように接続される。
データラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬは、データを一時的に保持する。書き込み動作時には、センスアンプ部ＳＡは、データラッチ回路ＳＤＬが保持するデータに応じて、ビット線ＢＬの電圧を制御する。データラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬは、メモリセルトランジスタＭＴが２ビット以上のデータを保持する多値動作用に使用される。例えば３ビットのデータの各ビットに対応するページを下位ページ、中位ページ、上位ページとすると、データラッチ回路ＡＤＬは、下位ページを保持するために使用される。データラッチ回路ＢＤＬは、中位ページを保持するために使用される。データラッチ回路ＣＤＬは、上位ページを保持するために使用される。センスアンプユニットＳＡＵが備えるデータラッチ回路の数は、１つのメモリセルトランジスタＭＴが保持するビット数に応じて任意に変更可能である。
センスアンプ部ＳＡは、読み出し動作時には、対応するビット線ＢＬに読み出されたデータを検知し、データが“０”データであるか“１”データであるかを判定する。また、センスアンプ部ＳＡは、書き込み動作時には、書き込みデータに基づいてビット線ＢＬに電圧を印加する。
データレジスタ２４Ｂは、センスアンプユニットＳＡＵ０～ＳＡＵ（ｍ－１）に対応した数のデータラッチ回路ＸＤＬを備える。データラッチ回路ＸＤＬは、入出力回路２１に接続される。データラッチ回路ＸＤＬは、センスアンプ２４と外部とのデータ転送に用いられる回路であり、入出力回路２１から送られた書き込みデータを一時的に保持し、また、センスアンプユニットＳＡＵから送られた読み出しデータを一時的に保持する。より具体的には、入出力回路２２とセンスアンプユニットＳＡＵ０～ＳＡＵ（ｍ－１）との間のデータ転送は、１ページ分のデータラッチ回路ＸＤＬを介して行われる。入出力回路２１が受信した書き込みデータは、データラッチ回路ＸＤＬを介して、データラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬのいずれかに転送される。センスアンプ部ＳＡによって読み出された読み出しデータは、データラッチ回路ＸＤＬを介して、入出力回路２１に転送される。
（ロウデコーダ）
図７は図２中のロウデコーダ２５の構成の一例を示すブロック図である。
電圧生成回路２８は、信号線ＳＧａ～ＳＧｅにそれぞれ電圧を供給する複数のＳＧドライバ（選択ゲート線ドライバ）２８Ａと、信号線ＣＧ０～ＣＧ７にそれぞれ電圧を供給する複数のＣＧドライバ（ワード線ドライバ）２８Ｂとを含む。これらの信号線ＳＧａ～ＳＧｅ，ＣＧ０～ＣＧ７は、ロウデコーダ２５によって分岐されて、各ブロックＢＬＫの配線に接続される。すなわち、信号線ＳＧａ～ＳＧｄは、グローバルドレイン側選択ゲート線として機能し、ロウデコーダ２５を介して、各ブロックＢＬＫにおけるローカル選択ゲート線としての選択ゲート線ＳＧＤａ～ＳＧＤｄ（代表して選択ゲート線ＳＧＤ）に接続される。なお、上述したように、選択ゲートトランジスタＳＴ１を複数の選択ゲートトランジスタにより構成してもよく、図７の例は、選択ゲートトランジスタＳＴ１が４つの選択ゲートトランジスタにより構成され、これらの４つの選択ゲートトランジスタのゲートに選択ゲート線ＳＧＤａ～ＳＧＤｄによりゲート電圧が印加される例を示している。
信号線ＣＧ０～ＣＧ７は、グローバルワード線として機能し、ロウデコーダ２５を介して、各ブロックＢＬＫにおけるローカルワード線としてのワード線ＷＬ０～ＷＬ７に接続される。信号線ＳＧｅは、グローバルソース側選択ゲート線として機能し、ロウデコーダ２５を介して、各ブロックＢＬＫにおけるローカル選択ゲート線としての選択ゲート線ＳＧＳに接続される。
電圧生成回路２８はシーケンサ２７に制御されて、各種の電圧を生成する。ＳＧドライバ２８Ａ及びＣＧドライバ２８Ｂは、各種の生成された電圧を、対応する信号線ＳＧａ～ＳＧｅ及び信号線ＣＧ０～ＣＧ７にそれぞれ供給する。各ＳＧドライバ２８Ａは、選択ゲート線ＳＧＤ，ＳＧＳに供給するゲート電圧を発生する。ＳＧドライバ２８Ａが発生したゲート電圧が選択ゲートトランジスタＳＴ１，ＳＴ２のゲートに供給される。また、各ＣＧドライバ２８Ｂは、読み出し動作における動作の対象（ロウアドレス）に応じて、対応するワード線ＷＬに対して、電圧ＶＣＧＲＶ、電圧ＶＲＥＡＤ、電圧ＶＣＧ＿ＥＲ等の電圧を選択して供給する。
ロウデコーダ２５は、各ブロックにそれぞれ対応した複数のスイッチ回路群２５Ａと、複数のスイッチ回路群２５Ａにそれぞれ対応して設けられる複数のブロックデコーダ２５Ｂとを有している。各スイッチ回路群２５Ａは、信号線ＳＧａ～ＳＧｄと選択ゲート線ＳＧＤａ～ＳＧＤｄ３とをそれぞれ接続する複数のトランジスタＴＲ＿ＳＧａ～ＴＲ＿ＳＧｄ、信号線ＣＧ０～ＣＧ７とワード線ＷＬ０～ＷＬ７とをそれぞれ接続する複数のトランジスタＴＲ＿ＣＧ０～ＴＲ＿ＣＧ７、信号線ＳＧｅと選択ゲート線ＳＧＳとを接続するトトランジスタＴＲ＿ＳＧｅを含む。トランジスタＴＲ＿ＳＧａ～ＴＲ＿ＳＧｅおよびトランジスタＴＲ＿ＣＧ０～ＴＲ＿ＣＧ７の各々は、高耐圧トランジスタである。
各ブロックデコーダ２５Ｂは、ロウアドレスによって自身が指定された場合、トランジスタＴＲ＿ＳＧａ～ＴＲ＿ＳＧｅおよびトランジスタＴＲ＿ＣＧ０～ＴＲ＿ＣＧ７のゲートに、ブロック選択信号ＢＬＫＳＥＬを供給する。これにより、ロウアドレスによって指定されるブロックデコーダ２５Ｂからブロック選択信号ＢＬＫＳＥＬが供給されるスイッチ回路群２５Ａでは、トランジスタＴＲ＿ＳＧａ～ＴＲ＿ＳＧｅおよびトランジスタＴＲ＿ＣＧ０～ＴＲ＿ＣＧ７がオン状態となって導通するため、電源生成回路２８から信号線ＳＧａ～ＳＧｅ及び信号線ＣＧ０～ＣＧ７に供給される電圧が、動作対象となるブロックＢＬＫに含まれる選択ゲート線ＳＧＤａ～ＳＧＤｄ、ＳＧＳおよびワード線ＷＬ０～ＷＬ７に供給される。
（閾値分布）
多値のデータをメモリセルトランジスタＭＴに書き込む場合には、メモリセルトランジスタＭＴの閾値電圧をデータの値に応じた値にする。メモリセルトランジスタＭＴにプログラム電圧ＶＰＧＭ及びビット線電圧ＶＢＬを印加すると、電子が電荷蓄積膜３３６に注入されて閾値電圧が上昇する。プログラム電圧ＶＰＧＭを大きくすることで電子の注入量を増加させて、メモリセルトランジスタＭＴの閾値電圧を高くすることができる。しかし、メモリセルトランジスタＭＴのばらつきにより同一のプログラム電圧ＶＰＧＭを印加したとしても電子の注入量はメモリセルトランジスタＭＴ毎に異なる。一旦注入された電子は、イレース動作が行われるまで保持される。そこで、各メモリセルトランジスタＭＴに設定すべき閾値電圧として許容できる閾値電圧の範囲（以下、ターゲット領域という）を超えないように、プログラム動作とベリファイ動作（ループ）を、プログラム電圧ＶＰＧＭを徐々に上昇させつつ、複数回行う。
そして、プログラム動作の後、データを読み出すことで、メモリセルトランジスタの閾値電圧がターゲット領域まで達したか否かを判定するベリファイ動作が行われる。以上のプログラム動作とベリファイ動作の組み合わせを繰り返すことで、メモリセルトランジスタの閾値電圧がターゲット領域まで上昇される。ベリファイ動作により閾値電圧がターゲット領域まで達した、即ち、ターゲット領域の最低値であるターゲットレベルを超えたと判定されたメモリセルトランジスタは、その後、書き込み禁止とされる。
図８は横軸に閾値電圧をとり縦軸にメモリセルトランジスタ数（セル数）をとって、メモリセルアレイの閾値分布を示す図である。図８では、３ｂｉｔ／Ｃｅｌｌの不揮発性メモリ２の閾値分布例を示している。不揮発性メモリ２において、メモリセルトランジスタＭＴに記憶する多値データの各データ値に応じて、メモリセルトランジスタＭＴの閾値電圧が設定される。電荷蓄積膜（電荷保持領域）３３６への電荷量の注入は、確率的であるため、図８に示すように、各メモリセルトランジスタＭＴの閾値電圧も統計的に分布する。
図８は閾値分布をＤＥｒ，ＤＡ，ＤＢ，ＤＣ，・・・，ＤＧの８個の山型の領域にて示しており、これらの各領域の閾値電圧の幅が各ターゲット領域に対応する。図８の例では、８個のターゲット領域内のいずれかにメモリセルトランジスタＭＴの閾値電圧を設定することで、メモリセルトランジスタＭＴに８値のデータ（３ビットデータ）を記憶させることが可能である。
本実施形態では、閾値電圧Ｖｔｈが図８の電圧ＶｒＡ以下となるターゲット領域をイレースレベル（Ｅｒレベル）とよび、閾値電圧が電圧ＶｒＡより大きく電圧ＶｒＢ以下となるターゲット領域をＡレベルとよび、閾値電圧が電圧ＶｒＢより大きく電圧ＶｒＣ以下となるターゲット領域をＢレベルとよび、閾値電圧が電圧ＶｒＣより大きく電圧ＶｒＤ以下となるターゲット領域をＣレベルとよぶ。以下同様に、図８に示すように、ＤレベルからＧレベルが、それぞれの電圧に応じて設定される。
すなわち、レベルは、各メモリセルトランジスタＭＴに記憶させるデータ値に対応したいずれのターゲット領域であるかを示すものであり、３ビット８値の場合にはターゲット領域は、Ｅｒ，Ａ～Ｇレベルの８個のレベルに分けられる。なお、各Ｅｒ，Ａ，Ｂ，・・・，Ｆ，Ｇレベルにそれぞれ対応する閾値分布をそれぞれ分布ＤＥｒ，ＤＡ，ＤＢ，・・・，ＤＦ，ＤＧと呼ぶ。電圧ＶｒＡ～ＶｒＧは、各ターゲット領域の境界となる基準電圧である。なお、ベリファイ動作においては、ワード線ＷＬに電圧ＶｒＡ～ＶｒＧをベリファイレベル（電圧）として印加して読み出し行い、対象のメモリセルトランジスタＭＴがオフになることによりレベルに対応した閾値電圧に到達したことを判定してもよい。
（読み出し動作）
多値化されたメモリセルトランジスタからのデータの読み出しは、ロウデコーダ２５によって、読み出し対象のメモリセルトランジスタＭＴが接続されたワード線（以下、選択ワード線という）ＷＬに読み出し電圧を印加すると共に、センスアンプ２４によって、ビット線ＢＬに読み出されたデータをセンスして、読み出したデータが“０”であるか“１”であるかを判定することで行われる。なお、選択ワード線以外のワード線（以下、非選択ワード線という）ＷＬに接続されたメモリセルトランジスタを導通させるために、ロウデコーダ２５は、非選択ワード線ＷＬには各メモリセルトランジスタをオンにするために必要な十分に高い電圧ＶＲＥＡＤを与える。
読み出し動作時には、センスアンプ２４は、ビット線ＢＬを一定の電圧（例えば、０．５Ｖ）に固定すると共に、センスアンプ部ＳＡ内部の図示しないセンスノードＳＥＮをビット線ＢＬの電圧よりも高い所定のプリチャージ電圧Ｖｐｒｅに充電する。この状態で、センスアンプ２４は、センスノードＳＥＮをビット線ＢＬに電気的に接続する。そうすると、センスノードＳＥＮからビット線ＢＬに電流が流れ、センスノードＳＥＮの電圧は次第に低下する。
センスノードＳＥＮの電圧は、対応するビット線ＢＬに接続されたメモリセルトランジスタの閾値電圧の状態に応じて変化する。即ち、メモリセルトランジスタの閾値電圧が読み出し電圧よりも低いときは、メモリセルトランジスタはオン状態であり、メモリセルトランジスタに大きなセル電流が流れ、センスノードＳＥＮの電圧が低下する速度は速くなる。また、メモリセルトランジスタの閾値電圧が読み出し電圧よりも高いときは、メモリセルトランジスタはオフ状態であり、メモリセルトランジスタに流れるセル電流は、小さいか、又は、メモリセルトランジスタにセル電流が流れず、センスノードＳＥＮの電圧が低下する速度は遅くなる。
このようなセンスノードＳＥＮの電圧低下の速度の差を利用して、メモリセルトランジスタの書き込みの状態が判定されて、結果がデータラッチ回路に記憶される。例えば、センスノードＳＥＮの電荷を放電し始める放電開始時から所定の第１期間が経過した第１時点で、センスノードＳＥＮの電圧がローレベル（以下、“Ｌ”）であるかハイレベル（以下、“Ｈ”）であるかが判定される。例えば、メモリセルトランジスタの閾値電圧が読み出し電圧よりも低い場合には、メモリセルトランジスタは完全オン状態であり、メモリセルトランジスタに大きなセル電流が流れる。このため、センスノードＳＥＮの電圧は、急速に低下し、電圧降下量は比較的大きく、第１時点において、センスノードＳＥＮが“Ｌ”になる。
また、メモリセルトランジスタの閾値電圧が読み出し電圧よりも高い場合には、メモリセルトランジスタはオフ状態であり、メモリセルトランジスタに流れるセル電流は、非常に小さいか、又は、メモリセルトランジスタにセル電流が流れない。このため、センスノードＳＥＮの電圧は、非常に緩やかに低下し、電圧降下量は比較的小さく、第１時点において、センスノードＳＥＮは、“Ｈ”のままとなる。
このように、ロウデコーダ２５により選択ワード線に読み出し電圧を印加しながら、センスアンプ２４がセンスノードＳＥＮの状態を監視することで、メモリセルトランジスタの閾値電圧が読み出し電圧よりも高いか低いかが判定される。従って、各レベル相互間の電圧を読み出し電圧として選択ワード線ＷＬに印加することで、各メモリセルトランジスタのレベルを判定し、各レベルに割り当てたデータを読み出すことができる。
（イレースの課題）
図９はメモリセルアレイ２３を構成する図５の各ストリングＳｔｒｉｎｇの回路構成を示す回路図である。図９に示すように、各ストリングＳｔｒｉｎｇ０～Ｓｔｒｉｎｇ４は、ビット線ＢＬとソース線ＣＥＬＳＲＣとの間に、選択ゲートトランジスタＳＴ１、複数のメモリセルトランジスタＭＴ及び選択ゲートトランジスタＳＴ２が直列に接続されて構成される。なお、図９は、選択ゲートトランジスタＳＴ１と複数のメモリセルトランジスタＭＴとの間には、ダミーメモリセルトランジスタＷＬＤ１が設けられ、選択ゲートトランジスタＳＴ２と複数のメモリセルトランジスタＭＴとの間には、ダミーメモリセルトランジスタＷＬＤ２が設けられる例を示している。
ストリングＳｔｒｉｎｇ０～Ｓｔｒｉｎｇ４の選択ゲートトランジスタＳＴ１のドレインはいずれもビット線ＢＬに接続されて所定のビット線電圧が印加される。また、ストリングＳｔｒｉｎｇ０～Ｓｔｒｉｎｇ４の選択ゲートトランジスタＳＴ２のソースはいずれもソース線ＳＥＬＳＲＣに接続される。
イレース時には、ソース線ＳＥＬＳＲＣおよびビット線ＢＬに高電圧の消去電圧Ｖｅｒａを印加し、ＳＧＤ／ＳＧＳとの電位差によりＧＩＤＬ（Ｇａｔｅ－Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ）により生じるホール（正孔）をメモリホール内に満たす事でメモリセルトランジスタＭＴの電荷蓄積膜に蓄積された電荷とホールが再結合して電子が無くなる事により、閾値電圧をＥｒレベル（イレースレベル）に戻す。
ところで、三次元型不揮発性メモリ装置においては、大容量化が進みメモリセルを構成するメモリホールの径及びメモリホール間距離の縮小が求められている。このような微細化のためにワード線形成工程においてばらつきが生じやすくなり、イレース時及びプログラム時における動作特性のストリングＳｔｒｉｎｇ毎のばらつきが大きくなり無視できなくなってきている。特に、イレースレベルのばらつきが大きい場合には、メモリセルのプログラム動作特性に悪影響を及ぼし、書き込み時間のばらつきやイレース及びプログラムストレス振幅のばらつきが生じ、個々のメモリセルの信頼性特性を均一に維持することが困難となってきている。
（ストリング毎のイレース特性の改善）
そこで、本実施形態においては、各ストリングＳｔｒｉｎｇにおけるイレース特性、即ち、ストリングユニットＳＵ毎のイレース特性を検出し、検出したイレース特性に応じて選択ゲートトランジスタＳＴ１を導通させるための選択ゲート線ＳＧＤへの制御電圧の印加タイミングをストリングＳｔｒｉｎｇ毎（ストリングユニット毎）に制御することで、各ストリングＳｔｒｉｎｇにおいて均一なイレースレベルが得られるようにする。本実施形態においては、イレース特性は、通常のイレース動作において得られたイレースレベルの高低（以下、イレースレベルの深さという）により判定する。なお、イレースレベルが低レベル（Ａレベルとの差が大きい）である程イレースレベルが深いと言い、イレースレベルが高レベル（Ａレベルとの差が小さい）である程イレースレベルが浅いと言うものとする。
図１０及び図１１はイレースレベルの深さ及びその判定方法を説明するための説明図である。図１０及び図１１は図８と同様の表記法によって、各ストリングＳｔｒｉｎｇのメモリセルアレイのイレースレベルの閾値分布を示すものである。図１０及び図１１は通常のイレース動作のイレース成功時に得られたイレースレベルを示しており、いずれのストリングＳｔｒｉｎｇ０～Ｓｔｒｉｎｇ４についても図８の電圧ＶｒＡよりも低い電圧に閾値分布を有する。
図１０及び図１１に示すように、ストリングＳｔｒｉｎｇ毎にイレースレベルの深さが異なり、図１０及び図１１の例では、ストリングＳｔｒｉｎｇ０，Ｓｔｒｉｎｇ４のイレースレベルが最も深く、ストリングＳｔｒｉｎｇ２のイレースレベルが最も浅く、ストリングＳｔｒｉｎｇ１，Ｓｔｒｉｎｇ３は、それらのイレースレベルの中間の深さである。
シーケンサ２７は、通常のイレース動作後に、ストリングＳｔｒｉｎｇ毎のイレースレベルの深さを検出する。例えば、図１０の例では、シーケンサ２７は、セル数がピークとなる閾値分布の頂点よりも高レベル側に所定の判定レベル（以下、高レベル側判定レベルという）を設定し、当該高レベル側判定レベルよりも高いレベルのセル数（ｂｉｔ数）を検出し、セル数が少ない程イレースレベルの深さが深く、セル数が多い程イレースレベルの深さが浅いと判定してもよい。また、図１１の例では、シーケンサ２７は、セル数がピークとなる閾値分布の頂点よりも低レベル側に所定の判定レベル（以下、低レベル側判定レベルという）を設定し、当該低レベル側判定レベルよりも低いレベルのセル数（ｂｉｔ数）を検出し、セル数が多い程イレースレベルの深さが深く、セル数が少ない程イレースレベルの深さが浅いと判定してもよい。
シーケンサ２７は、イレースレベルの深さの判定結果をイレースレベル深さ情報としてメモリセルアレイ２３の管理領域に記録する。シーケンサ２７は、上記判定による各ストリングＳｔｒｉｎｇのセル数をイレースレベル深さ情報としてメモリセルアレイ２３の管理領域に記録してもよく、各ストリングＳｔｒｉｎｇのイレースレベルの深さの順番をイレースレベル深さ情報としてメモリセルアレイ２３の管理領域に記録してもよい。
イレースレベル深さ情報を求めるために、シーケンサ２７は、先ず高レベル側判定レベル又は低レベル側判定レベル（以下、これらを区別する必要がない場合には判定レベルという）を設定する。シーケンサ２７は、判定レベルより高レベル又は低レベルのセル数を検出するために、各ワード線ＷＬに順次判定レベルの電圧を印加し、センスアンプ２４によって各メモリセルの導通状態を判定する読み出し動作を行う。この場合において、イレースレベルの深さの検出に要する検出時間を短縮するために、各ストリングＳｔｒｉｎｇ内の全メモリセルについて判定を行うのではなく、所定数のメモリセルについて判定を行うようになっていてもよい。更に、それぞれのストリングＳｔｒｉｎｇ同士の特性の関係は、いずれのメモリセルトランジスタにも同様に生じるものと考えると、各ストリングＳｔｒｉｎｇから代表するメモリセルを選択し、数種類の判定レベルの電圧を対象となるワード線ＷＬに印加して読み出しを行うことで、選択したメモリセルの閾値電圧の範囲を検出し、検出した閾値電圧の範囲に基づいて各ストリングＳｔｒｉｎｇにおけるイレースレベルの深さを判定するようになっていてもよい。
本実施形態においては、イレースレベル深さ情報に基づいて、イレース時における電圧生成回路２８中のＳＧドライバ２８Ａによるゲート電圧の発生が制御されるようになっている。即ち、ＳＧドライバ２８Ａは、イレースレベル深さ情報によりイレースレベルがより浅いと判定されたストリングＳｔｒｉｎｇの選択ゲートトランジスタＳＴ１に供給するゲート電圧程より早く立ち上げ、イレースレベルがより深いと判定されたストリングＳｔｒｉｎｇの選択ゲートトランジスタＳＴ１に供給するゲート電圧程より遅く立ち上げる。例えば、イレースレベルの深さが浅い方から深い方に向かってストリングＳｔｒｉｎｇ２，Ｓｔｒｉｎｇ１，Ｓｔｒｉｎｇ３，Ｓｔｒｉｎｇ０，Ｓｔｒｉｎｇ４の順である場合には、イレース時には、ストリングＳｔｒｉｎｇ２の選択ゲートトランジスタＳＴ１、Ｓｔｒｉｎｇ１の選択ゲートトランジスタＳＴ１、Ｓｔｒｉｎｇ３の選択ゲートトランジスタＳＴ１、Ｓｔｒｉｎｇ０の選択ゲートトランジスタＳＴ１、Ｓｔｒｉｎｇ４の選択ゲートトランジスタＳＴ１に供給するゲート電圧がこの順番に立ち上がるようにＳＧドライバ２８Ａが制御される。
（作用）
次に、このように構成された実施形態の動作について図１２から図１４を参照して説明する。図１２は第１の実施形態のイレース動作を説明するためのフローチャートであり、図１３は図１２中の特性テストの手順の一例を示すフローチャートである。図１４は第１の実施形態のイレース時の各部の波形を示す波形図である。
図１２のステップＳ１は、製品出荷前に実施される特性テストを示している。この特性テストにおいては、イレースレベルの深さをストリングＳｔｒｉｎｇ毎に求め、イレースレベル深さ情報としてメモリセルアレイ２３の管理領域に記録しておく。
図１３は特定テストにおいて実施されるイレースレベルの深さ検出の具体的な手順の一例を示している。図１３のステップＳ２１においては、デバイスのパス・フェイルの判定評価が行われる。パスでない場合には（Ｓ２２のＮＯ判定）、デバイスは不良品として処理される（Ｓ２３）。パスすると（Ｓ２２のＹＥＳ判定）、ステップＳ２４～Ｓ２６において、イレース特性の判定及びストリングＳｔｒｉｎｇ毎のイレース設定が行われる。即ち、先ず、通常のイレース動作により、ブロックのイレースが実施される（Ｓ２４）。次に、上述した手法により、ストリングＳｔｒｉｎｇ毎のイレースレベルの深さが判定される（Ｓ２５）。例えば、判定レベルを基準にして、判定レベルを超えたセル数（ｂｉｔ数）がカウントされ、カウント値によりイレースレベルの深さが判定される。次に、電圧生成回路２８中のＳＧドライバ２８Ａに、ストリングＳｔｒｉｎｇ毎のイレースレベル深さ情報を設定する。
例えば、ステップＳ２５において判定されたイレースレベルの深さが、浅い方から深い方に向かってストリングＳｔｒｉｎｇ２，Ｓｔｒｉｎｇ１，Ｓｔｒｉｎｇ３，Ｓｔｒｉｎｇ０，Ｓｔｒｉｎｇ４の順番である場合には、ストリングＳｔｒｉｎｇ２の選択ゲートトランジスタＳＴ１、Ｓｔｒｉｎｇ１の選択ゲートトランジスタＳＴ１、Ｓｔｒｉｎｇ３の選択ゲートトランジスタＳＴ１、Ｓｔｒｉｎｇ０の選択ゲートトランジスタＳＴ１、Ｓｔｒｉｎｇ４の選択ゲートトランジスタＳＴ１に供給するゲート電圧がこの順番に立ち上がるようにＳＧドライバ２８Ａが設定される。
イレースレベル深さ情報は、メモリセルアレイ２３の管理領域にデバイス情報として記録される（Ｓ２７）。
なお、イレースレベルの深さについてのストリングＳｔｒｉｎｇ毎のイレース特性のばらつきは、製造工程に起因するものでメモリセルアレイの３次元構造に応じたものとなる可能性がある。例えば、絶縁層ＳＴに近接したストリングＳｔｒｉｎｇ程、イレースレベルが深くなり、絶縁層ＳＴから離間したストリングＳｔｒｉｎｇ程イレースレベルが浅くなる傾向があることが考えられる。従って、必ずしも特性テストによりイレースレベル深さを判定する必要はなく、図１３のステップＳ２４～Ｓ２６を省略して、ストリングＳｔｒｉｎｇの配置に応じたイレースレベル深さ情報をメモリセルアレイ２３の管理領域に記録するようにしてもよい。
実使用時において、シーケンサ２７は、電源が投入（電源オン）されると（Ｓ２）、メモリセルアレイ２３の管理領域からデバイス情報を読み出し、デバイス情報に含まれるイレースレベル深さ情報をレジスタにセットする（Ｓ３）。シーケンサ２７は、入力されたコマンドに従って、イレース動作、書き込み動作、及び読み出し動作を実施する（Ｓ４）。
いま、イレース動作が指示されるものとする。この場合には、シーケンサ２７は、イレースレベル深さ情報に基づいて、イレース動作を制御する。以下、この場合のイレース動作をストリング単位のイレース動作というものとする。ストリング単位のイレース動作では、シーケンサ２７は、電圧生成回路２８のＳＧドライバ２８Ａにイレースレベル深さ情報に基づくタイミングでゲート電圧を立ち上げて選択ゲート線ＳＧＤに印加する指示を与える。
図１４はストリング単位のイレース動作における各部の波形を示している。図１４に示すように、シーケンサ２７は、電圧生成回路２８を制御して、ストリング単位のイレース動作において、先ずソース線ＣＥＬＳＲＣ及びビット線ＢＬに消去電圧Ｖｅｒａを印加する。次に、シーケンサ２７は、ＳＧドライバ２８Ａにより選択ゲート線ＳＧＳに選択ゲートトランジスタＳＴ２をオンにするゲート電圧を印加すると共に、各ストリングＳｔｒｉｎｇの選択ゲート線ＳＧＤに選択ゲートトランジスタＳＴ１をオンにするゲート電圧を順番に与える。図１４は、イレースレベルの深さが、浅い方から深い方に向かってストリングＳｔｒｉｎｇ２，Ｓｔｒｉｎｇ１，Ｓｔｒｉｎｇ３，Ｓｔｒｉｎｇ０，Ｓｔｒｉｎｇ４の順番である例を示しており、この場合には、ＳＧドライバ２８Ａは、図１４に示すように、最初に、ストリングＳｔｒｉｎｇ２の選択ゲートトランジスタＳＴ１をオンにするゲート電圧を選択ゲート線ＳＧＤ２（図９参照）に与える。次に、ＳＧドライバ２８Ａは、Ｓｔｒｉｎｇ１の選択ゲートトランジスタＳＴ１をオンにするゲート電圧を選択ゲート線ＳＧＤ１に与える。以後同様にして、ＳＧドライバ２８Ａは、Ｓｔｒｉｎｇ３の選択ゲートトランジスタＳＴ１をオンにするゲート電圧、Ｓｔｒｉｎｇ０の選択ゲートトランジスタＳＴ１をオンにするゲート電圧、Ｓｔｒｉｎｇ４の選択ゲートトランジスタＳＴ１をオンにするゲート電圧を、この順番で選択ゲート線ＳＧＤ３，ＳＧＤ０，ＳＧＤ４に順次供給する。
この結果、選択ゲートトランジスタＳＴ１をオンにするゲート電圧が最も早く供給されたストリングＳｔｒｉｎｇ２においては、最も早く消去電圧Ｖｅｒａが複数のメモリセルトランジスタＭＴに印加されることになる。これにより、Ｓｔｒｉｎｇ２のメモリセルトランジスタＭＴのイレースレベルは深くなりやすい。同様にして、ストリングＳｔｒｉｎｇ１，Ｓｔｒｉｎｇ３，Ｓｔｒｉｎｇ０，Ｓｔｒｉｎｇ４の選択ゲートトランジスタＳＴ１が順次オンとなり、それぞれのストリング内のメモリセルトランジスタＭＴに消去電圧Ｖｅｒａが順次印加される。こうして、ストリングＳｔｒｉｎｇ２，Ｓｔｒｉｎｇ１，Ｓｔｒｉｎｇ３，Ｓｔｒｉｎｇ０，Ｓｔｒｉｎｇ４の順でイレースレベルは深くなりやすい。この結果、ストリングＳｔｒｉｎｇ毎のイレースレベルの深さの特性に拘わらず、ストリング単位のイレース動作により、各ストリングＳｔｒｉｎｇにおけるイレースレベルの深さは均一となりやすい。
これにより、以後のメモリセルの書き込み時間のばらつきを抑制し、メモリセルの信頼性特性を均一に維持することが可能である。
ところで、実使用時において、イレース特性が変化する可能性がある。そこで、シーケンサ２７は、所定のタイミング、例えば、所定の回数（例えば数回）のストリング単位のイレース動作毎に、イレース特性（イレースレベルの深さ）を評価しなおすようにしてもよい（Ｓ５ イレースレベルの深さをモニタ）。なお、イレース特性の評価し直しを行うストリング単位のイレース動作の回数は適宜設定可能である。
Ｓ５において、シーケンサ２７は、イレース特性を評価するタイミングになったか否かを判定する（Ｓ１１）。イレース特性を評価するタイミングでない場合には（Ｓ１１のＮＯ判定）、シーケンサ２７は、コマンドを受信したか否かを判定する（Ｓ６）。シーケンサ２７は、コマンドを受信すると（Ｓ６のＹＥＳ判定）、処理をステップＳ４に戻して、コマンドに応じた動作を行う。また、シーケンサ２７は、コマンドを受信しない場合（Ｓ６のNO判定）、パワーオフシーケンス（Ｓ７）において、電源オフが指示されたか否かを判定する（Ｓ１５）。電源オフの指示がない場合には（Ｓ１５のＮＯ判定）、処理をステップＳ６に戻して、コマンドの待機状態となる。
シーケンサ２７は、イレース特性を評価するタイミングになったものと判定すると（Ｓ１１のＹＥＳ判定）、ステップＳ１２において、イレース特性を評価し、レジスタを更新する。即ち、この場合には、シーケンサ２７は、図１３のステップＳ２４～Ｓ２６と同様の処理を行う。即ち、シーケンサ２７は、通常のイレース動作を行って、イレースレベルの深さをストリングＳｔｒｉｎｇ毎に判定し、判定結果に基づくイレースレベル深さ情報によりレジスタを更新する。
こうして、イレース特性が変化する場合でも、イレースレベルの均一化を図ることが可能である。
なお、特性テストにおいて求めた初期のイレースレベル深さ情報を保存した状態で、イレースレベルの深さの再評価によって求めた新たなイレースレベル深さ情報を記録するようにしてもよい。
シーケンサ２７は、電源オフが指示されると（Ｓ１５のＹＥＳ判定）、レジスタに記憶されているイレースレベル深さ情報をメモリセルアレイ２３の管理領域に記録（Ｓ１６）した後、電源をオフにする（Ｓ１７）。
このように本実施形態においては、イレースレベルの深さを判定しストリングＳｔｒｉｎｇ毎のイレース特性として記録し、記録された情報に基づいて、ストリングＳｔｒｉｎｇ毎の消去電圧の印加期間を調整する。これにより、イレースレベルの深さを均一化してイレース特性を改善し、メモリセルの信頼性特性を向上させることが可能である。
なお、上記説明では、ストリングＳｔｒｉｎｇ毎の選択ゲート線ＳＧＤに供給するゲート電圧の立ち上がりタイミングの順番について説明したが、ゲート電圧の立ち上がりタイミングを、ストリングＳｔｒｉｎｇ毎のイレースレベルの深さに対応したタイミングに設定してもよい。
（第２の実施形態）
図１５は第２の実施形態を示す回路図である。図１５はメモリセルアレイ２３の各ストリングＳｔｒｉｎｇの回路構成を示している。図１５において図９と同一の構成要素には同一符号を付して説明を省略する。本実施形態は、メモリセルアレイ２３の構成が第１の実施形態と異なり、他の構成は第１の実施形態と同様である。
図１５に示すように、本実施形態においては、ストリングＳｔｒｉｎｇ０～Ｓｔｒｉｎｇ４の選択ゲートトランジスタＳＴ２のゲートには、それぞれゲート電圧ＳＧＳ０～ＳＧＳ４が供給される。即ち、本実施形態においては、各ストリングＳｔｒｉｎｇのそれぞれの選択ゲートトランジスタＳＴ２を独立して制御可能である点が第１の実施形態と異なる。
次に、このように構成された実施形態の動作について図１６を参照して説明する。図１６は第２の実施形態のイレース時の各部の波形を示す波形図である。
本実施形態においても、図１２及び図１３のフローが採用される。本実施形態においては、ストリング単位のイレース動作において、選択ゲートトランジスタＳＴ１だけでなく選択ゲートトランジスタＳＴ２についても、ストリングＳｔｒｉｎｇ毎に制御を行う点が第１の実施形態と異なる。
図１６に示すように、シーケンサ２７は、電圧生成回路２８を制御して、ストリング単位のイレース動作において、先ずソース線ＣＥＬＳＲＣ及びビット線ＢＬに消去電圧Ｖｅｒａを印加する。次に、シーケンサ２７は、各ストリングＳｔｒｉｎｇの選択ゲート線ＳＧＤ及びＳＧＳに選択ゲートトランジスタＳＴ１，ＳＴ２をオンにするゲート電圧を順番に与える。図１６は、イレースレベルの深さが、浅い方から深い方に向かってストリングＳｔｒｉｎｇ２，Ｓｔｒｉｎｇ１，Ｓｔｒｉｎｇ３，Ｓｔｒｉｎｇ０，Ｓｔｒｉｎｇ４の順番である例を示しており、この場合には、ＳＧドライバ２８Ａは、図１６に示すように、ストリングＳｔｒｉｎｇ２の選択ゲートトランジスタＳＴ１，ＳＴ２をオンにするゲート電圧を最初に選択ゲート線ＳＧＤ２，ＳＧＳ２（図１５参照）に与える。次に、ＳＧドライバ２８Ａは、Ｓｔｒｉｎｇ１の選択ゲートトランジスタＳＴ１，ＳＴ２をオンにするゲート電圧を選択ゲート線ＳＧＤ１，ＳＧＳ１に与える。以後同様にして、ＳＧドライバ２８Ａは、Ｓｔｒｉｎｇ３の選択ゲートトランジスタＳＴ１，ＳＴ２をオンにするゲート電圧、Ｓｔｒｉｎｇ０の選択ゲートトランジスタＳＴ１，ＳＴ２をオンにするゲート電圧、Ｓｔｒｉｎｇ４の選択ゲートトランジスタＳＴ１，ＳＴ２をオンにするゲート電圧を、この順番で選択ゲート線ＳＧＤ３，ＳＧＳ３、選択ゲート線ＳＧＤ０，ＳＧＳ０、選択ゲート線ＳＧＤ４，ＳＧＳ４に供給する。
この結果、選択ゲートトランジスタＳＴ１，ＳＴ２をオンにするゲート電圧が最も早く供給されたストリングＳｔｒｉｎｇ２においては、最も早く消去電圧Ｖｅｒａが複数のメモリセルトランジスタＭＴに印加されることになる。これにより、Ｓｔｒｉｎｇ２のメモリセルトランジスタＭＴのイレースレベルは深くなりやすい。以後、同様にして、ストリングＳｔｒｉｎｇ１，Ｓｔｒｉｎｇ３，Ｓｔｒｉｎｇ０，Ｓｔｒｉｎｇ４の選択ゲートトランジスタＳＴ１，ＳＴ２が順次オンとなり、それぞれのストリング内のメモリセルトランジスタＭＴに消去電圧Ｖｅｒａが順次印加される。こうして、ストリングＳｔｒｉｎｇ２，Ｓｔｒｉｎｇ１，Ｓｔｒｉｎｇ３，Ｓｔｒｉｎｇ０，Ｓｔｒｉｎｇ４の順でイレースレベルは深くなりやすい。この結果、ストリングＳｔｒｉｎｇ毎のイレースレベルの深さの特性に拘わらず、ストリング単位のイレース動作により、各ストリングＳｔｒｉｎｇにおけるイレースレベルの深さは均一となりやすい。
なお、本実施形態においては、選択ゲートトランジスタＳＴ１だけでなく、選択ゲートトランジスタＳＴ２についても、選択ゲートトランジスタＳＴ１と同じ順番で導通するように制御しており、第１の実施形態よりも、イレースレベルの深さの制御がより確実に行われる。
このように本実施形態においても、第１の実施形態と同様の効果を得ることができる。更に、本実施形態においては、イレースレベルの深さの制御効果が向上するという利点がある。
（第３の実施形態）
図１７は第３の実施形態を示す波形図である。本実施形態の構成は第１の実施形態と同様である。本実施形態は、ストリング単位のイレース動作における制御が第１の実施形態と異なる。
第１の実施形態においては、イレースレベルの深さ情報に基づいて、ストリングＳｔｒｉｎｇ毎の選択ゲート線ＳＧＤに供給するゲート電圧の立ち上がりタイミングを相違させる例を説明したが、本実施形態は、イレースレベルの深さ情報に基づいて、ストリングＳｔｒｉｎｇ毎の選択ゲート線ＳＧＤに供給するゲート電圧の電圧レベルを相違させる例を説明する。
本実施形態においても、図１２及び図１３のフローが採用される。本実施形態においては、ストリング単位のイレース動作において、選択ゲートトランジスタＳＴ１に印加するゲート電圧をストリングＳｔｒｉｎｇ毎に変化させる点が第１の実施形態と異なる。
図１７に示すように、シーケンサ２７は、電圧生成回路２８を制御して、ストリング単位のイレース動作において、先ずソース線ＣＥＬＳＲＣ及びビット線ＢＬに消去電圧Ｖｅｒａを印加する。次に、シーケンサ２７は、各ストリングＳｔｒｉｎｇの選択ゲート線ＳＧＤ及びＳＧＳに選択ゲートトランジスタＳＴ１，ＳＴ２をオンにするゲート電圧を同時に与える。この場合において、本実施形態においては、シーケンサ２７は、電圧生成回路２８のＳＧドライバ２８Ａを制御して、各ストリングＳｔｒｉｎｇの選択ゲート線ＳＧＤに、イレースレベル深さ情報に基づくゲート電圧を供給する。
選択ゲート線ＳＧＤのゲート電圧と、ビット線ＢＬの電圧（消去電圧Ｖｅｒａ）との差電圧に応じて選択ゲートトランジスタＳＴ１の導通が制御されてチャネル内のホールの発生量が変化する。即ち、選択ゲート線ＳＧＤの電圧とビット線ＢＬの消去電圧Ｖｅａｒａとの差電圧が大きい程ホールの発生量が増加し、イレースレベルが深くなりやすい。従って、イレースレベルが浅いストリングＳｔｒｉｎｇ程、当該ストリングＳｔｒｉｎｇのＳＧＤに供給するゲート電圧を低くし、イレースレベルが深いストリングＳｔｒｉｎｇ程、当該ストリングＳｔｒｉｎｇのＳＧＤに供給するゲート電圧を高くする。
図１７は、イレースレベルの深さが、浅い方から深い方に向かってストリングＳｔｒｉｎｇ２，Ｓｔｒｉｎｇ１，Ｓｔｒｉｎｇ３，Ｓｔｒｉｎｇ０，Ｓｔｒｉｎｇ４の順番である例を示している。この場合には、ＳＧドライバ２８Ａは、図１７に示すように、ストリングＳｔｒｉｎｇ２の選択ゲートトランジスタＳＴ１にゲート電圧を供給する選択ゲート線ＳＧＤ２に対して最も低いレベルのゲート電圧を与える。また、ＳＧドライバ２８Ａは、Ｓｔｒｉｎｇ１の選択ゲートトランジスタＳＴ１をオンにするゲート電圧として選択ゲート線ＳＧＤ２に与えるゲート電圧よりも高いゲート電圧を選択ゲート線ＳＧＤ１に与える。同様にして、ストリングＳｔｒｉｎｇ０～Ｓｔｒｉｎｇ４の各選択ゲート線ＳＧＤ０～ＳＧＤ４に与えるゲート電圧をそれぞれＶＳＧＤ０～ＶＳＧＤ４とすると、ＳＧドライバ２８Ａは、ＶＳＧＤ２＜ＶＳＧＤ１＜ＶＳＧＤ３＜ＶＳＧＤ０＜ＶＳＧＤ４の関係を有するゲート電圧を選択ゲート線ＳＧＤ０，ＳＧＤ１，ＳＧＤ３，ＳＧＤ０，ＳＧＤ４にそれぞれ供給する。
この結果、チャネルのホールの量は、ストリングＳｔｒｉｎｇ２，Ｓｔｒｉｎｇ１，Ｓｔｒｉｎｇ３，Ｓｔｒｉｎｇ０，Ｓｔｒｉｎｇ４の順に多くなり、この順でイレースレベルが深くなりやすい。こうして、ストリングＳｔｒｉｎｇ毎のイレースレベルの深さの特性に拘わらず、ストリング単位のイレース動作により、各ストリングＳｔｒｉｎｇにおけるイレースレベルの深さは均一となりやすい。
このように本実施形態においても、第１の実施形態と同様の効果を得ることができる。
（第４の実施形態）
図１８は第４の実施形態を示す波形図である。本実施形態の構成は第２の実施形態と同様である。本実施形態は、ストリング単位のイレース動作における制御が第２の実施形態と異なる。
第２の実施形態においては、イレースレベルの深さ情報に基づいて、ストリングＳｔｒｉｎｇ毎の選択ゲート線ＳＧＤ，ＳＧＳに供給するゲート電圧の立ち上がりタイミングを相違させる例を説明したが、本実施形態は、イレースレベルの深さ情報に基づいて、ストリングＳｔｒｉｎｇ毎の選択ゲート線ＳＧＤ，ＳＧＳに供給するゲート電圧の電圧レベルを相違させる例である。
本実施形態においても、図１２及び図１３のフローが採用される。本実施形態においては、ストリング単位のイレース動作において、選択ゲートトランジスタＳＴ１，ＳＴ２に印加するゲート電圧をストリングＳｔｒｉｎｇ毎に変化させる点が第２の実施形態と異なる。
図１８に示すように、シーケンサ２７は、電圧生成回路２８を制御して、ストリング単位のイレース動作において、先ずソース線ＣＥＬＳＲＣ及びビット線ＢＬに消去電圧Ｖｅｒａを印加する。次に、シーケンサ２７は、各ストリングＳｔｒｉｎｇの選択ゲート線ＳＧＤ及びＳＧＳに選択ゲートトランジスタＳＴ１，ＳＴ２をオンにするゲート電圧を同時に与える。この場合において、本実施形態においては、シーケンサ２７は、電圧生成回路２８のＳＧドライバ２８Ａを制御して、各ストリングＳｔｒｉｎｇの選択ゲート線ＳＧＤ，ＳＧＳに、イレースレベル深さ情報に基づくゲート電圧を供給する。
選択ゲート線ＳＧＤのゲート電圧と、ビット線ＢＬの電圧（消去電圧Ｖｅｒａ）との差電圧に応じて選択ゲートトランジスタＳＴ１の導通が制御されてチャネル内のホールの発生量が変化する。また、選択ゲート線ＳＧＳのゲート電圧と、ソース線ＣＥＬＳＲＣの電圧（消去電圧Ｖｅｒａ）との差電圧に応じて選択ゲートトランジスタＳＴ２の導通が制御されてチャネル内のホールの発生量が変化する。即ち、選択ゲート線ＳＧＤの電圧とビット線ＢＬの消去電圧Ｖｅａｒａとの差電圧及び選択ゲート線ＳＧＳの電圧とソース線ＣＥＬＳＲＣの消去電圧Ｖｅａｒａとの差電圧が大きい程ホールの発生量が増加し、イレースレベルが深くなりやすい。従って、イレースレベルが浅いストリングＳｔｒｉｎｇ程、当該ストリングＳｔｒｉｎｇのＳＧＤ，ＳＧＳに供給するゲート電圧を低くし、イレースレベルが深いストリングＳｔｒｉｎｇ程、当該ストリングＳｔｒｉｎｇのＳＧＤ，ＳＧＳに供給するゲート電圧を高くする。
図１８は、イレースレベルの深さが、浅い方から深い方に向かってストリングＳｔｒｉｎｇ２，Ｓｔｒｉｎｇ１，Ｓｔｒｉｎｇ３，Ｓｔｒｉｎｇ０，Ｓｔｒｉｎｇ４の順番である例を示している。この場合には、ＳＧドライバ２８Ａは、図１８に示すように、ストリングＳｔｒｉｎｇ２の選択ゲートトランジスタＳＴ１，ＳＴ２にゲート電圧を供給する選択ゲート線ＳＧＤ２，ＳＧＳ２に対して最も低いレベルのゲート電圧を与える。また、ＳＧドライバ２８Ａは、Ｓｔｒｉｎｇ１の選択ゲートトランジスタＳＴ１，ＳＴ２をオンにするゲート電圧として選択ゲート線ＳＧＤ２，ＳＧＳ２に与えるゲート電圧よりもそれぞれ高いゲート電圧を選択ゲート線ＳＧＤ１，ＳＧＳ１に与える。同様にして、ストリングＳｔｒｉｎｇ０～Ｓｔｒｉｎｇ４の各選択ゲート線ＳＧＤ０～ＳＧＤ４に与えるゲート電圧をそれぞれＶＳＧＤ０～ＶＳＧＤ４とし、ストリングＳｔｒｉｎｇ０～Ｓｔｒｉｎｇ４の各選択ゲート線ＳＧＳ０～ＳＧＳ４に与えるゲート電圧をそれぞれＶＳＧＳ０～ＶＳＧＳ４とすると、ＳＧドライバ２８Ａは、ＶＳＧＤ２＜ＶＳＧＤ１＜ＶＳＧＤ３＜ＶＳＧＤ０＜ＶＳＧＤ４の関係を有するゲート電圧を選択ゲート線ＳＧＤ２，ＳＧＤ１，ＳＧＤ３，ＳＧＤ０，ＳＧＤ４に供給すると共に、ＶＳＧＳ２＜ＶＳＧＳ１＜ＶＳＧＳ３＜ＶＳＧＳ０＜ＶＳＧＳ４の関係を有するゲート電圧を選択ゲート線ＳＧＳ２，ＳＧＳ１，ＳＧＳ３，ＳＧＳ０，ＳＧＳ４に供給する。
この結果、チャネルのホールの量は、ストリングＳｔｒｉｎｇ２，Ｓｔｒｉｎｇ１，Ｓｔｒｉｎｇ３，Ｓｔｒｉｎｇ０，Ｓｔｒｉｎｇ４の順に多くなり、この順でイレースレベルが深くなりやすい。こうして、ストリングＳｔｒｉｎｇ毎のイレースレベルの深さの特性に拘わらず、ストリング単位のイレース動作により、各ストリングＳｔｒｉｎｇにおけるイレースレベルの深さは均一となりやすい。
なお、本実施形態においては、選択ゲートトランジスタＳＴ１だけでなく、選択ゲートトランジスタＳＴ２についても、選択ゲートトランジスタＳＴ１と同様の順番でレベルが異なるゲート電圧を印加しており、第３の実施形態よりも、イレースレベルの深さの制御がより確実に行われる。
このように本実施形態においても、第３の実施形態と同様の効果を得ることができる。更に、本実施形態においては、第３の実施形態に比べてイレースレベルの深さの制御効果が向上するという利点がある。
本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適当な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
例えば、上記第１から第４の実施形態を組み合わせて、選択ゲートトランジスタＳＴ１，ＳＴ２に印加するゲート電圧の印加時間及び電圧レベルを、イレースレベル深さ情報に基づいて制御するようになっていてもよい。
１…メモリコントローラ、１１…ＲＡＭ、１２…プロセッサ、１３…ホストインターフェイス、１４…ＥＣＣ回路、１５…メモリインターフェイス、１６…内部バス、２…不揮発性メモリ、２１…ロジック制御回路、２２…入出力回路、２３…メモリセルアレイ、２４…センスアンプ、２５…ロウデコーダ、２６…レジスタ、２７…シーケンサ、２８…電圧生成回路、２８Ａ…ＳＧドライバ、ＢＬ…ビット線、ＣＥＬＳＲＣ…ソース線、ＭＴ…メモリセルトランジスタ、ＮＳ…ＮＡＮＤストリング、ＳＧＤ，ＳＧＳ…選択ゲート線、ＳＴ１，ＳＴ２…選択ゲートトランジスタ、ＷＬ…ワード線。

Claims (10)

  1. 第１選択トランジスタ、複数のメモリセルトランジスタ、及び第２選択トランジスタをこの順番で含む複数のストリングと、
    前記複数のストリングの同一行の前記メモリセルトランジスタにそれぞれ接続される複数のワード線と、
    前記複数のストリングの端部に共通して接続されるビット線と、
    前記複数のストリングの他端部に共通して接続されるソース線と、
    前記複数のメモリセルトランジスタのイレース動作を行う制御回路と、を備え、
    前記制御回路は、
    前記イレース動作において、前記複数のストリング毎に、前記第１選択トランジスタのゲートに印可する第１電圧の印加時間を変化させる第１処理及び前記第１選択トランジスタのゲートに印可する前記第１電圧の電圧を変化させる第２処理の少なくとも一方を実施する、
    半導体記憶装置。
  2. 前記制御回路は、
    前記イレース動作において、前記複数のストリング毎に、前記第２選択トランジスタのゲートに印可する第２電圧の印加時間を変化させる第３処理及び前記第２選択トランジスタのゲートに印加する第２電圧の電圧を変化させる第４処理の少なくとも一方の処理を実施する、
    請求項１に記載の半導体記憶装置。
  3. 前記制御回路は、前記第１処理において、第１イレースレベルの深さを有するメモリセルトランジスタを含む第１ストリングと、前記第１イレースレベルよりも深い第２イレースレベルの深さを有するメモリセルトランジスタを含む第２ストリングとでは、前記第１ストリングの前記第１選択トランジスタのゲートに印加する前記第１電圧の印加時間は、前記第２ストリングの前記第１選択トランジスタのゲートに印加する前記第１電圧の印加時間よりも長い、
    請求項１に記載の半導体記憶装置。
  4. 前記制御回路は、前記第２処理を実施する場合には、第１イレースレベルの深さを有するメモリセルトランジスタを含む第１ストリングと、前記第１イレースレベルよりも深い第２イレースレベルの深さを有するメモリセルトランジスタを含む第２ストリングとでは、前記第１ストリングの前記第１選択トランジスタのゲートに印加する前記第１電圧は、前記第２ストリングの前記第１選択トランジスタのゲートに印加する前記第１電圧よりも高い、
    請求項１に記載の半導体記憶装置。
  5. 前記制御回路は、前記第３処理において、第１イレースレベルの深さを有するメモリセルトランジスタを含む第１ストリングと、前記第１イレースレベルよりも深い第２イレースレベルの深さを有するメモリセルトランジスタを含む第２ストリングとでは、前記第１ストリングの前記第２選択トランジスタのゲートに印加する前記第２電圧の印加時間は、前記第２ストリングの前記第２選択トランジスタのゲートに印加する前記第２電圧の印加時間よりも長い、
    請求項２に記載の半導体記憶装置。
  6. 前記制御回路は、前記第４処理を実施する場合には、第１イレースレベルの深さを有するメモリセルトランジスタを含む第１ストリングと、前記第１イレースレベルよりも深い第２イレースレベルの深さを有するメモリセルトランジスタを含む第２ストリングとでは、前記第１ストリングの前記第２選択トランジスタのゲートに印加する前記第２電圧は、前記第２ストリングの前記第２選択トランジスタのゲートに印加する前記第２電圧よりも高い、
    請求項２に記載の半導体記憶装置。
  7. 前記制御回路は、
    ストリングごとのイレースレベルの深さを判定する判定部と、
    判定結果を記録する記録部と、を有する、
    請求項１に記載の半導体記憶装置。
  8. 前記イレースレベルの深さの判定は、
    所定の閾値電圧以上、または、所定の閾値電圧以下のメモリセルトランジスタの数を前記ストリングごとに計数した結果に基づいて行われる、
    請求項７に記載の半導体記憶装置。
  9. 第１選択トランジスタ、複数のメモリセルトランジスタ、及び第２選択トランジスタをこの順番で含む複数のストリングと、
    前記複数のストリングの同一行の前記メモリセルトランジスタにそれぞれ接続される複数のワード線と、
    前記複数のストリングの端部に共通して接続されるビット線と、
    前記複数のストリングの他端部に共通して接続されるソース線と、
    前記複数のメモリセルトランジスタのイレース動作を行う制御回路と、を備える半導体記憶装置のデータ消去方法において、
    前記ストリング毎に、前記第１選択トランジスタのゲートに印可する第１電圧の印加時間を変化させる第１処理及び前記第１選択トランジスタのゲートに印可する前記第１電圧の電圧を変化させる第２処理の少なくも一方の処理を行う、
    データ消去方法。
  10. 前記イレース動作において、前記複数のストリング毎に、前記第２選択トランジスタのゲートに印可する第２電圧の印加時間を変化させる第３処理及び前記第２選択トランジスタのゲートに印加する第２電圧の電圧を変化させる第４処理の少なくも一方の処理を行う、
    請求項９に記載のデータ消去方法。
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