TWI534817B - 半導體記憶裝置及抹除方法 - Google Patents

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半導體記憶裝置及抹除方法
本發明是有關於一種NAND型快閃記憶體(flash memory)的半導體記憶裝置,且特別是有關於一種抹除方法。
NAND型快閃記憶體眾所周知地具有包含串聯連接有多個記憶胞的NAND串的記憶胞陣列,且可在記憶胞中進行二元資料或多元資料的程式化或抹除。隨著元件精密化,NAND串的位元線選擇電晶體或源極線選擇電晶體與記憶胞間的距離變小,則元件間或與基板的電容耦合變大,從而可能發生非預期的操作。例如,專利文獻1揭示如下技術:為防止寫入操作時因耦合而升壓的NAND串的通道電位被傳輸至位元選擇電晶體,而在位元線選擇電晶體與記憶胞之間插入虛擬記憶胞,在寫入操作時,利用虛擬記憶胞,將位元線選擇電晶體與記憶胞之間截止。
[現有技術文獻] [專利文獻]
[專利文獻1]日本專利特開2011-192349號公報
圖1是表示插入有虛擬記憶胞的NAND串陣列的一例的電路圖。如此圖所示,在1個區塊中,行方向上排列有將多個記憶胞串聯連接的n+1個NAND串NU。1個NAND串NU包含串聯連接的多個記憶胞MCi(i=0、1、...、63)、連接在記憶胞兩端的一對虛擬記憶胞DMC、連接在一虛擬記憶胞DMC的汲極的位元線選擇電晶體TD、及連接在另一虛擬記憶胞DMC的源極的源極線選擇電晶體TS,且位元線選擇電晶體TD的汲極是連接在對應的1個位元線GBL,源極線選擇電晶體TS的源極是連接在共用的源極線SL。構成區塊的NAND串NU是形成在P井內。
記憶胞MCi的控制閘極是連接在字元線WLi,虛擬記憶胞DMC的控制閘極是連接在虛設字元線DWL,選擇電晶體TD、TS的閘極是連接在與字元線WL並排的選擇閘極線SGD、SGS。虛擬記憶胞DMC是與記憶胞MC同樣地構成,且與記憶胞MC同樣地被施加偏壓,但被從資料的程式化物件中排除。
表1是表示快閃記憶體的各操作時所施加的偏壓的一例的表格。讀出操作是對位元線施加某一正電壓,對所選擇的字元線施加某一電壓(例如0V),對非選擇字元線施加讀出路徑電壓(例如4.5V),對選擇閘極線SGD、SGS施加正電壓(例如4.5V),將位元線選擇電晶體TD、源極線選擇電晶體TS導通,對共用源極線施加0V。對虛設字元線DWL施加例如與讀出路徑電壓相等的電壓。程式化(寫入)操作是對所選擇的字元線施加高電壓的 程式化電壓Vprog(15~20V),對非選擇的字元線施加中間電位(例如10V),使位元線選擇電晶體TD導通,且使源極線選擇電晶體TS斷開,將與「0」或「1」資料相應的電位供給至位元線GBL。對虛設字元線施加例如與中間電位相等的電壓。抹除操作是對區塊內所選擇的字元線施加0V,對P井施加高電壓(例如18V),使選擇閘極線SGD、SGS浮置。對虛設字元線DWL與所選擇的字元線同樣地施加0V。由此,將浮置閘極的電子抽取至基板,實施以區塊為單位的資料抹除。
在圖2中,表示現有的快閃記憶體的抹除操作的流程。對經選擇的區塊的虛設字元線DWL、字元線WL0~WL63施加0V(S100),接著,使位元線選擇電晶體TD及源極線選擇電晶體TS浮置(S110)。接著,對基板內的P井施加抹除電壓(S120),且等待經過固定時間,以進行抹除(S130)。對記憶胞MCi及虛擬記憶胞DMC的控制閘極與P井間施加抹除電壓,利用FN隧道將浮置閘極中的電子抽取到P井中,使記憶胞MCi及虛擬記憶胞DMC 的臨界值(threshold)偏移為負。
圖3是表示抹除操作時的P井、選擇電晶體TD/TS、記憶胞MC及虛擬記憶胞DMC的電壓變化的示意圖。VPW是P井的電壓,VTD、VTS是位元線選擇電晶體TD及源極線選擇電晶體TS的閘極電壓。在時刻t0,對字元線WL及虛設字元線DWL施加0V,使位元線選擇電晶體TD及源極線選擇電晶體TS成為浮置狀態。在時刻t1,對P井施加抹除電壓。例如,將電壓階段性地變大的抹除脈衝施加至P井。P井的電壓VPW回應施加抹除脈衝而開始升壓。與此同時地,使與P井電容耦合的選擇電晶體TD、TS的閘極電壓VTD、VTS如圖中虛線所示地升壓。在時刻t2,使P井的電壓VPW升壓至約18V,且在時刻t2~t3的期間,確保經過抹除所需的固定時間(圖2的S130),將電子自浮置閘極抽取到P井。
在實施抹除的期間t2~t3,利用與P井的耦合比,將選擇電晶體TD、TS的閘極電壓VTD、VTS設定為固定電位以下。即,如圖3所示,若未將P井的電壓VPW與選擇電晶體TD、TS的閘極電壓VTD、VTS的電位差Va設為固定值以下,則易導致選擇電晶體TD、TS因依時性介電層擊穿(Time Dependent Dielectric Breakdown,TDDB)而被擊穿。TDDB是即便未對電晶體的閘極施加高電壓,若長時間地被施加電壓,電晶體仍被擊穿的現象。因此,以滿足Va<VPW-TDDB的方式,設定選擇電晶體TD、TS與P井間的耦合比。例如,將選擇電晶體TD、TS的閘極電壓VTD、 VTS升壓至約17V,且設定為Va=18V-17V=1V。
然而,若選擇電晶體TD、TS的閘極電壓VTD、VTS變高,則導致與其鄰接的虛擬記憶胞DMC受到選擇電晶體TD、TS的高電壓影響。若因精密化,選擇電晶體TD、TS與虛擬記憶胞DMC的距離變小,則因與選擇電晶體TD、TS的電容耦合而使虛擬記憶胞DMC升壓,在抹除時產生無法將虛擬記憶胞DMC的臨界值充分地偏移為負的情況。虛擬記憶胞DMC的臨界值理想為與記憶胞MC的臨界值相同,若未使虛擬記憶胞DMC的臨界值穩定化,則最終導致記憶胞MC的臨界值分佈的不均變大,或者讀出操作或程式化操作變得不穩定。
本發明的目的在於提供一種可靠性高的資料抹除方法及半導體存儲裝置。
本發明的半導體存儲裝置的抹除方法是對NAND串的選擇電晶體的閘極施加預定電位,且對NAND串的記憶胞的字元線施加預定電位,對形成有NAND串的基板區域在第1時刻施加抹除電壓,在自第1時刻起固定時間後的第2時刻,使所述選擇電晶體的閘極浮置。優選NAND串在選擇電晶體與記憶胞之間包含虛擬記憶胞,且在自第2時刻起固定時間後的第3時刻,使虛擬記憶胞的虛設字元線浮置。優選所述選擇電晶體的閘極利用與所述基板區域的電容耦合升壓至第1電位,且第1電位小於所述抹除電壓。優選第1電位升壓至所述選擇電晶體不因TDDB被擊穿的電壓以上。優選虛擬記憶胞的虛設字元線利用與所述基板區域 的電容耦合升壓至第2電位,且第2電位小於第1電位。
本發明的半導體存儲裝置包含:記憶體陣列,形成有NAND串,所述NAND串包含串聯連接的多個記憶胞、將一側的記憶胞連接於位元線的第1選擇電晶體、及將另一側的記憶胞連接於源極線的第2選擇電晶體;及抹除元件,自所述記憶體陣列選擇區塊,且將所選擇的區塊內的記憶胞的資料抹除;所述抹除元件是在將預定電壓施加至所選擇的區塊內的第1及第2選擇電晶體的選擇閘極線及多個記憶胞的字元線後的第1時刻,對所述經選擇的區塊的基板區域施加抹除電壓,且在自第1時刻起固定時間後的第2時刻,使第1及第2選擇電晶體的選擇閘極線浮置。優選NAND串在第1選擇電晶體與記憶胞之間包含第1虛擬記憶胞,且在第2選擇電晶體與記憶胞之間包含第2虛擬記憶胞,所述抹除元件在自第2時刻起固定時間後的第3時刻,使虛擬記憶胞的虛設字元線浮置。優選第1及第2選擇電晶體的閘極利用與所述基板區域的電容耦合升壓至第1電位,且第1電位小於所述抹除電壓。優選第1電位升壓至第1及第2選擇電晶體不因TDDB而被擊穿的電壓以上。優選第1及第2虛擬記憶胞的虛設字元線利用與所述基板區域的電容耦合升壓至第2電位,且第2電位小於第1電位。
根據本發明,與以現有的方式施加抹除電壓時,利用電容耦合使選擇電晶體升壓的情況相比,可抑制選擇電晶體的升壓電位,由此,可減小電場對與選擇電晶體鄰接的記憶胞的影響。
100‧‧‧快閃記憶體
110‧‧‧記憶體陣列
120‧‧‧輸入輸出緩衝器
130‧‧‧位址暫存器
140‧‧‧資料暫存器
150‧‧‧控制器
160‧‧‧字元線選擇電路
162‧‧‧驅動電路
164‧‧‧選擇電路
170‧‧‧頁面緩衝器/感應電路
180‧‧‧列選擇電路
190‧‧‧內部電壓產生電路
200‧‧‧P井
Ax‧‧‧行位址資訊
Ay‧‧‧列位址資訊
C1、C2、C3‧‧‧控制信號
BL、GBL‧‧‧位元線
BLK(0)、BLK(1)、...、BLK(m)‧‧‧區塊
DMC‧‧‧虛擬記憶胞
DWL‧‧‧虛擬字元線
F‧‧‧浮置
M1~M68‧‧‧傳輸電晶體
MC0~MC63‧‧‧記憶胞
NU‧‧‧NAND串
S100、S110、S120、S130、S200、S210、S220、S230、S240、S250、S260、S270‧‧‧步驟
SGD、SGS‧‧‧選擇閘極線
SL‧‧‧源極線
SGD、SGS‧‧‧選擇閘極線
t0、t1、t2、t2'、t3、t3'、t4、t5‧‧‧時刻
TD、TS‧‧‧選擇電晶體
Va‧‧‧電位差
V1、V2、Vers、Vpass、Vprog、VPW、Vread、VTD、VTS‧‧‧電壓
WL、WL0~WL63‧‧‧字元線
圖1是表示快閃記憶體的NAND串的構成的電路圖。
圖2是表示現有的快閃記憶體的抹除操作的流程。
圖3是表示現有的抹除時的P井、選擇電晶體、記憶胞、虛擬記憶胞的各部分的電壓變化的示意圖。
圖4是表示本發明實施例的快閃記憶體的一構成例的方塊圖。
圖5是表示本發明實施例的快閃記憶體的抹除操作的流程圖。
圖6是表示本實施例的抹除時的P井、選擇電晶體、記憶胞、虛擬記憶胞的各部分的電壓變化的示意圖。
圖7是表示本實施例的NAND串的概略截面圖。
圖8是表示本實施例的字元線驅動電路的一例的區塊圖。
以下,參照附圖,對本發明的實施方式詳細地進行說明。另外,附圖為便於理解說明而強調地表示各部分,所以應注意到與實際設備的比例不同。
[實施例]
圖4是表示本發明實施例的快閃記憶體的構成的方塊圖。但是,此處所示的快閃記憶體的構成為例示,本發明並非必 須限定於這種構成。
本實施例的快閃記憶體100構成為包含:記憶體陣列110,形成有矩陣狀排列的多個記憶胞;輸入輸出緩衝器120,連接於外部輸入輸出端子I/O(Input/Output,輸入輸出),且保存輸入輸出資料;位址暫存器130,接收來自輸入輸出緩衝器120的位址資料;資料暫存器140,保存所輸入輸出的資料;控制器150,供給控制信號C1、C2、C3等,這些控制信號C1、C2、C3等是基於來自輸入輸出緩衝器120的指令資料及外部控制信號(未繪示的指令鎖存使能(Command Latch Enable,CLE)信號或位址鎖存使能(Address Latch Enable,ALE)信號等),控制各部分;字元線選擇電路160,將來自位址暫存器130的行位址資訊Ax解碼,且基於解碼結果,進行區塊的選擇及字元線的選擇等;頁面緩衝器/感應電路170,保存自經由字元線選擇電路160所選擇的頁面讀出的資料,或者保存對所選擇的頁面的寫入資料;列選擇電路180,將來自位址暫存器130的列位址資訊Ay解碼,且基於該解碼結果,選擇頁面緩衝器170內的列資料;及內部電壓產生電路190,生成讀出資料、程式化及抹除等所需的電壓(程式化電壓Vprog、路徑電壓Vpass、讀出路徑電壓Vread、抹除電壓Vers等)。
記憶體陣列110具有在列方向配置的多個區塊BLK(0)、BLK(1)、...、BLK(m)。在區塊的一端部,配置有頁面緩衝器/感應電路170。但是,頁面緩衝器/感應電路170也可以配置在區塊的另一端部、或兩側的端部。在1個區塊中,例如如圖1所示,形 成有多個串聯連接多個記憶胞的NAND串單元NU。
記憶胞MCi的控制閘極是連接在字元線WLi,虛擬記憶胞DMC的控制閘極是連接在虛設字元線DWL,選擇電晶體TD、TS的閘極是連接在與字元線WL/虛設字元線DWL並排的選擇閘極線SGD、SGS。字元線選擇電路160是基於行位址Ax,進行區塊的選擇及字元線WL/虛設字元線DWL的選擇,而且,經由選擇閘極信號SGS、SGD,而選擇性驅動選擇電晶體TD、TS。
典型而言,記憶胞具有MOS(metal-oxide-semiconductor,金屬氧化物半導體)結構,該MOS結構包含形成在P井內的N型擴散區域的源極/汲極、形成在源極/汲極間的通道上的隧道氧化膜、形成在隧道氧化膜上的浮置閘極(電荷儲存層)、及隔著介質膜形成在浮置閘極上的控制閘極。P井形成在例如P型矽基板內所形成的N井內。當浮置閘極中未儲存電荷時、即寫入資料「1」時,臨界值處於負狀態,記憶胞為常導通。當浮置閘極中儲存有電子時、即寫入資料「0」時,臨界值偏移為正,記憶胞為常斷開。而且,記憶胞既可以存儲二元資料,也可以存儲多元資料。
其次,對本實施例的快閃記憶體的抹除操作進行說明。圖5是表示抹除操作的流程圖,圖6是表示抹除時各部分的電壓變化的示意圖,圖7是NAND串的概略截面圖。
優選方式是當控制器150自一主機側(未繪示)接收到抹除指令等,則執行抹除操作。首先,字元線選擇電路160在控 制器150的控制下,基於行位址資訊Ax,選擇應抹除的區塊,並對所選擇的區塊內的記憶胞MCi的字元線WL0~WL63及虛擬記憶胞DMS的虛設字元線DWL施加0V(S200),且對所選擇的區塊的位元線選擇電晶體TD及源極線選擇電晶體TS的選擇閘極線SGD、SGS施加0V(S210)。而且,源極線SL及位元線BL為浮置。步驟S200與步驟S210的操作既可同時執行,也可以步驟S210先於步驟S200執行。步驟S200及S210是在圖6的時刻t0執行電壓施加。
接著,對P井200(參照圖7),施加抹除電壓Vers(S220)。抹除電壓Vers是由內部電壓產生電路190所產生,且由未繪示的電路施加至P井。優選方式是將電壓慢慢變大的抹除脈衝多次地施加至P井,使P井升壓至抹除電壓Vers。該抹除電壓Vers是在圖6的時刻t1開始施加。在時刻t1時,由於對選擇閘極線SGD、SGS、字元線WLi、虛設字元線DWL施加0V,因此,位元線選擇電晶體TD、源極線選擇電晶體TS、記憶胞MCi、及虛擬記憶胞DMC的控制閘極未與P井電容耦合,而保持固定在0V。
接著,在自時刻t1起經過固定時間後的時刻t2,將位元線選擇電晶體TD、源極線選擇電晶體TS的選擇閘極線SGD、SGS打開,使選擇電晶體TD、TS浮置(S230、S240)。由此,將位元線選擇電晶體TD及源極線選擇電晶體TS的閘極210(圖7)與P井200電容性耦合,從而開始選擇電晶體TD/TS的升壓。圖6的虛線是表示選擇電晶體TD/TS的電壓VTD、VTS因電容耦合而與P 井電壓VPW成正比地上升。
接著,在自時刻t2起經過固定時間後的時刻t3,將虛擬記憶胞DMC的虛設字元線DWL打開,使虛擬記憶胞DMC浮置(S250、S260)。由此,使虛擬記憶胞DMC的控制閘極220與P井200電容性耦合,從而開始進行升壓。圖6的虛線是表示虛設字元線DWL因電容耦合而與P井電壓VPW成正比地上升。然後,自P井電壓VPW達到抹除電壓Vers的時刻t4至時刻t5為止,等待經過抹除所需的固定時間(S270),從而將抹除操作的一部分或全部結束。
如圖6所示,在對P井200施加抹除電壓Vesr的時刻t0時,將選擇電晶體TD、TS的閘極電壓VTD、VTS固定為0V,在自時刻t1延遲的時刻t2時,使選擇電晶體TD、TS浮置。其結果,使選擇電晶體TD/TS與P井200電容耦合的時間延遲,閘極電壓VTD、VTS的升壓電位被抑制。例如,閘極電壓VTD、VTS是升壓至約13V左右,小於圖3所示的現有情況下的電壓17V。
若選擇電晶體TD、TS的閘極電壓VTD、VTS如現有那樣地變大至17V左右,則因與選擇電晶體TD、TS的電容耦合而使虛擬記憶胞DMC的控制閘極220升壓,在浮置閘極中產生固定的電場,使得虛擬記憶胞DMC的抹除變得不充分,臨界值無法充分地偏移為負值。虛擬記憶胞DMC是緩和選擇電晶體TD、TS對記憶胞MC的電場影響,抑制記憶胞過度抹除或過度程式化,且理想為虛擬記憶胞DMC的臨界值等於記憶胞MC的臨界值,若兩者 的偏差變大,則讀出、程式化或驗證的操作將變得不穩定。本實施例中,因抑制選擇電晶體TD、TS的閘極電壓VTD、VTS升壓,而可抑制選擇電晶體TD、TS對虛擬記憶胞DMC的影響,使虛擬記憶胞DMC的臨界值充分地向負方向偏移。
另一方面,若選擇電晶體TD、TS的閘極電壓VTD、VTS變小,會使閘極電壓VTD、VTS與P井電壓VPW的電位差Va變得過大,則將無法滿足Va<VPW-TDDB,導致選擇電晶體TD、TS因TDDB而被擊穿。由於Va=VPW-(VTD、VTS)<VPW-TDDB,所以,滿足(VTD、VTS)>TDDB即可。假設TDDB為約5V,則將閘極電壓VTD、VTS升壓至5V以上即可。
閘極電壓VTD、VTS的升壓可由使選擇電晶體TD、TS浮置的時刻t2調整。如圖6所示,在使選擇電晶體TD、TS在比時刻t2遲的時刻t2'浮置的情況下,選擇電晶體TD、TS與P井電容耦合的開始時刻延遲,所以,閘極電壓VTD、VTS的升壓被抑制,比在時刻t2升壓時變小V1。可通過以此方式調整使選擇電晶體TD、TS浮置的時刻,而設定與TDDB相應的閘極電壓VTD、VTS的升壓。
進而,本實施例可通過在時刻t3使虛設字元線DWL自0V成為浮置狀態,而使虛擬記憶胞DMC的控制閘極220升壓至比選擇電晶體TD、TS的升壓電位小的固定電位為止。由此,將鄰接的記憶胞MC63、MC0一部分地電容性耦合,使記憶胞MC63、MC0的控制閘極的電位若干地上升,由此,避免記憶胞MC63、 MC0被過度抹除,從而抑制臨界值的偏差變動。優選,使虛擬字元線DWL在將選擇電晶體TD、TS浮置之後(時刻t2之後)且P井的電壓VPW達到抹除除電壓Vers(18V)之前(時刻t3之前)浮置。由此,可使虛擬字元線DWL與P井的電壓VPW成正比地升壓。而且,如上所述,若使虛擬字元線DWL的浮置自時刻t3延遲到t3',則與P井電容耦合的開始時刻變遲,因此成為比時刻t3時的升壓電壓低V2的升壓電壓。
這樣一來。本實施例可通過將使選擇電晶體TD、TS成為浮置狀態的時刻t2自施加抹除電壓的時刻t1起延遲,而將使選擇電晶體TD、TS與P井電容耦合的開始時刻延遲,從而將抹除時的選擇電晶體TD、TS的升壓電位抑制為恒定以下,減少對虛擬記憶胞DMC的影響。進而,由於選擇電晶體TD、TS利用電容耦合而與P井電壓VPW成正比地升壓,故可減少升壓對選擇電晶體TD、TS造成的損害。
選擇電晶體TD、TS的選擇閘極信號SDG、SGS、虛擬記憶胞DMC的虛擬字元線DWL的驅動控制是由字元線選擇電路160實施。字元線選擇電路160可使用眾所周知的電路技術、例如時鐘控制或延遲電路等,基於預定的設定,正確地控制選擇電晶體TD、TS或虛擬字元線DWL的浮置時間。
圖8是表示字元線驅動電路的內部構成例的圖。如此圖所示,驅動電路162是經由nMOS(n-channel metal-oxide-semiconductor,n通道金屬氧化半導體)結構的傳輸 電晶體M1~M68,對選擇閘極線SGD、SGS、虛擬字元線DWL、字元線WL供給預定的電壓。選擇電路164是對傳輸電晶體M1~M68的閘極供給選擇控制信號,控制傳輸電晶體M1~M68的導通、斷開。
當進行記憶體陣列的經選擇的區塊的抹除時,驅動電路162對選擇閘極線SGD、SGS、虛擬字元線DWL、字元線WL供給0V,且選擇電路164將H電平(H level)的選擇控制信號供給至傳輸電晶體M1~M68,使傳輸電晶體M1~M68導通。接著,在時刻t1時,利用未圖示的電路,對P井200開始進行抹除電壓Vers的施加。接著,在時刻t2時,選擇電路164供給L電平(L level)的選擇控制信號,以使連接於選擇閘極線SGD、SGS的傳輸電晶體M1、M68斷開。然後,在時刻t3時,選擇電路164供給L電平的選擇控制信號,以使連接於虛擬字元線DWL的傳輸電晶體M2、M67斷開。
所述實施例是表示NAND串在兩端側包含虛擬記憶胞的示例,但本發明也可以是不含虛擬記憶胞的NAND串。即,本發明也可以應用於位元線選擇電晶體TD中連接著記憶胞MC63且源極線選擇電晶體TS中連接著記憶胞MC0的NAND串。進而,所述實施例是在對P井區域施加抹除電壓之前,對選擇電晶體TD、TS的選擇閘極線SGD、SGS或它的閘極施加0V,但將選擇電晶體TD、TS固定為不因與P井的電容耦合而升壓的電壓即可。進而,所述實施例是在P型半導體基板上形成N井區域,且在N井 區域內形成P井區域,但此情況只是一例,也可以在P型半導體基板上形成NAND串。
對本發明優選的實施方式進行了詳細記述,但本發明並非限定於特定的實施方式,在權利要求範圍中記載的本發明精神的範圍內,可實施各種變形.變更。
S200、S210、S220、S230、S240、S250、S260、S270‧‧‧步驟

Claims (8)

  1. 一種抹除方法,其是形成有具有NAND串的記憶體陣列的半導體記憶裝置的抹除方法,其中對所述NAND串的選擇電晶體的閘極施加預定電位,且對所述NAND串的記憶胞的字元線施加所述預定電位,對形成有所述NAND串的基板區域,在第1時刻施加抹除電壓,且在自所述第1時刻起固定時間後的第2時刻,使所述選擇電晶體的所述閘極浮置,所述NAND串在所述選擇電晶體與所述記憶胞之間包含一個虛擬記憶胞,且在自所述第2時刻起固定時間後的第3時刻,使所述虛擬記憶胞的虛擬字元線浮置。
  2. 如申請專利範圍第1項所述的抹除方法,其中所述選擇電晶體的所述閘極利用與所述基板區域的電容耦合升壓至第1電位,且所述第1電位小於所述抹除電壓。
  3. 如申請專利範圍第2項所述的抹除方法,其中所述第1電位是升壓至所述選擇電晶體不因依時性介電層擊穿而被擊穿的電壓以上。
  4. 如申請專利範圍第2項所述的抹除方法,其中所述虛擬記憶胞的所述虛擬字元線利用與所述基板區域的電容耦合升壓至第2電位,且所述第2電位小於所述第1電位。
  5. 一種半導體記憶裝置,包含: 記憶體陣列,形成有NAND串,所述NAND串包含串聯連接的多個記憶胞、將一側的所述記憶胞連接於位元線的第1選擇電晶體、及將另一側的所述記憶胞連接於源極線的第2選擇電晶體;以及抹除元件,自所述記憶體陣列選擇區塊,且將所選擇的所述區塊內的所述記憶胞的資料抹除,所述抹除元件是在將預定電壓施加至所選擇的所述區塊內的所述第1及第2選擇電晶體的選擇閘極線及多個所述記憶胞的字元線後的第1時刻,對所述經選擇的所述區塊的基板區域施加抹除電壓,且在自所述第1時刻起固定時間後的第2時刻,使所述第1及第2選擇電晶體的所述選擇閘極線浮置,其中所述NAND串在所述第1選擇電晶體與所述記憶胞之間包含一個第1虛擬記憶胞,且在所述第2選擇電晶體與所述記憶胞之間包含一個第2虛擬記憶胞,所述抹除元件在自所述第2時刻起固定時間後的第3時刻,使所述第1及第2虛擬記憶胞的虛擬字元線浮置。
  6. 如申請專利範圍第5項所述的半導體記憶裝置,其中所述第1及第2選擇電晶體的閘極利用與所述基板區域的電容耦合升壓至第1電位,且所述第1電位小於所述抹除電壓。
  7. 如申請專利範圍第6項所述的半導體記憶裝置,其中所述第1電位是升壓至所述第1及第2選擇電晶體不因TDDB而被擊穿的電壓以上。
  8. 如申請專利範圍第6項所述的半導體記憶裝置,其中所述第1及第2虛擬記憶胞的所述虛擬字元線利用與所述基板區域的電容耦合升壓至第2電位,且所述第2電位小於所述第1電位。
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