TW202314721A - 半導體記憶裝置及資料抹除方法 - Google Patents

半導體記憶裝置及資料抹除方法 Download PDF

Info

Publication number
TW202314721A
TW202314721A TW111104469A TW111104469A TW202314721A TW 202314721 A TW202314721 A TW 202314721A TW 111104469 A TW111104469 A TW 111104469A TW 111104469 A TW111104469 A TW 111104469A TW 202314721 A TW202314721 A TW 202314721A
Authority
TW
Taiwan
Prior art keywords
string
voltage
memory cell
erasing
gate
Prior art date
Application number
TW111104469A
Other languages
English (en)
Other versions
TWI808637B (zh
Inventor
大瀬良真一
大槻純人
東知輝
宗勇樹
Original Assignee
日商鎧俠股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商鎧俠股份有限公司 filed Critical 日商鎧俠股份有限公司
Publication of TW202314721A publication Critical patent/TW202314721A/zh
Application granted granted Critical
Publication of TWI808637B publication Critical patent/TWI808637B/zh

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G11C11/5635—Erasing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/22—Safety or protection circuits preventing unauthorised or accidental access to memory cells
    • G11C16/225—Preventing erasure, programming or reading when power supply voltages are outside the required ranges
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
    • G11C16/3445—Circuits or methods to verify correct erasure of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/021—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in voltage or current generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/023—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in clock generator or timing circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50012—Marginal testing, e.g. race, voltage or current testing of timing
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Computer Security & Cryptography (AREA)
  • Read Only Memory (AREA)
  • Non-Volatile Memory (AREA)

Abstract

實施方式之半導體記憶裝置具備：複數個串，其等依序包含第1選擇電晶體、複數個記憶胞電晶體、及第2選擇電晶體；複數個字元線，其等分別連接於上述複數個串之同一列之上述記憶胞電晶體；位元線，其共通地連接於上述複數個串之端部；源極線，其共通地連接於上述複數個串之另一端部；及控制電路，其進行上述複數個記憶胞電晶體之抹除動作；且上述控制電路於上述抹除動作中，對上述複數個串中之每一個實施改變施加至上述第1選擇電晶體之閘極之第1電壓之施加時間的第1處理及改變施加至上述第1選擇電晶體之閘極之上述第1電壓之電壓的第2處理中之至少一個。

Description

半導體記憶裝置及資料抹除方法
本發明之實施方式係關於一種半導體記憶裝置及資料抹除方法。
近年來，於NAND(Not AND，反及)型記憶體等半導體記憶裝置中，由於微細化、大容量化之要求，逐漸實現了三維構造化。又，關於此種NAND型記憶體，不僅有將記憶胞電晶體設為能夠保存1位元(2值)之資料之SLC(Single Level Cell，單層記憶胞)之情形，亦有將記憶胞電晶體構成為能夠保存2位元(4值)之資料之MLC(Multi Level Cell，多層記憶胞)、能夠保存3位元(8值)之資料之TLC(Triple Level Cell，三層記憶胞)或能夠保存4位元(16值)之資料之QLC(Quad Level Cell，四層記憶胞)之情形。
此種NAND型記憶體之資料抹除(erase)以區塊為單位進行。為了使NAND型記憶體之特性均勻化，要求改善抹除特性。
本實施方式提供一種能夠改善抹除特性之半導體記憶裝置及資料抹除方法。
實施方式之半導體記憶裝置具備：複數個串，其等依序包含第1選擇電晶體、複數個記憶胞電晶體、及第2選擇電晶體；複數個字元線，其等分別連接於上述複數個串之同一列之上述記憶胞電晶體；位元線，其共通地連接於上述複數個串之端部；源極線，其共通地連接於上述複數個串之另一端部；及控制電路，其進行上述複數個記憶胞電晶體之抹除動作；且上述控制電路於上述抹除動作中，對上述複數個串中之每一個實施改變施加至上述第1選擇電晶體之閘極之第1電壓之施加時間的第1處理及改變施加至上述第1選擇電晶體之閘極之上述第1電壓之電壓的第2處理中之至少一個。
根據上述構成，可提供一種能夠改善抹除特性之半導體記憶裝置及資料抹除方法。
以下，參照附圖對本發明之實施方式詳細地進行說明。
(第1實施方式) 本實施方式藉由對包括複數個記憶胞電晶體之每一個串調整抹除所需之抹除電壓之施加期間，而能夠改善抹除特性。
(記憶體系統之構成) 圖1係表示實施方式之記憶體系統之構成例之方塊圖。本實施方式之記憶體系統具備記憶體控制器1與非揮發性記憶體2。記憶體系統能夠與主機連接。主機例如係個人電腦、移動終端等電子機器。
非揮發性記憶體2係非揮發地記憶資料之半導體記憶裝置，例如包括NAND型記憶體。於本實施方式中，以如下情況加以說明，即，非揮發性記憶體2係具有每個記憶胞電晶體能夠記憶3位元之記憶胞電晶體之NAND記憶體、即3 bit/Cell(3位元/胞)(TLC)之NAND記憶體，但並不限定於此。非揮發性記憶體2進行了三維化。
記憶體控制器1根據來自主機之寫入請求而控制對非揮發性記憶體2之資料寫入。又，記憶體控制器1根據來自主機之讀出請求而控制從非揮發性記憶體2之資料讀出。記憶體控制器1具備RAM(Random Access Memory，隨機存取記憶體)11、處理器12、主機介面13、ECC(Error Check and Correct，錯誤檢驗與校正)電路14及記憶體介面15。RAM11、處理器12、主機介面13、ECC電路14及記憶體介面15彼此藉由內部匯流排16而連接。
主機介面13將自主機接收到之請求、寫入資料等輸出至內部匯流排16。又，主機介面13將自非揮發性記憶體2讀出之資料、來自處理器12之響應等發送至主機。
記憶體介面15基於處理器12之指示，控制將資料等寫入至非揮發性記憶體2之處理及自非揮發性記憶體2讀出之處理。
處理器12總括地控制記憶體控制器1。處理器12例如係CPU(Central Processing Unit，中央處理單元)、MPU(Micro Processing Unit，微處理單元)等。處理器12當自主機經由主機介面13接收到請求時，根據該請求進行控制。例如，處理器12根據來自主機之請求，指示記憶體介面15向非揮發性記憶體2寫入資料及同位核對。又，處理器12根據來自主機之請求，指示記憶體介面15自非揮發性記憶體2讀出資料及同位核對。
處理器12對儲存於RAM11中之資料決定非揮發性記憶體2上之儲存區域(以下，稱為記憶體區域)。資料經由內部匯流排16而儲存於RAM11中。處理器12對以頁為單位之資料、即頁資料實施記憶體區域之決定，上述頁為寫入單位。本說明書中，將非揮發性記憶體2之1頁中所儲存之資料定義為單元資料。單元資料例如被編碼並作為碼字儲存於非揮發性記憶體2中。
再者，並非必須編碼。記憶體控制器1亦可於不編碼之情況下將單元資料儲存於非揮發性記憶體2中，但於圖1中，作為一構成例，示出了進行編碼之構成。於記憶體控制器1未進行編碼之情形時，頁資料與單元資料一致。又，可基於1個單元資料產生1個碼字，亦可基於單元資料被分割後之分割資料而產生1個碼字。又，亦可使用複數個單元資料而產生1個碼字。
處理器12對每一個單元資料決定寫入目標之非揮發性記憶體2之記憶體區域。對非揮發性記憶體2之記憶體區域分配有實體位址。處理器12使用實體位址對單元資料之寫入目標之記憶體區域進行管理。處理器12指定所決定之記憶體區域之實體位址，並指示記憶體介面15將資料寫入至非揮發性記憶體2。處理器12對資料之邏輯位址(由主機管理之邏輯位址)與實體位址之對應關係進行管理。處理器12當接收到來自主機之包含邏輯位址之讀出請求時，特定出與邏輯位址對應之實體位址，指定實體位址並指示記憶體介面15讀出資料。
ECC電路14對RAM11中所儲存之資料進行編碼而產生碼字。又，ECC電路14對自非揮發性記憶體2讀出之碼字進行解碼。RAM11於將自主機接收到之資料記憶至非揮發性記憶體2之前，暫時儲存上述資料，或者於將自非揮發性記憶體2讀出之資料發送至主機之前，暫時儲存上述資料。RAM11例如係SRAM(Static Random Access Memory，靜態隨機存取記憶體)或DRAM(Dynamic Random Access Memory，動態隨機存取記憶體)等通用記憶體。
圖1中，示出了記憶體控制器1分別具備ECC電路14與記憶體介面15之構成例。然而，ECC電路14亦可內置於記憶體介面15中。又，ECC電路14亦可內置於非揮發性記憶體2中。
當自主機接收到寫入請求時，記憶體控制器1如以下般進行動作。處理器12使寫入資料暫時記憶於RAM11中。處理器12讀出儲存於RAM11中之資料，並輸入至ECC電路14中。ECC電路14對所輸入之資料進行編碼，並將碼字賦予至記憶體介面15。記憶體介面15將所輸入之碼字寫入至非揮發性記憶體2中。
當自主機接收到讀出請求時，記憶體控制器1如以下般進行動作。記憶體介面15將自非揮發性記憶體2讀出之碼字賦予至ECC電路14。ECC電路14對所輸入之碼字進行解碼，並將解碼後之資料儲存至RAM11中。處理器12將儲存於RAM11中之資料經由主機介面13發送至主機。
(非揮發性記憶體之概略構成) 圖2係表示本實施方式之非揮發性記憶體之構成例之方塊圖。
非揮發性記憶體2具備邏輯控制電路21、輸入輸出電路22、記憶胞陣列23、感測放大器24、列解碼器25、暫存器26、定序器27、電壓產生電路28、輸入輸出用焊墊群32、邏輯控制用焊墊群34及電源輸入用端子群35。
輸入輸出用焊墊群32為了於與記憶體控制器1之間進行包含資料之各信號之收發，而具備與信號DQ＜7：0＞、及資料選通信號DQS、/DQS對應之複數個端子(焊墊)。
邏輯控制用焊墊群34為了於與記憶體控制器1之間進行各信號之收發，而具備與晶片賦能信號/CE、指令鎖存賦能信號CLE、位址鎖存賦能信號ALE、寫入賦能信號/WE、讀出賦能信號RE、/RE、寫入保護信號/WP、及信號R/B對應之複數個端子(焊墊)。再者，對信號名附註之“/”表示低態有效。
信號/CE係用於在非揮發性記憶體2包含複數個記憶體晶片之情形時，選擇特定之記憶體晶片並使其啟用之信號。信號CLE能夠將作為信號DQ發送之指令鎖存至指令暫存器中。信號ALE能夠將作為信號DQ發送之位址鎖存至位址暫存器中。信號/WE能夠實現寫入。信號RE、/RE能夠實現讀出。信號/WP禁止寫入及抹除。信號R/B表示非揮發性記憶體2是就緒狀態(能夠受理來自外部之命令之狀態)還是忙碌狀態(無法受理來自外部之命令之狀態)。記憶體控制器1可藉由接收信號R/B而得知非揮發性記憶體2之狀態。
電源輸入用端子群35為了自外部對非揮發性記憶體2供給多種動作電源，而具備輸入電源電壓Vcc、VccQ、Vpp與接地電壓Vss之複數個端子。電源電壓Vcc係一般作為動作電源自外部賦予之電路電源電壓，例如為3.3 V左右之電壓。電源電壓VccQ例如為1.2 V之電壓。於記憶體控制器1與非揮發性記憶體2之間收發信號時使用電源電壓VccQ。電源電壓Vpp係電壓高於電源電壓Vcc之電源電壓，例如為12 V之電壓。
邏輯控制電路21及輸入輸出電路22經由NAND匯流排而連接於記憶體控制器1。輸入輸出電路22於與記憶體控制器1之間經由NAND匯流排而收發信號DQ(例如DQ0～DQ7)。
邏輯控制電路21自記憶體控制器1經由NAND匯流排接收外部控制信號(例如，晶片賦能信號/CE、指令鎖存賦能信號CLE、位址鎖存賦能信號ALE、寫入賦能信號/WE、讀出賦能信號RE、/RE、及寫入保護信號/WP)。又，邏輯控制電路21經由NAND匯流排對記憶體控制器1發送就緒/忙碌信號R/B。
暫存器26具備指令暫存器、位址暫存器、及狀態暫存器等。指令暫存器暫時保存指令。位址暫存器暫時保存位址。狀態暫存器暫時保存非揮發性記憶體2之動作所需之資料。暫存器26例如包括SRAM。
作為控制電路之定序器27具有未圖示之暫存器。定序器27自暫存器26接收指令，根據基於該指令之序列而控制非揮發性記憶體2。
電壓產生電路28自非揮發性記憶體2之外部接收電源電壓，使用該電源電壓產生寫入動作、讀出動作、及抹除(erase)動作所需之複數個電壓。電壓產生電路28將所產生之電壓供給至記憶胞陣列23、感測放大器24、及列解碼器25等。
列解碼器25自暫存器26接收列位址，並對該列位址進行解碼。列解碼器25基於解碼後之列位址，進行字元線之選擇動作。並且，列解碼器25將寫入動作、讀出動作、及抹除動作所需之複數個電壓傳輸至所選擇之區塊。
感測放大器24自暫存器26接收行位址，並對該行位址進行解碼。感測放大器24具有連接於各位元線之感測放大器單元群24A，感測放大器單元群24A基於解碼後之行位址，選擇任一個位元線。又，感測放大器單元群24A於資料之讀出時，感測及放大已自記憶胞電晶體讀出至位元線之資料。又，感測放大器單元群24A於資料之寫入時，將寫入資料傳輸至位元線。
感測放大器24具有資料暫存器24B，資料暫存器24B於資料之讀出時，暫時保存感測放大器單元群24A所檢測出之資料，並將該資料串列地傳輸至輸入輸出電路22。又，資料暫存器24B於資料之寫入時，暫時保存自輸入輸出電路22串列地傳輸來之資料，並將該資料傳輸至感測放大器單元群24A。資料暫存器24B包括SRAM等。
記憶胞陣列23具備複數個區塊BLK。複數個區塊BLK分別具備複數個記憶胞電晶體(記憶胞)。於記憶胞陣列23中配設複數個位元線、複數個字元線、及源極線等，以控制施加至記憶胞電晶體之電壓。
(記憶胞陣列之區塊構成) 圖3係表示本實施方式之非揮發性記憶體2中之三維構造之NAND型記憶胞陣列23之區塊BLK之等效電路的圖。圖3中示出了構成記憶胞陣列23之複數個區塊中之1個區塊BLK。記憶胞陣列之其他區塊亦具有與圖3同樣之構成。再者，本實施方式亦可應用於二維構造之記憶胞陣列。
如圖所示，區塊BLK包含例如5個串單元(SU0～SU4)。再者，串數根據容量及晶片尺寸自由變更。於說明本專利時，作為示例，對5個串單元進行說明。又，各串單元SU包含複數個NAND串NS。此處，各NAND串NS包含8個記憶胞電晶體MT(MT0～MT7)及選擇閘極電晶體ST1、ST2。再者，此處，NAND串NS中包含之記憶胞電晶體MT之個數設為8個，但亦可設為更多個。選擇閘極電晶體ST1、ST2於電路上表示為1個電晶體，但於構造上可與記憶胞電晶體相同。又，作為選擇閘極電晶體ST1、ST2，亦可分別使用複數個選擇閘極電晶體。進而，亦可於記憶胞電晶體MT與選擇閘極電晶體ST1、ST2之間設置虛設胞電晶體。
記憶胞電晶體MT於選擇閘極電晶體ST1、ST2間串聯連接地配置。一端側(位元線側)之記憶胞電晶體MT7連接於選擇閘極電晶體ST1，另一端側(源極線側)之記憶胞電晶體MT0連接於選擇閘極電晶體ST2。
各串單元SU0～SU4之選擇閘極電晶體ST1之閘極分別連接於選擇閘極線SGD0～SGD4(以下，代表該等而稱為選擇閘極線SGD)。另一方面，選擇閘極電晶體ST2之閘極在位於同一個區塊BLK內之複數個串單元SU間共通連接於同一個選擇閘極線SGS。
位於同一個區塊BLK內之記憶胞電晶體MT0～MT7之閘極分別共通連接於字元線WL0～WL7。即，字元線WL0～WL7於同一個區塊BLK內之複數個串單元SU0～SU4間被共通連接，與此相對，即便於同一個區塊BLK內，選擇閘極線SGD亦針對串單元SU0～SU4中之每一個獨立。於區塊BLK內位於同一列之記憶胞電晶體MTi之閘極連接於同一個字元線WLi。再者，於以下之說明中，有時將NAND串NS簡稱為「串」。
各NAND串NS連接於對應之位元線。因此，各記憶胞電晶體MT經由NAND串NS中包含之選擇閘極電晶體ST1、ST2或其他記憶胞電晶體MT而連接於位元線。位於同一個區塊BLK內之記憶胞電晶體MT之資料被一次性抹除。另一方面，對共通連接於1個串單元SU中配設之1根字元線WL之複數個記憶胞電晶體MT一次性進行資料之讀出及寫入。將於1個串單元SU內共有字元線WL之這樣一組記憶胞電晶體MT稱為記憶胞組MG。
對於記憶胞組MG之寫入動作及讀出動作以頁為單位執行。例如，於各胞為能夠保存3位元(8值)之資料之TLC之情形時，1個記憶胞組MG能夠保存3頁資料。各記憶胞電晶體MT能夠保存之3位元分別對應於這3頁。
(記憶胞陣列之三維構造) 圖4係三維構造之NAND記憶胞陣列之局部區域之剖視圖。如圖4所示，於p型井區域(P-well)上之D1方向上形成有複數個NAND串NS。即，於p型井區域上積層有作為選擇閘極線SGS發揮功能之複數個配線層333、作為字元線WLi發揮功能之複數個配線層332、及作為選擇閘極線SGD發揮功能之複數個配線層331。
並且，形成有貫通該等配線層333、332、331並到達p型井區域之記憶體孔334。於記憶體孔334之側面依次形成阻擋絕緣膜335、電荷儲存膜(電荷保存區域)336、及閘極絕緣膜337，進而於記憶體孔334內嵌入有半導體柱338。半導體柱338例如包含多晶矽，作為於NAND串NS中包含之記憶胞電晶體MT以及選擇閘極電晶體ST1及ST2之動作時形成通道之區域發揮功能。即，配線層331與半導體柱338以及其等之間之膜335～337分別作為選擇閘極電晶體ST1發揮功能，配線層332與半導體柱338以及其等之間之膜335～337分別作為記憶胞電晶體MT發揮功能，配線層333與各半導體柱338以及其等之間之膜335～337作為選擇閘極電晶體ST2發揮功能。
再者，圖4中，記憶體孔334及半導體柱338表示為同一直徑之圓柱形狀，但實際上具有直徑朝向p型井區域變細之錐形形狀。又，根據製造工序，亦有記憶體孔334及半導體柱338具有複數級錐形形狀之情況，上述複數級錐形形狀係指直徑於錐形形狀之中途擴大後，再次朝向p型井區域變細。
於各NAND串NS中，於p型井區域上依序形成有選擇閘極電晶體ST2、複數個記憶胞電晶體MT、及選擇閘極電晶體ST1。於相較半導體柱338更靠上側(D3方向)，形成作為位元線BL發揮功能之配線層。於半導體柱338之上端形成有連接半導體柱338與位元線BL之接觸插塞339。
進而，於p型井區域之表面內形成有n+型雜質擴散層及p+型雜質擴散層。於n+型雜質擴散層上形成接觸插塞340，於接觸插塞340上形成作為源極線SELSRC發揮功能之配線層。
以上之圖4所示之構成於圖4之紙面之深度方向(D2方向)上排列有複數個，藉由在深度方向上排成一行之複數個NAND串之集合而形成1個串單元SU。
(串之構成) 圖5係用於說明1個區塊BLK中之各NAND串之配置之說明圖。圖5之圓形標記表示構成NAND串之記憶體孔334。絕緣層ST將圖5所示之1個區塊BLK與其他區塊BLK分離。圖5之示例示出了於1個區塊BLK內構成有藉由絕緣層SHE分離之5個串單元SU0～SU4之示例。絕緣層SHE延伸設置至構成選擇閘極線SGD之配線層331而將各串單元SU0～SU4相互分離。
將圖5之串單元SU0中包含之各NAND串稱為串String0，將串單元SU1中包含之各NAND串稱為串String1，將串單元SU2中包含之各NAND串稱為串String2，將串單元SU3中包含之各NAND串稱為串String3，將串單元SU4中包含之各NAND串稱為串String4。再者，代表串String0～4而稱為串String。
於1個串單元SU中配置有構成NAND串之複數個記憶體孔334，1個串單元內之各記憶體孔334分別藉由接觸插塞340而連接於位元線BL0、BL1、…。各位元線BL0、BL1、…分別連接於5個串String0～String4。各串單元SU具有分別與位元線BL0～BL(m－1)對應之m個NAND串。
(感測放大器) 圖6係表示圖2中之感測放大器24之一例之方塊圖。
感測放大器24具有感測放大器單元群24A及資料暫存器24B。感測放大器單元群24A具備與位元線BL0～BL(m－1)對應之感測放大器單元SAU0～SAU(m－1)(以下，代表性地稱為感測放大器單元SAU)。各感測放大器單元SAU具備感測放大器部SA、及資料鎖存電路SDL、ADL、BDL、CDL。感測放大器部SA、及資料鎖存電路SDL、ADL、BDL、CDL以能夠相互傳輸資料之方式連接。
資料鎖存電路SDL、ADL、BDL、CDL暫時保存資料。於寫入動作時，感測放大器部SA根據資料鎖存電路SDL所保存之資料，控制位元線BL之電壓。資料鎖存電路ADL、BDL、CDL用於記憶胞電晶體MT保存2位元以上之資料之多值動作用途。例如若將與3位元之資料之各位元對應之頁設為下位頁、中位頁、上位頁，則資料鎖存電路ADL用於保存下位頁。資料鎖存電路BDL用於保存中位頁。資料鎖存電路CDL用於保存上位頁。感測放大器單元SAU具備之資料鎖存電路之數量可根據1個記憶胞電晶體MT所保存之位元數而任意地變更。
感測放大器部SA於讀出動作時，感測已被讀出至對應之位元線BL之資料，判定資料是“0”資料還是“1”資料。又，感測放大器部SA於寫入動作時，基於寫入資料對位元線BL施加電壓。
資料暫存器24B具備數量與感測放大器單元SAU0～SAU(m－1)對應之資料鎖存電路XDL。資料鎖存電路XDL連接於輸入輸出電路21。資料鎖存電路XDL係用於感測放大器24與外部之資料傳輸之電路，暫時保存自輸入輸出電路21發送來之寫入資料，且暫時保存自感測放大器單元SAU發送來之讀出資料。更具體而言，輸入輸出電路22與感測放大器單元SAU0～SAU(m－1)之間之資料傳輸經由1頁部分之資料鎖存電路XDL而進行。輸入輸出電路21所接收到之寫入資料經由資料鎖存電路XDL被傳輸至資料鎖存電路ADL、BDL、CDL中之任一個。感測放大器部SA所讀出之讀出資料經由資料鎖存電路XDL被傳輸至輸入輸出電路21。
(列解碼器) 圖7係表示圖2中之列解碼器25之構成之一例之方塊圖。
電壓產生電路28包含對信號線SGa～SGe分別供給電壓之複數個SG驅動器(選擇閘極線驅動器)28A、及對信號線CG0～CG7分別供給電壓之複數個CG驅動器(字元線驅動器)28B。該等信號線SGa～SGe、CG0～CG7由列解碼器25分支，並連接於各區塊BLK之配線。即，信號線SGa～SGd作為全域汲極側選擇閘極線發揮功能，並經由列解碼器25連接於各區塊BLK中之作為局部選擇閘極線之選擇閘極線SGDa～SGDd(代表性地表示為選擇閘極線SGD)。再者，如上所述，亦可由複數個選擇閘極電晶體構成選擇閘極電晶體ST1，圖7之示例示出了如下示例，即，選擇閘極電晶體ST1包括4個選擇閘極電晶體，藉由選擇閘極線SGDa～SGDd對該等4個選擇閘極電晶體之閘極施加閘極電壓。
信號線CG0～CG7作為全域字元線發揮功能，並經由列解碼器25連接於各區塊BLK中之作為局部字元線之字元線WL0～WL7。信號線SGe作為全域源極側選擇閘極線發揮功能，並經由列解碼器25連接於各區塊BLK中之作為局部選擇閘極線之選擇閘極線SGS。
電壓產生電路28由定序器27控制，產生各種電壓。SG驅動器28A及CG驅動器28B將所產生之各種電壓分別供給至對應之信號線SGa～SGe及信號線CG0～CG7。各SG驅動器28A產生供給至選擇閘極線SGD、SGS之閘極電壓。SG驅動器28A所產生之閘極電壓被供給至選擇閘極電晶體ST1、ST2之閘極。又，各CG驅動器28B根據讀出動作中之動作對象(列位址)，對相對應之字元線WL選擇並供給電壓VCGRV、電壓VREAD、電壓VCG_ER等電壓。
列解碼器25具有與各區塊分別對應之複數個開關電路群25A、及分別對應於複數個開關電路群25A而設置之複數個區塊解碼器25B。各開關電路群25A包含將信號線SGa～SGd與選擇閘極線SGDa～SGDd3分別連接之複數個電晶體TR_SGa～TR_SGd、將信號線CG0～CG7與字元線WL0～WL7分別連接之複數個電晶體TR_CG0～TR_CG7、將信號線SGe與選擇閘極線SGS連接之電晶體TR_SGe。電晶體TR_SGa～TR_SGe及電晶體TR_CG0～TR_CG7分別係高耐壓電晶體。
各區塊解碼器25B於由列位址指定了自身之情形時，對電晶體TR_SGa～TR_SGe及電晶體TR_CG0～TR_CG7之閘極供給區塊選擇信號BLKSEL。藉此，於自列位址所指定之區塊解碼器25B供給區塊選擇信號BLKSEL之開關電路群25A中，電晶體TR_SGa～TR_SGe及電晶體TR_CG0～TR_CG7成為接通狀態而導通，因此，自電源產生電路28供給至信號線SGa～SGe及信號線CG0～CG7之電壓被供給至成為動作對象之區塊BLK中包含之選擇閘極線SGDa～SGDd、SGS及字元線WL0～WL7。
(閾值分佈) 於將多值資料寫入至記憶胞電晶體MT之情形時，將記憶胞電晶體MT之閾值電壓設為與資料值對應之值。若對記憶胞電晶體MT施加編程電壓VPGM及位元線電壓VBL，則電子被注入至電荷儲存膜336中而閾值電壓上升。可藉由增大編程電壓VPGM而使電子之注入量增加，從而提高記憶胞電晶體MT之閾值電壓。但，由於記憶胞電晶體MT之偏差，即便施加相同之編程電壓VPGM，電子之注入量亦針對每一個記憶胞電晶體MT而不同。暫時注入之電子被保存至進行抹除動作為止。因此，使編程電壓VPGM逐步上升，並且複數次進行編程動作與驗證動作(循環)，以免超過可允許作為應對各記憶胞電晶體MT設定之閾值電壓的閾值電壓之範圍(以下，稱為目標區域)。
並且，於編程動作之後，進行驗證動作，上述驗證動作係藉由讀出資料而判定記憶胞電晶體之閾值電壓是否已到達目標區域。藉由重複以上之編程動作與驗證動作之組合，使記憶胞電晶體之閾值電壓上升至目標區域。藉由驗證動作被判定為閾值電壓已到達目標區域、即已超過目標區域之最低值之目標位準的記憶胞電晶體之後被禁止寫入。
圖8係橫軸上記錄閾值電壓且縱軸上記錄記憶胞電晶體數(胞數)而表示記憶胞陣列之閾值分佈的圖。圖8中，示出了3 bit/Cell之非揮發性記憶體2之閾值分佈例。於非揮發性記憶體2中，根據記憶於記憶胞電晶體MT中之多值資料之各資料值而設定記憶胞電晶體MT之閾值電壓。由於對電荷儲存膜(電荷保存區域)336之電荷量之注入係概率性的，故而如圖8所示，各記憶胞電晶體MT之閾值電壓亦統計性地分佈。
圖8以DEr、DA、DB、DC、…、DG這8個山形區域示出了閾值分佈，該等各區域之閾值電壓之範圍對應於各目標區域。於圖8之示例中，藉由將記憶胞電晶體MT之閾值電壓設定於8個目標區域內之任一個中，能夠使記憶胞電晶體MT記憶8值資料(3位元資料)。
本實施方式中，將閾值電壓Vth成為圖8之電壓VrA以下之目標區域稱為抹除位準(Er位準)，將閾值電壓大於電壓VrA且成為電壓VrB以下之目標區域稱為A位準，將閾值電壓大於電壓VrB且成為電壓VrC以下之目標區域稱為B位準，將閾值電壓大於電壓VrC且成為電壓VrD以下之目標區域稱為C位準。以下，同樣地，如圖8所示，D位準至G位準根據各個電壓而設定。
即，位準表示為與記憶於各記憶胞電晶體MT中之資料值對應之哪一個目標區域，於3位元8值之情形時，目標區域被分為Er、A～G位準這8個位準。再者，將與各Er、A、B、…、F、G位準分別對應之閾值分佈分別稱為分佈DEr、DA、DB、…、DF、DG。電壓VrA～VrG係成為各目標區域之邊界之基準電壓。再者，於驗證動作中，亦可將電壓VrA～VrG作為驗證位準(電壓)施加至字元線WL並進行讀出，根據對象之記憶胞電晶體MT斷開而判定已達到與位準對應之閾值電壓。
(讀出動作) 自多值化之記憶胞電晶體讀出資料係藉由如下步驟而進行，即，利用列解碼器25，對連接有讀出對象之記憶胞電晶體MT之字元線(以下，稱為選擇字元線)WL施加讀出電壓，並且利用感測放大器24，感測已被讀出至位元線BL之資料，判定所讀出之資料是“0”還是“1”。再者，為了使連接於選擇字元線以外之字元線(以下，稱為非選擇字元線)WL之記憶胞電晶體導通，列解碼器25對非選擇字元線WL賦予使各記憶胞電晶體接通所需之足夠高之電壓VREAD。
於讀出動作時，感測放大器24將位元線BL固定為固定電壓(例如，0.5 V)，並且將感測放大器部SA內部之未圖示之感測節點SEN充電至較位元線BL之電壓高之規定之預充電電壓Vpre。於該狀態下，感測放大器24將感測節點SEN電性連接於位元線BL。如此一來，電流自感測節點SEN流至位元線BL，而感測節點SEN之電壓逐漸降低。
感測節點SEN之電壓根據連接於對應之位元線BL之記憶胞電晶體之閾值電壓之狀態而變化。即，當記憶胞電晶體之閾值電壓低於讀出電壓時，記憶胞電晶體為接通狀態，較大之胞電流流至記憶胞電晶體，而感測節點SEN之電壓降低之速度變快。又，當記憶胞電晶體之閾值電壓高於讀出電壓時，記憶胞電晶體為斷開狀態，流至記憶胞電晶體之胞電流較小或者胞電流不流至記憶胞電晶體，而感測節點SEN之電壓降低之速度變慢。
利用此種感測節點SEN之電壓降低之速度之差異，而判定記憶胞電晶體之寫入狀態，並將結果記憶於資料鎖存電路中。例如，於自使感測節點SEN之電荷開始放電之放電開始時經過了規定之第1期間之第1時間點，判定感測節點SEN之電壓是低位準(以下，“L”)還是高位準(以下，“H”)。例如，當記憶胞電晶體之閾值電壓低於讀出電壓時，記憶胞電晶體為完全接通狀態，較大之胞電流流至記憶胞電晶體。因此，感測節點SEN之電壓快速降低，電壓下降量相對較大，於第1時間點，感測節點SEN變為“L”。
又，當記憶胞電晶體之閾值電壓高於讀出電壓時，記憶胞電晶體為斷開狀態，流至記憶胞電晶體之胞電流非常小或者胞電流不流至記憶胞電晶體。因此，感測節點SEN之電壓非常緩慢地降低，電壓下降量相對較小，於第1時間點，感測節點SEN維持“H”。
如此，一面利用列解碼器25對選擇字元線施加讀出電壓，一面由感測放大器24監視感測節點SEN之狀態，藉此判定記憶胞電晶體之閾值電壓高於還是低於讀出電壓。因此，藉由將各位準相互間之電壓作為讀出電壓施加至選擇字元線WL，可判定各記憶胞電晶體之位準，並讀出分配給各位準之資料。
(抹除之課題) 圖9係表示構成記憶胞陣列23之圖5之各串String之電路構成之電路圖。如圖9所示，各串String0～String4係將選擇閘極電晶體ST1、複數個記憶胞電晶體MT及選擇閘極電晶體ST2串聯連接於位元線BL與源極線CELSRC之間而構成。再者，圖9示出了如下示例，即，於選擇閘極電晶體ST1與複數個記憶胞電晶體MT之間設置虛設記憶胞電晶體WLD1，於選擇閘極電晶體ST2與複數個記憶胞電晶體MT之間設置虛設記憶胞電晶體WLD2。
串String0～String4之選擇閘極電晶體ST1之汲極均連接於位元線BL而被施加規定之位元線電壓。又，串String0～String4之選擇閘極電晶體ST2之源極均連接於源極線SELSRC。
於抹除時，對源極線SELSRC及位元線BL施加高電壓之抹除電壓Vera，利用與SGD/SGS之電位差將因GIDL(Gate-Induced Drain Leakage，閘極引發汲極漏電流)所產生之電洞(hole)填充至記憶體孔內，藉此，記憶胞電晶體MT之電荷儲存膜中所儲存之電荷與電洞再結合而消除電子，從而使閾值電壓恢復為Er位準(抹除位準)。
且說，於三維型非揮發性記憶體裝置中，大容量化有所發展，要求構成記憶胞之記憶體孔之直徑及記憶體孔間距離縮小。由於此種微細化，於字元線形成工序中容易產生偏差，每個串String於抹除時及編程時之動作特性之偏差變大而變得無法忽視。尤其是，當抹除位準之偏差較大時，會對記憶胞之編程動作特性造成不良影響，產生寫入時間之偏差或抹除及編程應力振幅之偏差，難以均勻地維持各記憶胞之可靠性特性。
(每個串之抹除特性之改善) 因此，於本實施方式中，檢測各串String中之抹除特性、即每個串單元SU之抹除特性，根據檢測出之抹除特性對每個串String(每個串單元)控制對用於使選擇閘極電晶體ST1導通之選擇閘極線SGD之控制電壓之施加時序，藉此，於各串String中能夠獲得均勻之抹除位準。於本實施方式中，抹除特性藉由正常抹除動作中所獲得之抹除位準之高低(以下，稱為抹除位準之深度)來判定。再者，認為抹除位準為越低之位準(與A位準之差越大)則抹除位準越深，且認為抹除位準為越高之位準(與A位準之差越小)則抹除位準越淺。
圖10及圖11係用於說明抹除位準之深度及其判定方法之說明圖。圖10及圖11利用與圖8相同之記載法，表示各串String之記憶胞陣列之抹除位準之閾值分佈。圖10及圖11示出了正常抹除動作之抹除成功時所獲得之抹除位準，任一個串String0～String4均在低於圖8之電壓VrA之電壓處具有閾值分佈。
如圖10及圖11所示，抹除位準之深度針對每個串String而不同，於圖10及圖11之示例中，串String0、String4之抹除位準最深，串String2之抹除位準最淺，串String1、String3係其等抹除位準之中間深度。
定序器27於正常抹除動作後，檢測每個串String之抹除位準之深度。例如，於圖10之示例中，定序器27亦可於較胞數達到峰值之閾值分佈之頂點更高之位準側設定規定之判定位準(以下，稱為高位準側判定位準)，檢測位準高於該高位準側判定位準之胞數(位元數)，按照胞數越少則抹除位準之深度越深且胞數越多則抹除位準之深度越淺而進行判定。又，於圖11之示例中，定序器27亦可於較胞數達到峰值之閾值分佈之頂點更低之位準側設定規定之判定位準(以下，稱為低位準側判定位準)，檢測位準低於該低位準側判定位準之胞數(位元數)，按照胞數越多則抹除位準之深度越深且胞數越少則抹除位準之深度越淺而進行判定。
定序器27將抹除位準之深度之判定結果作為抹除位準深度資訊記錄於記憶胞陣列23之管理區域中。定序器27可將藉由上述判定獲得之各串String之胞數作為抹除位準深度資訊記錄於記憶胞陣列23之管理區域中，亦可將各串String之抹除位準之深度之順序作為抹除位準深度資訊記錄於記憶胞陣列23之管理區域中。
為了求出抹除位準深度資訊，定序器27首先設定高位準側判定位準或低位準側判定位準(以下，當不需要區分該等時，稱為判定位準)。定序器27為了檢測位準高於或低於判定位準之胞數而進行如下讀出動作，即，對各字元線WL依次施加判定位準之電壓，並利用感測放大器24判定各記憶胞之導通狀態。於該情形時，為了縮短檢測抹除位準之深度所需之檢測時間，亦可對規定數量之記憶胞進行判定，而並非對各串String內之所有記憶胞進行判定。進而，認為各串String彼此之特性之關係於任一記憶胞電晶體中均同樣地產生時，亦可自各串String中選擇作為代表之記憶胞，將數種判定位準之電壓施加至成為對象之字元線WL而進行讀出，藉此，檢測所選擇之記憶胞之閾值電壓之範圍，基於檢測出之閾值電壓之範圍而判定各串String中之抹除位準之深度。
於本實施方式中，基於抹除位準深度資訊，控制抹除時之藉由電壓產生電路28中之SG驅動器28A實現之閘極電壓之產生。即，SG驅動器28A使供給至藉由抹除位準深度資訊判定為抹除位準更淺之串String之選擇閘極電晶體ST1之閘極電壓上升得更早，使供給至判定為抹除位準更深之串String之選擇閘極電晶體ST1之閘極電壓上升得更晚。例如，當抹除位準之深度由淺至深依次為串String2、String1、String3、String0、String4時，於抹除時，以供給至串String2之選擇閘極電晶體ST1、String1之選擇閘極電晶體ST1、String3之選擇閘極電晶體ST1、String0之選擇閘極電晶體ST1、String4之選擇閘極電晶體ST1之閘極電壓依序上升的方式，控制SG驅動器28A。
(作用) 接下來，參照圖12至圖14對如此構成之實施方式之動作進行說明。圖12係用於說明第1實施方式之抹除動作之流程圖，圖13係表示圖12中之特性測試之步序之一例之流程圖。圖14係表示第1實施方式之抹除時之各部分之波形的波形圖。
圖12之步驟S1示出了製品出貨前實施之特性測試。於該特性測試中，預先對每個串String求出抹除位準之深度，並作為抹除位準深度資訊記錄於記憶胞陣列23之管理區域中。
圖13示出了特定測試中實施之抹除位準之深度檢測之具體步序之一例。於圖13之步驟S21中，進行器件之合格/不合格之判定評估。不合格時(S22之否判定)，將器件作為不良品進行處理(S23)。合格時(S22之是判定)，於步驟S24～S26中，進行抹除特性之判定及每個串String之抹除設定。即，首先，藉由正常抹除動作，實施區塊之抹除(S24)。繼而，藉由上述方法，判定每個串String之抹除位準之深度(S25)。例如，以判定位準為基準，對超過判定位準之胞數(位元數)進行計數，藉由計數值判定抹除位準之深度。繼而，對電壓產生電路28中之SG驅動器28A設定每個串String之抹除位準深度資訊。
例如，當步驟S25中判定出之抹除位準之深度由淺至深依次為串String2、String1、String3、String0、String4時，以供給至串String2之選擇閘極電晶體ST1、String1之選擇閘極電晶體ST1、String3之選擇閘極電晶體ST1、String0之選擇閘極電晶體ST1、String4之選擇閘極電晶體ST1之閘極電壓依序上升的方式，設定SG驅動器28A。
抹除位準深度資訊作為器件資訊記錄於記憶胞陣列23之管理區域中(S27)。
再者，關於抹除位準之深度之每個串String之抹除特性之偏差係由製造工序所引起，有可能對應於記憶胞陣列之三維構造。例如，認為有如下傾向，即，越靠近絕緣層ST之串String，抹除位準越深，越遠離絕緣層ST之串String，抹除位準越淺。因此，並非必須藉由特性測試而判定抹除位準深度，亦可省略圖13之步驟S24～S26，將與串String之配置對應之抹除位準深度資訊記錄於記憶胞陣列23之管理區域中。
實際使用時，當電源接通時(power on)(S2)，定序器27自記憶胞陣列23之管理區域讀出器件資訊，並將器件資訊中包含之抹除位準深度資訊設置於暫存器中(S3)。定序器27根據所輸入之指令，實施抹除動作、寫入動作、及讀出動作(S4)。
現在，設為指示了抹除動作。於該情形時，定序器27基於抹除位準深度資訊而控制抹除動作。以下，將該情形時之抹除動作稱為以串為單位之抹除動作。於以串為單位之抹除動作中，定序器27向電壓產生電路28之SG驅動器28A給出如下指示，即，在基於抹除位準深度資訊之時序使閘極電壓上升後施加至選擇閘極線SGD。
圖14示出了以串為單位之抹除動作中之各部分之波形。如圖14所示，定序器27控制電壓產生電路28，於以串為單位之抹除動作中，首先對源極線CELSRC及位元線BL施加抹除電壓Vera。繼而，定序器27藉由SG驅動器28A對選擇閘極線SGS施加使選擇閘極電晶體ST2接通之閘極電壓，並且對各串String之選擇閘極線SGD依序賦予使選擇閘極電晶體ST1接通之閘極電壓。圖14示出了抹除位準之深度由淺至深依次為串String2、String1、String3、String0、String4之示例，於該情形時，如圖14所示，SG驅動器28A先將使串String2之選擇閘極電晶體ST1接通之閘極電壓賦予至選擇閘極線SGD2(參照圖9)。繼而，SG驅動器28A將使String1之選擇閘極電晶體ST1接通之閘極電壓賦予至選擇閘極線SGD1。之後，以同樣之方式，SG驅動器28A將使String3之選擇閘極電晶體ST1接通之閘極電壓、使String0之選擇閘極電晶體ST1接通之閘極電壓、使String4之選擇閘極電晶體ST1接通之閘極電壓按照該順序依次供給至選擇閘極線SGD3、SGD0、SGD4。
其結果，於最早被供給使選擇閘極電晶體ST1接通之閘極電壓之串String2中，最早將抹除電壓Vera施加至複數個記憶胞電晶體MT。藉此，String2之記憶胞電晶體MT之抹除位準容易變深。以同樣之方式，串String1、String3、String0、String4之選擇閘極電晶體ST1依次接通，對各串內之記憶胞電晶體MT依次施加抹除電壓Vera。如此一來，抹除位準容易按照串String2、String1、String3、String0、String4之順序變深。其結果，不管每個串String之抹除位準之深度之特性如何，藉由以串為單位之抹除動作，各串String中之抹除位準之深度容易變得均勻。
藉此，能夠抑制之後之記憶胞之寫入時間之偏差而均勻地維持記憶胞之可靠性特性。
且說，實際使用時，抹除特性有可能發生變化。因此，定序器27亦可於規定時序，例如每隔規定次數(例如數次)之以串為單位之抹除動作，重新評估抹除特性(抹除位準之深度)(S5 監視抹除位準之深度)。再者，重新評估抹除特性之以串為單位之抹除動作之次數可適當設定。
於S5中，定序器27判定是否到了評估抹除特性之時序(S11)。於並非評估抹除特性之時序時(S11之否判定)，定序器27判定是否已接收到指令(S6)。定序器27接收到指令時(S6之是判定)，使處理返回至步驟S4，進行與指令對應之動作。又，定序器27未接收到指令時(S6之否判定)，於斷電序列(S7)中判定是否指示了電源斷開(S15)。無電源斷開之指示時(S15之否判定)，使處理返回至步驟S6，成為指令之待機狀態。
定序器27判定為已經到了評估抹除特性之時序時(S11之是判定)，於步驟S12中，評估抹除特性，並更新暫存器。即，於該情形時，定序器27進行與圖13之步驟S24～S26同樣之處理。即，定序器27進行正常抹除動作，對每個串String判定抹除位準之深度，並利用基於判定結果之抹除位準深度資訊而更新暫存器。
如此一來，即便於抹除特性發生變化之情形時，亦能夠實現抹除位準之均勻化。
再者，亦可於保存特性測試中求出之初始之抹除位準深度資訊之狀態下，記錄藉由抹除位準之深度之重新評估求出之新的抹除位準深度資訊。
當指示電源斷開時(S15之是判定)，定序器27將記憶於暫存器之抹除位準深度資訊記錄於記憶胞陣列23之管理區域中(S16)，然後使電源斷開(S17)。
如此，於本實施方式中，判定抹除位準之深度並作為每個串String之抹除特性進行記錄，基於所記錄之資訊而調整每個串String之抹除電壓之施加期間。藉此，能夠使抹除位準之深度均勻化而改善抹除特性，從而使記憶胞之可靠性特性提高。
再者，於上述說明中，對供給至每個串String之選擇閘極線SGD之閘極電壓之上升時序之順序進行了說明，但亦可將閘極電壓之上升時序設定為與每個串String之抹除位準之深度對應之時序。
(第2實施方式) 圖15係表示第2實施方式之電路圖。圖15示出了記憶胞陣列23之各串String之電路構成。於圖15中，對與圖9相同之構成要素標註相同符號並省略說明。本實施方式之記憶胞陣列23之構成與第1實施方式不同，其他構成與第1實施方式相同。
如圖15所示，於本實施方式中，對串String0～String4之選擇閘極電晶體ST2之閘極分別供給閘極電壓SGS0～SGS4。即，本實施方式與第1實施方式之不同點在於，可獨立地控制各串String之各選擇閘極電晶體ST2。
接下來，參照圖16對如此構成之實施方式之動作進行說明。圖16係表示第2實施方式之抹除時之各部分之波形的波形圖。
於本實施方式中亦採用圖12及圖13之流程。本實施方式與第1實施方式之不同點在於，於以串為單位之抹除動作中，不僅對每個串String控制選擇閘極電晶體ST1，亦對每個串String控制選擇閘極電晶體ST2。
如圖16所示，定序器27控制電壓產生電路28，於以串為單位之抹除動作中，首先對源極線CELSRC及位元線BL施加抹除電壓Vera。繼而，定序器27對各串String之選擇閘極線SGD及SGS依序賦予使選擇閘極電晶體ST1、ST2接通之閘極電壓。圖16示出了抹除位準之深度由淺至深依次為串String2、String1、String3、String0、String4之示例，於該情形時，如圖16所示，SG驅動器28A最先將使串String2之選擇閘極電晶體ST1、ST2接通之閘極電壓賦予至選擇閘極線SGD2、SGS2(參照圖15)。繼而，SG驅動器28A將使String1之選擇閘極電晶體ST1、ST2接通之閘極電壓賦予至選擇閘極線SGD1、SGS1。之後，以同樣之方式，SG驅動器28A將使String3之選擇閘極電晶體ST1、ST2接通之閘極電壓、使String0之選擇閘極電晶體ST1、ST2接通之閘極電壓、使String4之選擇閘極電晶體ST1、ST2接通之閘極電壓按照該順序供給至選擇閘極線SGD3、SGS3、選擇閘極線SGD0、SGS0、選擇閘極線SGD4、SGS4。
其結果，於最早被供給使選擇閘極電晶體ST1、ST2接通之閘極電壓之串String2中，最早將抹除電壓Vera施加至複數個記憶胞電晶體MT。藉此，String2之記憶胞電晶體MT之抹除位準容易變深。之後，以同樣之方式，使串String1、String3、String0、String4之選擇閘極電晶體ST1、ST2依次接通，對各串內之記憶胞電晶體MT依次施加抹除電壓Vera。如此一來，抹除位準容易按照串String2、String1、String3、String0、String4之順序變深。其結果，不管每個串String之抹除位準之深度之特性如何，藉由以串為單位之抹除動作，各串String中之抹除位準之深度容易變得均勻。
再者，於本實施方式中，不僅對選擇閘極電晶體ST1，對選擇閘極電晶體ST2亦以按照與選擇閘極電晶體ST1相同之順序導通之方式進行控制，與第1實施方式相比，更確實地進行抹除位準之深度之控制。
如此，於本實施方式中，亦能夠獲得與第1實施方式同樣之效果。進而，於本實施方式中，有抹除位準之深度之控制效果提高之優點。
(第3實施方式) 圖17係表示第3實施方式之波形圖。本實施方式之構成與第1實施方式同樣。本實施方式中，以串為單位之抹除動作中之控制與第1實施方式不同。
於第1實施方式中，對如下示例進行了說明，即，基於抹除位準之深度資訊，使供給至每個串String之選擇閘極線SGD之閘極電壓之上升時序不同，但本實施方式對如下示例進行說明，即，基於抹除位準之深度資訊，使供給至每個串String之選擇閘極線SGD之閘極電壓之電壓位準不同。
於本實施方式中亦採用圖12及圖13之流程。本實施方式與第1實施方式之不同點在於，於以串為單位之抹除動作中，針對每個串String改變施加至選擇閘極電晶體ST1之閘極電壓。
如圖17所示，定序器27控制電壓產生電路28，於以串為單位之抹除動作中，首先對源極線CELSRC及位元線BL施加抹除電壓Vera。繼而，定序器27對各串String之選擇閘極線SGD及SGS同時賦予使選擇閘極電晶體ST1、ST2接通之閘極電壓。於該情形時，於本實施方式中，定序器27控制電壓產生電路28之SG驅動器28A，對各串String之選擇閘極線SGD供給基於抹除位準深度資訊之閘極電壓。
根據選擇閘極線SGD之閘極電壓與位元線BL之電壓(抹除電壓Vera)之差電壓而控制選擇閘極電晶體ST1之導通，從而使通道內之電洞之產生量發生變化。即，選擇閘極線SGD之電壓與位元線BL之抹除電壓Veara之差電壓越大，則電洞之產生量越增加，抹除位準越容易變深。因此，關於抹除位準越淺之串String，使供給至該串String之SGD之閘極電壓越低，關於抹除位準越深之串String，使供給至該串String之SGD之閘極電壓越高。
圖17示出了抹除位準之深度由淺至深依次為串String2、String1、String3、String0、String4之示例。於該情形時，如圖17所示，SG驅動器28A對將閘極電壓供給至串String2之選擇閘極電晶體ST1之選擇閘極線SGD2賦予最低位準之閘極電壓。又，SG驅動器28A對選擇閘極線SGD1賦予較賦予至選擇閘極線SGD2之閘極電壓高之閘極電壓作為使String1之選擇閘極電晶體ST1接通之閘極電壓。將以同樣之方式賦予至串String0～String4之各選擇閘極線SGD0～SGD4之閘極電壓分別設為VSGD0～VSGD4時，SG驅動器28A將具有VSGD2＜VSGD1＜VSGD3＜VSGD0＜VSGD4之關係之閘極電壓分別供給至選擇閘極線SGD0、SGD1、SGD3、SGD0、SGD4。
其結果，通道之電洞量按照串String2、String1、String3、String0、String4之順序變多，抹除位準容易按照該順序變深。如此一來，不管每個串String之抹除位準之深度之特性如何，藉由以串為單位之抹除動作，各串String中之抹除位準之深度容易變得均勻。
如此，本實施方式亦能夠獲得與第1實施方式同樣之效果。
(第4實施方式) 圖18係表示第4實施方式之波形圖。本實施方式之構成與第2實施方式同樣。本實施方式中，以串為單位之抹除動作中之控制與第2實施方式不同。
於第2實施方式中，對如下示例進行了說明，即，基於抹除位準之深度資訊，使供給至每個串String之選擇閘極線SGD、SGS之閘極電壓之上升時序不同，但本實施方式係如下示例，即，基於抹除位準之深度資訊，使供給至每個串String之選擇閘極線SGD、SGS之閘極電壓之電壓位準不同。
於本實施方式中亦採用圖12及圖13之流程。本實施方式與第2實施方式之不同點在於，於以串為單位之抹除動作中，針對每個串String改變施加至選擇閘極電晶體ST1、ST2之閘極電壓。
如圖18所示，定序器27控制電壓產生電路28，於以串為單位之抹除動作中，首先對源極線CELSRC及位元線BL施加抹除電壓Vera。繼而，定序器27對各串String之選擇閘極線SGD及SGS同時賦予使選擇閘極電晶體ST1、ST2接通之閘極電壓。於該情形時，於本實施方式中，定序器27控制電壓產生電路28之SG驅動器28A，對各串String之選擇閘極線SGD、SGS供給基於抹除位準深度資訊之閘極電壓。
根據選擇閘極線SGD之閘極電壓與位元線BL之電壓(抹除電壓Vera)之差電壓而控制選擇閘極電晶體ST1之導通，從而使通道內之電洞之產生量發生變化。又，根據選擇閘極線SGS之閘極電壓與源極線CELSRC之電壓(抹除電壓Vera)之差電壓而控制選擇閘極電晶體ST2之導通，從而使通道內之電洞之產生量發生變化。即，選擇閘極線SGD之電壓與位元線BL之抹除電壓Veara之差電壓及選擇閘極線SGS之電壓與源極線CELSRC之抹除電壓Veara之差電壓越大，則電洞之產生量越增加，抹除位準越容易變深。因此，關於抹除位準越淺之串String，使供給至該串String之SGD、SGS之閘極電壓越低，關於抹除位準越深之串String，使供給至該串String之SGD、SGS之閘極電壓越高。
圖18示出了抹除位準之深度由淺至深依次為串String2、String1、String3、String0、String4之示例。於該情形時，如圖18所示，SG驅動器28A對將閘極電壓供給至串String2之選擇閘極電晶體ST1、ST2之選擇閘極線SGD2、SGS2賦予最低位準之閘極電壓。又，SG驅動器28A對選擇閘極線SGD1、SGS1賦予分別較賦予至選擇閘極線SGD2、SGS2之閘極電壓高之閘極電壓作為使String1之選擇閘極電晶體ST1、ST2接通之閘極電壓。將以同樣之方式賦予至串String0～String4之各選擇閘極線SGD0～SGD4之閘極電壓分別設為VSGD0～VSGD4，將賦予至串String0～String4之各選擇閘極線SGS0～SGS4之閘極電壓分別設為VSGS0～VSGS4時，SG驅動器28A將具有VSGD2＜VSGD1＜VSGD3＜VSGD0＜VSGD4之關係之閘極電壓供給至選擇閘極線SGD2、SGD1、SGD3、SGD0、SGD4，並且將具有VSGS2＜VSGS1＜VSGS3＜VSGS0＜VSGS4之關係之閘極電壓供給至選擇閘極線SGS2、SGS1、SGS3、SGS0、SGS4。
其結果，通道之電洞量按照串String2、String1、String3、String0、String4之順序變多，抹除位準容易按照該順序變深。如此一來，不管每個串String之抹除位準之深度之特性如何，藉由以串為單位之抹除動作，各串String中之抹除位準之深度容易變得均勻。
再者，於本實施方式中，不僅對選擇閘極電晶體ST1，對選擇閘極電晶體ST2亦按照與選擇閘極電晶體ST1同樣之順序施加位準不同之閘極電壓，與第3實施方式相比，更確實地進行抹除位準之深度之控制。
如此，本實施方式亦能夠獲得與第3實施方式同樣之效果。進而，本實施方式與第3實施方式相比，有抹除位準之深度之控制效果提高之優點。
本發明並不限定於上述實施方式，於實施階段，可於不脫離其主旨之範圍內進行各種變化。又，上述實施方式包含各個階段之發明，藉由所揭示之複數個構成要件之適當組合，可提出各種發明。例如，即便自實施方式所示之所有構成要件中刪除若干個構成要件，亦能夠解決於發明所欲解決之問題這一欄中所敍述之問題，若能夠獲得於發明之效果這一欄中所敍述之效果，則刪除該構成要件後之構成可作為發明而被提出。
例如，亦可將上述第1至第4實施方式組合，基於抹除位準深度資訊對施加至選擇閘極電晶體ST1、ST2之閘極電壓之施加時間及電壓位準進行控制。
[相關申請案之引用]
本申請案基於2021年09月21日提出申請之在先日本專利申請案第2021-153539號之優先權而主張優先權利益，藉由引用將其全部內容併入本文中。
1:記憶體控制器 2:非揮發性記憶體 11:RAM 12:處理器 13:主機介面 14:ECC電路 15:記憶體介面 16:內部匯流排 21:邏輯控制電路 22:輸入輸出電路 23:記憶胞陣列 24:感測放大器 24A:感測放大器單元群 24B:資料暫存器 25:列解碼器 25A:開關電路群 25B:區塊解碼器 26:暫存器 27:定序器 28:電壓產生電路 28A:SG驅動器 28B:CG驅動器 32:輸入輸出用焊墊群 34:邏輯控制用焊墊群 35:電源輸入用端子群 331:配線層 332:配線層 333:配線層 334:記憶體孔 335:阻擋絕緣膜 336:電荷儲存膜 337:閘極絕緣膜 338:半導體柱 339:接觸插塞 340:接觸插塞 A～G:位準 ADL:資料鎖存電路 BDL:資料鎖存電路 BLKSEL:區塊選擇信號 CDL:資料鎖存電路 ALE:位址鎖存賦能信號 BL:位元線 BL0～BL(m－1):位元線 BLK:區塊 /CE:晶片賦能信號 CELSRC:源極線 CG0～CG7:信號線 CLE:指令鎖存賦能信號 D1:方向 D2:方向 D3:方向 DA:山形區域 DEr:山形區域 DG:山形區域 DQ＜7：0＞:信號 DQS:資料選通信號 /DQS:資料選通信號 Er:位準 MG:記憶胞組 MT0～MT7:記憶胞電晶體 NS:NAND串 R/B:信號 /RE:讀出賦能信號 RE:讀出賦能信號 SA:感測放大器部 SAU0～SAU(m－1):感測放大器單元 SDL:資料鎖存電路 SELSRC:源極線 SGD:選擇閘極線 SGD0～SGD4:選擇閘極線 SGDa～SGDd:選擇閘極線 SGa～SGe:信號線 SGS:選擇閘極線 SGS0～SGS4:閘極電壓 SHE:絕緣層 ST:絕緣層 ST1,ST2:選擇閘極電晶體 String0:串 String1:串 String2:串 String3:串 String4:串 SU0～SU4:串單元 TR_CG0～TR_CG7:電晶體 TR_SGa～TR_SGe:電晶體 Vcc:電源電壓 VccQ:電源電壓 Vera:抹除電壓 Vpp:電源電壓 VrA～VrG:電壓 Vss:接地電壓 /WE:寫入賦能信號 /WP:寫入保護信號 WL0～WL7:字元線 WLD1:虛設記憶胞電晶體 WLD2:虛設記憶胞電晶體 XDL:資料鎖存電路
圖1係表示實施方式之記憶體系統之構成例之方塊圖。  圖2係表示本實施方式之非揮發性記憶體之構成例之方塊圖。  圖3係表示本實施方式之非揮發性記憶體2中之三維構造之NAND型記憶胞陣列23之區塊BLK之等效電路的圖。  圖4係三維構造之NAND記憶胞陣列之局部區域之剖視圖。  圖5係用於說明1個區塊BLK中之各NAND串之配置之說明圖。  圖6係表示圖2中之感測放大器24之一例之方塊圖。  圖7係表示圖2中之列解碼器25之構成之一例之方塊圖。  圖8係橫軸上記錄閾值電壓且縱軸上記錄記憶胞電晶體數(胞數)而表示記憶胞陣列之閾值分佈的圖。  圖9係表示構成記憶胞陣列23之圖5之各串String之電路構成之電路圖。  圖10係用於說明抹除位準之深度及其判定方法之說明圖。  圖11係用於說明抹除位準之深度及其判定方法之說明圖。  圖12係用於說明第1實施方式之抹除動作之流程圖。  圖13係表示圖12中之特性測試之步序之一例之流程圖。  圖14係表示第1實施方式之抹除時之各部分之波形的波形圖。  圖15係表示第2實施方式之電路圖。  圖16係表示第2實施方式之抹除時之各部分之波形的波形圖。  圖17係表示第3實施方式之波形圖。  圖18係表示第4實施方式之波形圖。
BL:位元線
CELSRC:源極線
SGD0~SGD4:選擇閘極線
SGS:選擇閘極線
ST1:選擇閘極電晶體
ST2:選擇閘極電晶體
String0:串
String1:串
String2:串
String3:串
String4:串
Vera:抹除電壓
WLD1:虛設記憶胞電晶體
WLD2:虛設記憶胞電晶體

Claims (10)

  1. 一種半導體記憶裝置，其具備： 複數個串，其等依序包含第1選擇電晶體、複數個記憶胞電晶體、及第2選擇電晶體； 複數個字元線，其等分別連接於上述複數個串之同一列之上述記憶胞電晶體； 位元線，其共通地連接於上述複數個串之端部； 源極線，其共通地連接於上述複數個串之另一端部；及 控制電路，其進行上述複數個記憶胞電晶體之抹除動作；且 上述控制電路係 於上述抹除動作中，對上述複數個串中之每一個實施改變施加至上述第1選擇電晶體之閘極之第1電壓之施加時間的第1處理及改變施加至上述第1選擇電晶體之閘極之上述第1電壓之電壓的第2處理中之至少一個。
  2. 如請求項1之半導體記憶裝置，其中 上述控制電路係 於上述抹除動作中，對上述複數個串中之每一個實施改變施加至上述第2選擇電晶體之閘極之第2電壓之施加時間的第3處理及改變施加至上述第2選擇電晶體之閘極之第2電壓之電壓的第4處理中之至少一個處理。
  3. 如請求項1之半導體記憶裝置，其中 上述控制電路於上述第1處理中，針對包含具有第1抹除位準之深度之記憶胞電晶體的第1串、及包含具有較上述第1抹除位準深之第2抹除位準之深度之記憶胞電晶體的第2串，使施加至上述第1串之上述第1選擇電晶體之閘極的上述第1電壓之施加時間，較施加至上述第2串之上述第1選擇電晶體之閘極的上述第1電壓之施加時間長。
  4. 如請求項1之半導體記憶裝置，其中 上述控制電路於實施上述第2處理之情形時，包含具有第1抹除位準之深度之記憶胞電晶體的第1串、及包含具有較上述第1抹除位準深之第2抹除位準之深度之記憶胞電晶體的第2串之中，使施加至上述第1串之上述第1選擇電晶體之閘極的上述第1電壓較施加至上述第2串之上述第1選擇電晶體之閘極的上述第1電壓高。
  5. 如請求項2之半導體記憶裝置，其中 上述控制電路於上述第3處理中，包含具有第1抹除位準之深度之記憶胞電晶體的第1串、及包含具有較上述第1抹除位準深之第2抹除位準之深度之記憶胞電晶體的第2串之中，使施加至上述第1串之上述第2選擇電晶體之閘極的上述第2電壓之施加時間，較施加至上述第2串之上述第2選擇電晶體之閘極的上述第2電壓之施加時間長。
  6. 如請求項2之半導體記憶裝置，其中 上述控制電路於實施上述第4處理之情形時，包含具有第1抹除位準之深度之記憶胞電晶體的第1串、及包含具有較上述第1抹除位準深之第2抹除位準之深度之記憶胞電晶體的第2串之中，使施加至上述第1串之上述第2選擇電晶體之閘極的上述第2電壓較施加至上述第2串之上述第2選擇電晶體之閘極的上述第2電壓高。
  7. 如請求項3至6中任一項之半導體記憶裝置，其中 上述控制電路具有： 判定部，其判定每個串之抹除位準之深度；及 記錄部，其記錄判定結果。
  8. 如請求項7之半導體記憶裝置，其中 上述抹除位準之深度之判定係基於針對上述串中之每一個對規定之閾值電壓以上或規定之閾值電壓以下之記憶胞電晶體之數量進行計數所得的結果而進行。
  9. 一種資料抹除方法，其係半導體記憶裝置之資料抹除方法，上述半導體記憶裝置具備： 複數個串，其等依序包含第1選擇電晶體、複數個記憶胞電晶體、及第2選擇電晶體； 複數個字元線，其等分別連接於上述複數個串之同一列之上述記憶胞電晶體； 位元線，其共通地連接於上述複數個串之端部； 源極線，其共通地連接於上述複數個串之另一端部；及 控制電路，其進行上述複數個記憶胞電晶體之抹除動作；且 上述資料抹除方法係對上述串中之每一個進行改變施加至上述第1選擇電晶體之閘極之第1電壓之施加時間的第1處理及改變施加至上述第1選擇電晶體之閘極之上述第1電壓之電壓的第2處理中之至少一個處理。
  10. 如請求項9之資料抹除方法，其中 於上述抹除動作中，對上述複數個串中之每一個進行改變施加至上述第2選擇電晶體之閘極之第2電壓之施加時間的第3處理及改變施加至上述第2選擇電晶體之閘極之第2電壓之電壓的第4處理中之至少一個處理。
TW111104469A 2021-09-21 2022-02-08 半導體記憶裝置及資料抹除方法 TWI808637B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2021153539A JP2023045251A (ja) 2021-09-21 2021-09-21 半導体記憶装置及びデータ消去方法
JP2021-153539 2021-09-21

Publications (2)

Publication Number Publication Date
TW202314721A true TW202314721A (zh) 2023-04-01
TWI808637B TWI808637B (zh) 2023-07-11

Family

ID=85572076

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111104469A TWI808637B (zh) 2021-09-21 2022-02-08 半導體記憶裝置及資料抹除方法

Country Status (4)

Country Link
US (1) US11923015B2 (zh)
JP (1) JP2023045251A (zh)
CN (1) CN115841837A (zh)
TW (1) TWI808637B (zh)

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4975794B2 (ja) * 2009-09-16 2012-07-11 株式会社東芝 不揮発性半導体記憶装置
KR101691088B1 (ko) 2010-02-17 2016-12-29 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
JP5514135B2 (ja) 2011-02-15 2014-06-04 株式会社東芝 不揮発性半導体記憶装置
US8665652B2 (en) * 2011-06-24 2014-03-04 Macronix International Co., Ltd. Method for erasing memory array
TWI534817B (zh) * 2014-02-27 2016-05-21 華邦電子股份有限公司 半導體記憶裝置及抹除方法
JP2018085160A (ja) 2016-11-25 2018-05-31 東芝メモリ株式会社 半導体装置およびその動作方法
JP2019057342A (ja) * 2017-09-20 2019-04-11 東芝メモリ株式会社 半導体記憶装置
KR20190057701A (ko) * 2017-11-20 2019-05-29 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 소거 방법
JP6492202B1 (ja) * 2018-03-05 2019-03-27 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置および消去方法
JP2020047314A (ja) * 2018-09-14 2020-03-26 キオクシア株式会社 半導体記憶装置
US10910076B2 (en) 2019-05-16 2021-02-02 Sandisk Technologies Llc Memory cell mis-shape mitigation

Also Published As

Publication number Publication date
JP2023045251A (ja) 2023-04-03
CN115841837A (zh) 2023-03-24
TWI808637B (zh) 2023-07-11
US20230087334A1 (en) 2023-03-23
US11923015B2 (en) 2024-03-05

Similar Documents

Publication Publication Date Title
US11557356B2 (en) Semiconductor memory device with erase verification on memory strings in a memory block
US11158381B2 (en) Non-volatile memory device and operating method thereof
US20190050169A1 (en) Semiconductor storage device
US10984858B2 (en) Semiconductor storage device
US10153045B2 (en) Semiconductor memory device
JP2009104729A (ja) 不揮発性半導体記憶装置
TWI812031B (zh) 半導體記憶裝置
JP2021072139A (ja) 半導体記憶装置
CN111696606B (zh) 半导体存储装置
TW202113845A (zh) 半導體記憶裝置
TWI808637B (zh) 半導體記憶裝置及資料抹除方法
JP2023045252A (ja) 半導体記憶装置
CN115620777A (zh) 半导体存储装置
US20230317181A1 (en) Semiconductor storage device and memory system
US11423980B2 (en) Semiconductor storage device
TWI823249B (zh) 半導體記憶裝置及抹除驗證方法
TWI767789B (zh) 半導體記憶裝置
TWI827027B (zh) 半導體記憶裝置
JP2023046208A (ja) 半導体記憶装置
JP2022134271A (ja) 半導体記憶装置