CN114724605A - 用于非易失性存储器结构的使用可变跨步电压(dvpgm)的两阶段编程 - Google Patents

用于非易失性存储器结构的使用可变跨步电压(dvpgm)的两阶段编程 Download PDF

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CN114724605A CN202110649096.4A CN202110649096A CN114724605A CN 114724605 A CN114724605 A CN 114724605A CN 202110649096 A CN202110649096 A CN 202110649096A CN 114724605 A CN114724605 A CN 114724605A
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Abstract

一种用于通过四页数据对非易失性存储器结构进行编程的方法，其中所述方法包括：在第一阶段中，选择MLC NAND型存储器单元的片段的四个可编程状态；在第一跨步电压电平下通过四页数据中的两页对所述四个可编程状态中的至少第一个进行编程；在对所述四个可编程状态中的至少两个相邻可编程状态进行编程之间，针对单编程脉冲且根据预定量值将所述第一跨步电压电平增加到第二跨步电压电平；以及在所述第一跨步电压电平下对所述至少两个相邻可编程状态中的后者进行编程。

Description

用于非易失性存储器结构的使用可变跨步电压(DVPGM)的两 阶段编程
技术领域
本公开涉及固态驱动器或其它装置中的非易失性存储器存储系统，包含但不限于闪存驱动器或嵌入式/可移除闪存封装。更具体来说，本公开涉及用于编程非易失性存储器结构的系统和方法。
背景技术
由于新兴的技术和市场力量，固态驱动器(SSD)正在稳步取代以前依靠磁性介质的旋转来读取和写入数据的传统数据存储系统(例如，硬盘驱动器)。固态存储器不包括任何机械或移动部分，而是包括集成电路组合件或互连的闪存组件，以提供非易失性存储，其中即使在出现计划内或计划外的电源中断期间也可以持久地保留所存储的数据。因此，与基于磁盘的存储装置相比，固态驱动器本质上更快且更稳健(即，更难以发生数据丢失和损坏)，而且所消耗的功率更少且更紧凑。因此，非易失性存储器对于许多类型的计算、消费者电子装置和独立外部存储(例如，USB驱动器)装置来说是一种强大的存储解决方案。
关于一些闪存存储器类型，每一个别的存储器单元包括浮动栅极，所述浮动栅极位于半导体衬底的通道区域上方并与其隔离，其中所述浮动栅极位于源极区域与漏极区域之间。并且，在浮动栅极上方设置控制栅极，并与其隔离。因此，所得晶体管的阈值电压(Vth)受浮动栅极上所保留的电荷量控制且取决于所述电荷量。确切地说，以类似开关的方式，在晶体管被激活以使得其源极与漏极之间导通之前必须施加到控制栅极的最小电压量由浮动栅极上所保留的电荷电平决定。因此，通过改变浮动栅极上的电荷电平来改变晶体管的阈值电压特性，可以将位值数据编程到存储器单元上并从存储器单元中擦除位值数据。
如下文详细阐释，可以存储在个别存储器单元中的位的数目取决于可以在所述存储器单元的阈值电压窗口内分割的不同电压范围的数目。例如，为了存储一个数据位(被称为二进制数据)，将存储器单元的可能阈值电压(Vth)分成两个范围，其中所述范围分别被指派为逻辑数据“1”和“0”。具有这种类型的存储密度的存储器单元可以被称为“单层级单元”或SLC。
通过将存储器单元的阈值电压窗口进一步划分成额外的不同电压范围，可以存储多层级信息。此种存储器单元可以被称为“多状态单元”。例如，为了存储两个数据位，可以将单元的阈值电压窗口划分成四个不同电压范围(或状态)，其中每个范围被指派等于例如“11”、“10”、“01”和“00”的特定位值。因此，在擦除操作之后，阈值电压为负且因此可以被定义为“11”。因此，正阈值电压可以用于“10”、“01”、“00”的状态。此存储密度的存储器单元可以被称为例如“多层级单元”或MLC。在另一实例中，为了存储三个数据位，可以将单元的电压阈值窗口划分成八个不同电压范围(或状态)，其中每个范围被指派等于例如“111”、“110”、“100”、“010”、“011”、“000”、“001”和“101”的特定位值。此存储密度的存储器单元可以被称为例如“三层级”或“三层级单元”(TLC)。在另外的实例中，为了存储四个数据位，可以将单元的电压阈值窗口划分成16个不同电压范围(或状态)，其中每个范围被指派等于例如“1111”、“1110”、“1100”、“1000”、“0111”、“0011”、“0001”、“0000”、“0001”、“1001”、“1101”、“1011”、“0110”、“0100”、“0101”和“1010”的特定位值。此存储密度的存储器单元可以被称为例如“四层级单元”(QLC)。
编程到存储器单元中的数据与存储器单元的阈值电压电平之间的特定关系取决于存储器单元所采用的数据编码方案。
因此，包括多状态数据(通过并入有MLC和/或TLC型和/或QLC型单元)的存储器装置使用与SLC型单元相同的MOSFET结构和晶片大小而具有增加的存储容量，并因此提供每位的比较成本节省。然而，由于多状态存储器单元的分割电压范围之间具有增加的密度和减小的公差，所以发生编程操作的速度相对于单状态存储器单元更慢，因为数据被编程成多个目标阈值电压范围，并且在编程期间需要更高的精确度。因此，多状态存储器单元的增加的密度减小状态改变之间的实际误差容限，并且减小在后续编程/擦除循环内氧化硅层上经受应力所需要的可用电压范围容量。因此，相比于单状态存储器单元，多状态存储元件的耐用性显著降低。因此，推导并识别技术和方法将是有益的，所述技术和方法在一个或多个编程阶段改进或减小包括此类较高密度存储器结构的存储器单元的可编程状态的阈值电压范围。另外，能够优化一个或多个编程阶段以进一步改进其效率以及其它性能参数将是有益的。
发明内容
各种实施例包含一种用于通过四页数据对非易失性存储器结构进行编程的方法，其中所述方法包括：在第一阶段中，选择MLC NAND型单元的片段的四个可编程状态；在第一跨步电压电平下通过四页数据中的两页对四个可编程状态中的至少第一个进行编程；在对四个可编程状态中的至少两个相邻可编程状态进行编程之间，针对单编程脉冲且以预定量值将第一跨步电压电平增加到第二跨步电压电平；以及在第一跨步电压电平下对至少两个相邻可编程状态中的后者进行编程。
其它实施例包含存储器控制器，所述存储器控制器包括被配置成耦合到非易失性存储器结构的第一端口，其中所述存储器结构包括存储器阵列。存储器控制器被配置成：在第一阶段中，选择存储器阵列的MLC NAND型单元的片段的四个可编程状态；在第一跨步电压电平下通过四页数据中的两页对四个可编程状态中的至少第一个进行编程；在对四个可编程状态中的至少两个相邻可编程状态进行编程之间，针对单编程脉冲且以预定量值将第一跨步电压电平增加到第二跨步电压电平；以及在第一跨步电压电平下对至少两个相邻可编程状态中的后者进行编程。
额外实施例包含非易失性存储器系统，所述非易失性存储器系统由存储器阵列和存储器控制器组成，所述存储器控制器耦合到存储器阵列并且在第一阶段中，选择MLCNAND型单元的片段的四个可编程状态；在第一跨步电压电平下通过四页数据中的两页对四个可编程状态中的至少第一个进行编程；在对四个可编程状态中的至少两个相邻可编程状态进行编程之间，针对单编程脉冲且以预定量值将第一跨步电压电平增加到第二跨步电压电平；以及在第一跨步电压电平下对至少两个相邻可编程状态中的后者进行编程。
附图说明
在下文参考附图中描绘的示例实施例阐述更详细描述。应理解，这些附图仅描绘本公开的示例实施例，因此不应被认为是对其范围的限制，通过使用附图以附加的特征和细节来描述和解释本公开，在附图中：
图1是根据示例性实施例的存储器系统的框图；
图2是根据示例性实施例的非易失性存储器单元的示意性描述；
图3描绘根据示例性实施例的针对四个不同电荷Q1-Q4的源极-漏极电流ID与控制栅极电压VCG之间的关系，这四个电荷可以由非易失性存储器单元的浮动栅极在固定的漏极电压下在任一时间选择性地存储；
图4A示意性地描绘根据示例性实施例的组织成串的一系列NAND型存储器单元；
图4B示意性地描绘根据示例性实施例的存储器单元阵列，包括多个NAND型串，例如图4A中所描绘的类型；
图5描绘根据示例性实施例的相对于组织成NAND型配置的存储器阵列并行感测或编程的存储器单元页；
图6A到6C描绘根据示例性实施例的对MLC NAND型存储器单元的群体的四个状态进行编程的阶段；
图7A到7C描绘根据示例性实施例的对TLC NAND型存储器单元的群体的八个状态进行编程的阶段；
图8A到8C描绘根据示例性实施例的对QLC NAND型存储器单元的群体的16个状态进行编程的阶段；
图9描绘根据示例性实施例的竖直NAND型串；
图10是根据示例性实施例的单片三维NAND型存储器阵列的代表性子区段的透视图；
图11示意性地描绘根据示例性实施例的可由读取/写入电路通过行和列解码器存取的非易失性存储器阵列的配置；
图12是根据示例性实施例的个别读取/写入模块的框图；
图13A示意性地描绘根据示例性实施例的具有一组分割的读取/写入堆栈的存储器装置；
图13B示意性地描绘根据示例性实施例的呈略微不同的配置的图13A的存储器装置；
图14示意性地描绘根据示例性实施例的读取/写入堆栈(例如，图13A中描绘的读取/写入堆栈)的各种组件；
图15A示意性地描绘根据示例性实施例的布置在存储器装置(例如，图13A中描绘的存储器装置)的读取/写入电路当中的多个读取/写入堆栈；
图15B是描绘根据示例性实施例的读取/写入堆栈(例如，图13A中描绘的读取/写入堆栈)的感测块的框图；
图16描绘根据示例性实施例的QLC NAND型存储器单元的群体的16个状态的两阶段“模糊-精细”编程方法；
图17描绘根据示例性实施例的相对于QLC NAND型存储器单元的群体的16个状态的两阶段编程方法；
图17-A根据示例性实施例更详细地描绘图17的两阶段编程方法中的第一阶段；
图18是大体上说明根据示例性实施例的图17和图17-A的两阶段编程方法中的第一阶段的步骤的流程图；以及
图19描绘根据示例性实施例的在图18中阐述的两阶段编程方法中的第一阶段的步骤中的每一个。
具体实施方式
以下描述针对本公开的各种示例性实施例。虽然这些实施例中的一个或多个可能是优选的，但是不应将所公开的实施例解释为限制本公开的范围(包含权利要求书)或者作为限制本公开的范围(包含权利要求书)来使用。另外，所属领域的技术人员应理解，以下描述具有宽泛应用，并且任何特定实施例的详细解释只是所述实施例的示例，并不意在表明包含权利要求书的本公开的范围限于所述特定实施例。
本公开的数个方面可以体现为设备、系统、方法或计算机程序过程的形式。因此，本公开的各方面可以完全呈硬件实施例或软件实施例(包含但不限于固件、常驻软件、微码等等)形式，也可以是硬件和软件组件两者的组合，其一般可以统称为“电路”、“模块”、“设备”或“系统”。此外，本公开的各种方面可以呈计算机程序过程的形式，此计算机程序过程例如用存储计算机可读和/或可执行程序代码的一个或多个非暂时性计算机可读存储媒体体现。
另外，在本文中使用各种术语来指代特定系统组件。不同公司可能会用不同名称称呼相同或类似的组件，但本说明书并不打算对名称不同但功能相同的组件加以区分。就在以下公开内容中描述的各个功能单元被称为“模块”而言，此类特征意在恰当地限制潜在实施机构的范围。例如，“模块”可以实施为包括定制超大规模集成(VLSI)电路或门阵列的硬件电路，或包含逻辑芯片、晶体管或其它离散组件的现成半导体。在另一实例中，模块还可以实施为可编程硬件装置，例如现场可编程门阵列(FPGA)、可编程阵列逻辑、可编程逻辑装置等等。此外，模块还可以至少部分地由通过各种类型的处理器执行的软件实施。例如，模块可以包括构成转化成目标、过程或功能的计算机指令的一个或多个物理或逻辑块的一段可执行代码。并且，并不需要此类模块的可执行部分物理地定位在一起，而是可以包括不同指令，这些指令存储在不同位置中，并且在一起执行时包括识别出的模块并达到所述模块的规定目的。可执行代码可以仅包括单个指令或一组多个指令，并分布在不同代码段上或不同程序当中，或跨数个存储器装置分布等等。在软件或局部软件模块实施方案中，软件部分可以存储在一个或多个计算机可读和/或可执行存储媒体上，所述媒体包含但不限于电子、磁性、光学、电磁、红外光或半导体类系统、设备或装置，或其任何合适的组合。大体来说，出于本公开的目的，计算机可读和/或可执行存储媒体可以包括能够含有和/或存储供指令执行系统、设备、处理器或装置使用或结合指令执行系统、设备、处理器或装置使用的程序的任何有形和/或非暂时性媒体。
类似地，出于本公开的目的，术语“组件”可以由任何有形的物理非暂时性装置组成。例如，组件可以呈硬件逻辑电路形式，所述硬件逻辑电路由定制VLSI电路、门阵列或其它集成电路组成，或由现成的半导体组成，所述现成的半导体包含逻辑芯片、晶体管，或其它离散组件，或任何其它合适的机械和/或电子装置。另外，组件还可以实施于可编程硬件装置，例如现场可编程门阵列(FPGA)、可编程阵列逻辑、可编程逻辑装置等中。此外，组件可以由一个或多个硅基集成电路元件，例如芯片、裸片、裸片平面和封装，或其它离散电气装置组成，所述硅基集成电路元件经由例如印刷电路板(PCB)等的电导体与一个或多个其它组件呈电通信配置。因此，如上定义的模块在某些实施例中可以由组件体现或实施为组件，并且在一些情况下，术语模块和组件可以互换使用。
在本文中使用术语“电路”的情况下，其包括构成允许电流流动的一个或多个导电路径的一个或多个电气和/或电子组件。电路可以呈闭环配置或开环配置的形式。在闭环配置中，电路组件可以提供电流的返回路径。相反，在开环配置中，尽管不包含电流的返回路径，但是其中的电路组件仍可以被视为形成电路。例如，集成电路被称为电路，而与集成电路是否耦合到地(作为电流的返回路径)无关。在某些示例性实施例中，电路可以包括一组集成电路、唯一集成电路，或集成电路的一部分。例如，电路可以包含定制VLSI电路、门阵列、逻辑电路和/或其它形式的集成电路，以及可以包含现成的半导体，例如逻辑芯片、晶体管或其它离散装置。在另外实例中，电路可以包括一个或多个硅基集成电路元件，例如芯片、裸片、裸片平面和封装，或其它离散电气装置，所述硅基集成电路元件经由例如印刷电路板(PCB)的电导体与一个或多个其它组件呈电通信配置。电路还可以相对于可编程硬件装置，例如现场可编程门阵列(FPGA)、可编程阵列逻辑和/或可编程逻辑装置等实施为合成电路。在其它示例性实施例中，电路可以包括非集成电气和/或电子组件(含或不含集成电路元件)的网络。因此，在某些实施例中，如上文所定义的模块可以由电路体现或实施为电路。
应了解，本文所描述公开的实例实施例可以由一个或多个微处理器和特定所存储计算机程序指令组成，所述计算机程序指令控制所述一个或多个微处理器以与某些非处理器电路和其它元件结合而实施本文所公开的一些、大多数或全部功能。或者，一些或所有功能可以通过不具有所存储程序指令的状态机实施，或在一个或多个专用集成电路(ASIC)或现场可编程门阵列(FPGA)中实施，其中每个功能或某些功能的一些组合实施为定制逻辑。还可以使用这些方法的组合。因此，本文描述用于这些功能的方法和构件。此外，下文对“控制器”的参考应被定义为包括个别电路组件、专用集成电路(ASIC)、具有控制软件的微控制器、数字信号处理器(DSP)、现场可编程门阵列(FPGA)和/或具有控制软件的处理器，或其组合。
此外，如本文所使用的术语“程序”、“软件”、“软件应用程序”等指代设计用于在计算机实施的系统上执行的一系列指令。因此，“程序”、“软件”、“应用程序”、“计算机程序”或“软件应用程序”可以包含子例程、函数、程序、目标方法、目标实施方案、可执行应用程序、小程序、服务器小程序、源代码、目标代码、共享库/动载库和/或设计用于在计算机系统上执行的其它特定指令序列。
另外，本文所使用的术语“耦合(couple/coupled/couples)”意指直接连接或间接连接。因此，如果第一装置耦合到第二装置，则所述连接可能是通过直接连接，或通过经由其它装置(或组件)和连接的间接连接。
关于本文中的术语例如“一实施例”、“一个实施例”、“示例性实施例”、“特定实施例”或其它类似术语的使用，这些术语预期指示在本公开的至少一个实施例中找到结合实施例描述的特定特征、结构、功能、操作或特性。因此，除非另外明确指出，否则例如“在一个实施例中”、“在实施例中”、“在示例性实施例中”等短语的出现可以但未必全部指代同一实施例，而是表示“一个或多个，但不是全部实施例”。此外，术语“包括”、“具有”、“包含”以及其变体以开放式方式使用，因此除非另外明确指出，否则应解释为表示“包含但不限于……”。而且，在没有更多限制的情况下，以“包括……”开头的元素并不排除包括所述元素的主体过程、方法、系统、物品或设备中存在额外的相同元素。
除非另外明确指出，否则术语“一”、“一个”和“所述”也指“一个或多个”。另外，本文和/或所附权利要求中可以使用的短语“A和B中的至少一个”类似于短语“和/或”指示对A或B的选择，或A和B两者，其中A和B是指示特定对象或属性的变量。在此短语中存在多于两个变量的情况下，此短语在此定义为仅包含一个变量、任何一个变量、任何变量的任何组合(或子组合)以及所有变量。
此外，在本文中使用的术语“大约”或“近似地”适用于所有数值，无论是否明确指出。这些术语大体上指所属领域的技术人员将视为等效于所叙述的值(即，具有相同功能或结果)的数值的范围。在某些实例中，这些术语可以包含四舍五入成最接近的有效数字的数值。
另外，除非另外明确指出，否则本文阐述的项目的任何列举列表并不意味着任何或所有所列出项目相互排斥和/或相互包含。此外，本文所用的术语“集合”应解释为表示“一个或多个”，并且除非另外明确指明，否则在“集合”的情况下，应根据集合论解释为表示“一个或多个”的倍数(或多个)。
下文参考示意性流程图和/或示意性框图来描述本公开的各个元件，所述示意性流程图和/或示意性框图描绘了根据本公开的示例性实施例的方法、设备、系统和计算机程序过程，其中示意性流程图和/或示意性框图的每个框或框的组合可以通过专门编写的计算机程序指令来实施。如所属领域中所理解，计算机程序指令由计算机的指定处理器或其它可编程数据处理设备执行，由此创建用于实施在示意性流程图和/或示意性框图的一个或多个框中具体地阐述的功能、动作和/或操作的机构。此外，应注意，在某些替代过程实施方案中，在框中指定的功能可以不以示意性流程图和/或框图中描绘的精确顺序发生。例如，取决于所涉及的功能性，图式中描绘的连续示出的两个块实际上可以基本上同时(即，同时地)执行，或甚至可以以相反顺序执行。另外，可以构思在功能、逻辑或效果上与图式的一个或多个框或其部分等效的其它处理步骤和方法并且将其预期为在本公开的范围内。此外，尽管示意图可以出于说明的目的描绘了各种箭头类型以及方向和线类型，但是它们并不旨在限制对应实施例的范围。例如，箭头可以表示或预示所描绘的示例性实施例的所列步骤之间未指定持续时间的等待或监视时段。
在以下详细描述中，对附图进行参考，这些附图形成其一部分。应认识到，前文概述仅具有说明性且并不意图以任何方式具有限制性。除了上文描述的说明性方面、实例实施例和特征之外，通过参考图式以及以下详细描述将明白另外的方面、示例性实施例和特征。每个图式中的元件的描述可以参考前述图式的元件。在图式中相似的附图标记可以指代相似的元件，包含相似元件的替代示例性实施例。
现在详细参考图式并且从图1开始，描绘存储器系统90的示例性实施例并且为其主要硬件组件的说明。在此特定实施例中，存储器系统90操作并且通过主机接口与主机装置80通信。此外，存储器系统90包括存储器装置102，其操作由控制器100控制。主机装置80可以包括利用存储器系统90(例如，计算装置)的任何装置或系统。因此，存储器系统90可以呈可移除存储卡或嵌入式存储器系统的形式。例如，存储器系统90可以嵌入安置在膝上型计算机中的固态驱动器中。在另一实例中，存储器系统90可以嵌入主机装置80内，使得主机80和存储器系统90(包含控制器100)形成于单个集成电路芯片上。在存储器系统90实施于存储卡内的实施例中，主机装置80可以包含用于一种或多种类型的存储卡或闪存驱动器的内置式插口(例如，通用串行总线(USB)端口，或存储卡插槽)。此外，主机80可以使用其中插入存储卡的适配器。
仍参考图1，如下文详细地描述，存储器装置102可以包括分布在一个或多个集成电路芯片上的多个非易失性存储器单元的一个或多个存储器阵列。而且，根据此特定实施例，控制器100可以包含若干组件，所述组件可以包含但不限于接口电路110、处理器120、ROM(只读存储器)122、RAM(随机存取存储器)130、可编程非易失性存储器124和额外组件。控制器100可以例如呈一个或多个专用集成电路(ASIC)的形式，其中包含在此ASIC中的组件通常取决于特定应用。
相对于存储器装置102本身，图2是根据示例性实施例的个别非易失性存储器单元10的示意性描述。如上文所提及，存储器单元10可以由具有电荷存储单元20(例如，浮动栅极或介电层)的场效应晶体管实施。另外，存储器单元10包括源极区域14和漏极区域16。此外，控制栅极30位于浮动栅极20上方。具有此通用结构的实例类型的非易失性存储器单元包含但不限于，电可擦除可编程只读存储器(EEPROM)和闪存EEPROM、NAND(NOT-AND)型单元，以及利用电介质存储元件(例如，NROMTM)的存储器装置在操作中，根据某些实施例，当参考电压施加到控制栅极30时，可以通过感测跨越存储器单元的源极电极和漏极电极的传导电流来读取单元的存储器状态(例如，编程或擦除)。更具体来说，对于存储器单元的浮动栅极20上的每一给定电荷，可以检测相对于固定参考控制栅极电压的对应传导电流。因此，如上文所描述，可编程到浮动栅极上的电荷的范围限定存储器单元10的对应阈值电压窗口或对应传导电流窗口。或者，并非在分割的电流窗口之间检测传导电流，可以在控制栅极30处设置受测试的给定存储器状态的阈值电压，并且检测所得传导电流是高于还是低于阈值电流(即，单元读取参考电流)。在一个此种示例性实施方案中，通过检查穿过位线的电容的传导电流的放电率来实现相对于阈值电流检测传导电流。
图3提供例如具有四个不同电荷状态Q1-Q4的非易失性存储器单元10的源极-漏极电流ID与控制栅极电压VCG之间的相关性的图形说明，浮动栅极可以选择性地在任何给定时间存储所述四个电荷状态。如图所示，通过固定的漏极电压偏置，存在四条实心的ID对比VCG曲线，其表示可以编程在存储器单元的浮动栅极上的四个电荷电平，其中四个电荷电平分别对应于八个可能的存储器状态中的四个。因此，作为实例，存储器单元的群体的阈值电压窗口可以在0.5V到3.5V的范围内。在此种实例中，分别指派为“0”、“1”、“2”、“3”、“4”、“5”、“6”的七个编程存储器状态以及一个擦除状态(图3中未示出)可以通过以每0.5V的间隔将阈值窗口划分成区域来划界。。因此，如果如图所示使用2μA的参考电流IREF，则通过Q1电压编程的单元可以被视为处于存储器状态“1”，因为其曲线在阈值窗口的区域内与IREF相交，所述区域通过电压范围VCG＝0.5V和1.0V划界。类似地，Q4处于存储器状态“5”。
因此，如上文所提及，使存储器单元10存储的状态越多，其阈值电压窗口就被划分得越精细。例如，在存储器单元10中，每个状态可以仅占据从200mV到300mV的电压范围，所述存储器单元具有在-1.5V到5V的范围内的阈值电压窗口，由此提供可能的最大宽度6.5V，并且将存储16个存储器状态。此种窄电压范围将要求编程和读取操作的更高精度，以达到所需的分辨率。
将个别存储器单元10组织成串，其中存储器单元串联放置。例如，在图4A中描绘包括NAND型存储器单元的串50的示例性实施例，其中一系列单元的相应晶体管元件M1、M2、...、Mn(其中“n”可以等于4、8、16或更高)相对于其源极和漏极用菊花链方式连接。此外，如相对于图3所论述，串50中的每个存储器晶体管10具有电荷存储元件20(例如，浮动栅极)，用于存储一定量的电荷以便表示所述单元的预期存储器状态。而且，如下文更详细地解释，每个存储器晶体管10包括允许对读取和写入操作进行控制的控制栅极30。选择晶体管S1、S2存在于串50的源极端子54和漏极端子56处，所述选择晶体管控制晶体管元件与外围存储器阵列的连接。具体来说，当打开源极选择晶体管S1时，源极端子54耦合到源极线。同样，当打开漏极选择晶体管S2时，漏极端子56耦合到存储器阵列的位线。
向外扩展分层级别，图4B是描绘由图4A中所说明类型的多个NAND串50组成的存储器阵列210的示例性实施例的示意图。沿着NAND串50的每个列，位线36耦合到每个NAND串的漏极端子56。另外，沿着NAND串50的每个组，源极线34耦合到每个NAND串的源极端子54。此外，在NAND串50组中的存储器单元行中的存储器晶体管10的控制栅极30连接到相同字线42。因此，当在编程操作期间读取或验证NAND串50内的寻址的存储器晶体管10时，将适当电压施加到其控制栅极30。同时，通过将足够电压施加到其相应控制栅极30而完全打开NAND串50内的其余非寻址的存储器晶体管10。因此，从寻址的存储器晶体管10的源极到NAND串50的源极端子54，以及从寻址的存储器晶体管10的漏极到单元的漏极端子56形成导电路径。
此外，存储器阵列210中每个NAND串50的选择晶体管S1、S2的控制栅极32提供在NAND串的源极端子54和漏极端子56处对NAND串的控制存取。沿着一组NAND串50中的行的选择晶体管S1、S2的控制栅极32连接到相同选择线44。因此，一组NAND串50中的整个存储器单元10行可以通过向NAND串50组的字线42和选择线44施加适当电压来寻址。
现在转向图5，描绘根据其示例性实施例的存储器阵列210的一组NAND串50的详细图示。此视图特别适用于将存储器阵列210的逐行配置视觉化，其中阵列210的每一行可以称为“页面”。因此，物理页(例如，图5中表示的页面60)是能够被并行地感测或编程的存储器单元10的群组。实际上，页面是可以被编程或写入的存储器装置的最小单元。页面的编程通过感测放大器212的对应页面实现，其中每个感测放大器可以经由位线(例如，参看图5中说明的相应位线BL0、BL1、BL2、BL3、BL4、BL5、…、BLm-1和BLm)耦合到相应NAND串50。因此，通过连接到共同字线42的页面60中的多个存储器单元10的控制栅极来启用页面60，并且页面60的每个存储器单元10可经由位线36由感测放大器存取。因此，当编程或感测存储器单元10的页面60时，分别将编程或感测电压与位线上的适当电压一起施加到共同字线(例如，相对于页面60的字线WL3)。
关于编程和擦除数据的方式，重要的是应注意，关于闪存存储器，必须从擦除状态对存储器单元进行编程。换句话说，在编程操作随后可以将期望的电荷量返回增加到浮动栅极20之前，必须首先清空浮动栅极20的电荷，从而将存储器单元置于擦除状态。因此，浮动栅极20上的电荷电平无法从其先前的编程水平逐渐地增加或减小。因此，更新数据不可能覆写存储器单元10的现有数据。相反，必须将更新数据编程到先前未写入的位置。
为了提高擦除操作的性能，例如将存储器单元10的阵列210分成大量存储器单元块，其中块是其中可以一起擦除所含有的存储器单元的存储器装置的最小单元。此外，每一存储器单元块10可以分成多个物理页60，其中如上文所提及，按页进行编程操作。因此，逻辑页是编程或读取的单元，其含有与给定物理页中的存储器单元10的数目相等的位数。例如，在其中一个数据位存储在每个存储器单元10中的SLC型的存储器装置中，一个物理页60存储数据的一个逻辑页。因此，在其中两个数据位存储在每个存储器单元10中的MLC型的存储器装置中，一个物理页60可以存储数据的两个逻辑页。因此，数据的一个或多个逻辑页通常存储在存储器单元的一个行(即，页面60)中。页面60可以存储一个或多个扇区，其中扇区由用户数据和开销数据两者组成。在示例性实施例中，可以将个别页60分成片段，其中每个片段含有可以在基本编程操作中同时写入的最少数目的存储器单元10。
为了说明包括四状态存储器单元的群体的MLC型存储器装置的编程阶段的示例性实施例，参考图6A到6C。在图6A中，描绘存储器单元的群体，其中将特性阈值电压窗口分成四个不同电压分布，其中每一分布对应于可编程存储器状态(即，存储器状态“0”、“1”、“2”和“3”)。图6B说明用于擦除存储器的“擦除”阈值电压的初始分布。在图6C中，对许多存储器单元群体进行编程，使得将给定存储器单元10的初始“擦除”阈值电压移动到较高值，进入由验证电平vV1、vV2和vV3划界的三个划分电压区域中的一个中。因此，可以将每个存储器单元编程为三个可编程状态“1”、“2”和“3”中的一个，或保持在“擦除”状态。在位级别上，具有低位和高位的2位码可以用于表示四个存储器状态中的每一个。例如，如图6C中所描绘，存储器状态“0”“1”“2”和“3”可以分别被指派位值“11”、“01”、“00”和“10”。在此实例中，可以通过以“全序列”模式感测而从存储器读取2位数据，其中通过分别在三个子通道中相对于对应的读取分界阈值电压rV1、rV2和rV3感测来一起感测两个位。
类似地，图7A到7C说明包括八状态存储器单元的群体的TLC型存储器装置的编程阶段，每个单元可编程到阈值电压的八个不同分布，所述八个不同分布根据此特定实施例分别表示存储器状态“0”、“1”、“2”、“3”、“4”、“5”、“6”和“7”(如图7A中所示)。因此，图7B描绘用于擦除存储器的“擦除”阈值电压的初始分布。此外，图7C描绘在已编程多个存储器单元之后存储器的实例。因此，单元的阈值电压上升到由电平V1、V2、V3、V4、V5、V6和V7划界的不同电压范围中的一个中。因此，每个存储器单元可以被编程为七个编程状态“1”到“7”中的一个，或可以在“擦除”状态下保持未编程。作为编程的结果，如图7B中所示的“擦除”状态的初始分布变得更窄，如通过图7C中的“0”状态所指示。在这种情况下，具有低位、中位和高位的3位码可以用于表示存储器状态(即，“111”、“011”、“001”、“101”、“100”、“000”、“010”和“110”)中的每一个，并且还可以通过以“全序列”模式感测而从存储器读取3位数据，其中通过分别在七个子通道中相对于分界阈值V1到V7感测来一起感测三个位。
以类似方式继续，图8A到8C说明包括16状态存储器单元的群体的QLC型存储器装置的编程阶段，每个单元可编程为阈值电压的16个不同分布，所述16个不同分布根据此特定实施例分别表示存储器状态“0”、“1”、“2”、“3”、“4”、“5”、“6”、“7”、“8”、“9”、“10”、“11”、“12”、“13”、“14”和“15”(如图8A中所示)。因此，图8B描绘擦除存储器的“擦除”阈值电压的初始分布；然而图8C描绘在编程之后的存储器的实例。如所描绘，单元的阈值电压上升到如通过电平V1、V2、V3、V4、V5、V6、V7、V8、V9、V10、V11、V12、V13、V14和V15划界的不同电压范围中的一个中。因此，每个存储器单元可以被编程为15编程状态“1”到“15”中的一个，或可以在“擦除”状态下保持未编程。同样，作为编程的结果，如图8B中所示的“擦除”状态的初始分布变得更窄，如通过图8C中的“0”状态所指示。因此，根据此特定分布，具有下位、中位、上位和顶位的4位码可以用于表示存储器状态(即，“1111”、“1110”、“1100”、“1101”、“0101”、“0100”、“0000”、“0010”、“0110”、“0111”、“0011”、“0001”、“1001”、“1011”、“1010”和“1000”)中的每一个。
在图4A到4B和5以及前述对应论述中，大体上描述二维(或平面)存储器阵列210(例如，位于x-y平面中)，所述存储器阵列可以包括NAND型存储器单元。然而，在替代性配置中，存储器阵列可以呈三维阵列的形式，这与形成于半导体晶片的平面表面上不同，阵列从晶片表面向上延伸并且包括在向上方向上(例如，在垂直于x-y平面的z方向上)竖直地延伸的存储器单元的堆栈或列。例如，在图9中，描绘NAND型串701的示例性实施例，所述NAND型串以与平面的二维NAND型串(例如，上文所描述的NAND型串50)类似的方式操作。在此配置中，存储器单元形成于竖直位线(参看例如本地位线703)和字线(例如，参看字线WLO、WL1等)的接合点处，其中位于本地位线703与相交字线之间的电荷捕获层存储电荷(其指定由耦合到其围绕的竖直位线沟道的字线栅极形成的晶体管的阈值电压)。为了形成此竖直串701，形成字线的堆栈并且在将形成单元的适当位置处蚀刻存储器孔，其中每个存储器孔用电荷捕获层加衬并且用合适的本地位线/沟道材料填充。包含介电层以实现必要的隔离。此外，选择栅极705、707位于NAND型串701的任一端处，这允许与外部元件709、711选择性地连接或从所述外部元件隔离，所述外部元件包含例如服务于阵列的大量串701的导线，例如，共同源极线或位线。在图9中所示的特定实施例中，竖直NAND型串701具有串联连接的32个存储器单元(即，在本地位线703与字线0到31之间的接合点处)。然而，NAND型串701可以包括任何合适数量的存储器单元。
如上文所描述，可以多个行和/或列的有序二维阵列将存储器结构200的存储器单元布置在单个存储器装置层级中。或者，三维存储器阵列可以布置成使得存储器单元占据多个平面或多个存储器装置层级，由此形成具有三个维度(即，在x、y和z方向上，其中z方向基本上垂直于半导体衬底的主表面，且x和y方向基本上平行于半导体衬底的主表面)的结构。在一些示例性实施例中，三维存储器结构200可以竖直地布置为多个二维存储器阵列装置层级的堆栈。在其它示例性实施例中，三维存储器结构200布置为多个竖直列(其中每个列基本上垂直于衬底的主表面，即在z方向上延伸)，其中每个列具有多个存储器单元。在此实例中，竖直列可以布置在二维配置中(即，在x-y平面中)，由此形成其中存储器单元在多个竖直堆栈的存储器平面上的三维布置。呈三维形式的存储器元件的其它配置也可以构成三维存储器阵列。然而，一般来说，可以通过在垂直于x-y平面的垂直方向(即z方向)上分别倾斜二维存储器结构，例如图4A-B和5的结构50和210来构造三维NAND阵列，使得三维结构的每个y-z平面对应于图5的页面结构，其中每个平面沿着x轴处于不同位置。因此，全局位线(例如，图5的BL0、…、BLm)各自跨越存储器结构的顶部延伸到相关联感测放大器(例如，SA0、...、SAm)。因此，字线(例如，图5的WL0、...、WLn)以及源极线和选择线(例如，分别SSL0、...、SSLn和DSL0、...、DSLn)在x方向上延伸，其中每个NAND串(例如，串50)的底部连接到共同源极线。
现在参考图10，描绘位成本可扩展(“BiCS”)类型的三维NAND存储器阵列600的实施例的实例子区段的倾斜透视图，其中一个或多个存储器装置层级形成于单个衬底上方。实例子区段对应于图4B中所示的页面结构中的两个，其中取决于特定实施例，每一个可以对应于单独的存储器块或可以是相同块的不同延伸部。根据此实施例，并非位于相同y-z平面中，在y方向上按压NAND串，使得NAND串在x方向上具有交错配置。此外，在阵列600的顶部处，沿着跨越在x方向上延伸的阵列600的多个这些子区段的全局位线(BL)连接NAND串。另外，全局共同源极线(SL)还在x方向上跨越存储器阵列600的多个子区段延伸，并且通过作为个别延伸部的本地共同源极线操作的本地互连件(LI)在NAND串的底部处连接到源极。然而，取决于实施例，全局源极线(SL)可以跨越整个存储器阵列600或仅存储器阵列600的子区段。在图8的右侧上描绘存储器阵列600的竖直NAND串610中的一个的基本元件的示意性表示。类似于图4A的NAND串50，串610由一系列互连存储器单元组成。串610通过漏极选择栅极(SGD)连接到相关联位线(BL)。源极选择栅极(SDS)通过相关联的本地源极线(LI)将串610连接到全局源极线(SL)。此外，在此特定实施例中包含位于串610的端部处的若干虚拟单元。由于其与选择栅极(SGD、SDS)的接近度以及因此其对干扰的敏感性，虚拟单元不用于存储用户数据。
返回参考例如在图1中所描绘的存储器系统的整个架构，在图11中说明此系统的存储器阵列的典型布置的示意性描述。在此示例性实施例中，示出借助于行解码器140和列解码器160可由读取/写入电路170存取的非易失性存储器阵列200。如上文先前所描述，可经由一组选定字线和位线寻址存储器阵列200的个别存储器单元。因此，行解码器140选择一个或多个字线且列解码器160选择一个或多个位线，以便将适当电压施加到寻址的存储器单元的相应栅极。此外，提供读取/写入电路170以读取或写入寻址的存储器单元的存储器状态，其中读取/写入电路170包括可经由位线连接到阵列200的存储器元件的多个读取/写入模块。在图12中根据其示例性实施例提供此种读取/写入模块190的示意性框图。在操作中，在读取或验证步骤期间，感测放大器150确定流过经由选定位线连接的寻址的存储器单元的漏极的电流。由感测放大器150检测到的电平通过电平到位转换逻辑转换成将存储在数据锁存器155中的数据位集合。现在返回参考图11，读取/写入电路170组织成读取/写入堆栈180的组，其中每个读取/写入堆栈180是读取/写入模块190的堆栈。
现在参考图13A，示出存储器装置(例如，图1中的存储器装置102)的示例性实施例，所述存储器装置由非易失性存储器阵列300(其可以包含呈二维或三维配置的NAND型SLC、MLC、TLC和/或QLC存储器单元)、控制电路系统310和读取/写入电路370组成。此外，如所描绘，读取/写入电路370由一组或多组分割的读取/写入堆栈400组成，由此允许并行地读取或编程存储器单元块(或“页面”)，其中根据示例性实施例，存储器单元的“页面”构成连续的存储器单元行。存储器阵列300可经由行解码器330通过字线且经由列解码器360通过位线寻址。或者，存储器阵列300可以包括划分成多个块或页面的存储器单元行。因此，在此示例性实施例中，提供块多路复用器350以将读取/写入电路370多路复用到个别块。
相对于控制电路系统310，其结合读取/写入电路370操作以对存储器阵列300执行存储器操作。在此特定实施例中，控制电路系统310包含状态机312、片上地址解码器314，以及功率控制器316。状态机312提供存储器操作的芯片级控制。片上解码器314提供由主机或存储器控制器使用的地址接口与由解码器330、360使用的硬件地址之间的地址接口。最后，功率控制器316控制在存储器操作期间供应到字线和位线的功率和电压。
图13B描绘图13A的存储器装置的略微不同的示例性实施例。在此特定实施例中，通过各种外围电路以对称的方式在存储器阵列300的相对侧上实施对存储器阵列300的存取。因此，当与图13A中的配置相比时，存储器阵列300的每一侧上的存取线和电路系统减少一半。具体来说，行解码器330分成多个行解码器330A、330B，并且列解码器360分成多个列解码器360A、360B。此外，在将存储器单元行分成多个块的此种实施例中，将块多路复用器350分成多个块多路复用器350A、350B。同样将读取/写入电路370分成读取/写入电路370A(从存储器阵列300的底部连接到位线)和读取/写入电路370B(从存储器阵列300的顶部连接到位线)。因此，读取/写入模块(以及分割的读取/写入堆栈400)的密度本质上减小一半。
现在参考图14，说明读取/写入堆栈(例如，图13A的读取/写入堆栈400)中的某些组件的示例性实施例。根据此特定架构，读取/写入堆栈400包括：感测放大器212的堆栈，其用于感测“k”数目个位线；I/O模块440，其用于通过I/O总线231输入或输出数据；数据锁存器430的堆栈，其用于存储输入和/或输出数据；共同处理器500，其用于在读取/写入堆栈400之间处理和存储数据；以及堆栈总线421，其用于在读取/写入堆栈400组件之间通信。另外，堆栈总线控制器经由线411提供控制和定时信号，以控制读取/写入堆栈400的各个组件。图15A描绘用于在图13A到13B中描绘的存储器装置的读取/写入电路370当中并入图14的实施例的读取/写入堆栈400的示例性实施例。如上文所指示，读取/写入堆栈400中的每一个在“k”数目个位线的群组上并行地操作。因此，如果存储器阵列300中的页面具有p＝r*k个位线，则将存在“r”数目个读取/写入堆栈，即读取/写入堆栈400-1、...、400-r。因此，并行地操作的分割的读取/写入堆栈400-1、...、400-r的整个组允许并行地读取或编程沿着行的p个单元块(或页面)，对于整个单元行存在p个读取/写入模块。由于每个读取/写入堆栈400-1、...、400-r服务于“k”个存储器单元，因此组中的读取/写入堆栈的总数目可以表达为r＝p/k。此外，根据此实例，每个读取/写入堆栈相应地具有并行地服务于“k”个存储器单元的片段的感测放大器212-1、...、212-k的堆栈。另外，每个读取/写入堆栈相应地具有数据锁存器430-1、...、430-k的堆栈，其中每个数据锁存器与存储器单元相关联。因此，存在使数据锁存器430-1、...、430-k能够经由I/O总线231在外部交换数据的I/O模块440。
仍参考图15A，还示出堆栈总线控制器410，所述堆栈总线控制器从存储器控制器310接收信号(经由线311)并且进而经由线411将控制和定时信号提供到读取/写入电路370。读取/写入堆栈400之间的通信由通过堆栈总线控制器410控制的互连堆栈总线实施。因此，控制线411将控制和时钟信号从堆栈总线控制器410提供到读取/写入堆栈400-1、…、400-r的组件。在此特定实例中，将互连堆栈总线分成SABus 422和DBus 423，其中SABus422提供共同处理器500与堆栈感测放大器212-1、…、212-k之间的通信，并且DBus 423提供共同处理器500与数据锁存器430-1、...、430-k的堆栈之间的通信路径。相对于共同处理器500，其进一步包括输出507以输出存储器操作的状态信号，例如错误条件。如图15A中所描绘，此状态信号可以例如用于驱动以线或布置连接到标志总线509的n晶体管550的栅极，其中标志总线509由控制器310预充电并且当状态信号由读取/写入堆栈400-1、...、400-r中的任一个确证时被拉下。
此外，图15B中描绘个别感测块(如由读取/写入堆栈400所涵盖)的示例性实施例。将感测块400划分成包括感测模块480或感测放大器的一个或多个核心部分，以及称为管理电路490的共同部分。在一个实施例中，存在用于每一位线的单独感测模块480以及用于一组多个(例如，四个或八个)感测模块480的一个共同管理电路490。群组中的每个感测模块经由数据总线472与相关联管理电路通信。因此，存在与一组存储元件10的感测电路通信的一个或多个管理电路。
感测模块480包括感测电路470，所述感测电路通过确定所连接位线中的传导电流是高于还是低于预定阈值水平来执行感测。感测模块480还包含位线锁存器482，所述位线锁存器用于设定所连接位线上的电压条件。例如，位线锁存器482中锁存的预定状态将导致所连接位线被拉至指定编程禁止的状态(例如，1.5V到3V)。作为实例，标志＝0可以禁止编程，而标志＝1不禁止编程。
在图15B的示例性实施例中，管理电路490包括处理器492、四组实例数据锁存器494、495、496和497，以及耦合在所述组数据锁存器494到497与数据总线231之间的I/O接口496。可以针对每个感测模块480提供一组数据锁存器，且可以针对每一组提供由XDL、DDL、ADL、BDL和CDL识别的数据锁存器。在一些情况下，可以使用额外数据锁存器。在一个示例性方法中，在使用八个数据状态的存储器装置中，XDL存储用户数据，DDL存储是否使用快速通过写入编程的指示，ADL存储数据的下部页，BDL存储数据的中间页，并且CDL存储数据的上部页。
处理器492执行计算，以便确定存储在所感测存储元件中的数据且将所确定的数据存储在所述一组数据锁存器中。每一组数据锁存器494到497用于存储由处理器492在读取操作期间确定的数据位，且用于在编程操作期间存储从数据总线231导入的数据位，所述数据位表示要编程到存储器中的写入数据。I/O接口496提供数据锁存器494到497与数据总线231之间的接口。
在读取期间，系统的操作处于状态机312的控制下，所述状态机控制向寻址的存储元件10供应不同控制栅极电压。当状态机逐步通过对应于存储器所支持的各种存储器状态的各种预定义控制栅极电压时，感测模块480可以在这些电压中的一个电压处跳闸，且将经由总线472将对应输出从感测模块480提供到处理器492。此时，处理器492通过考虑感测模块的跳闸事件和关于经由输入线493从状态机施加的控制栅极电压的信息来确定所得的存储器状态。处理器接着计算存储器状态的二进制编码且将所得数据位存储到数据锁存器494到497中。在管理电路490的另一实施例中，位线锁存器482以双占空比操作，既充当用于锁存感测模块480的输出的锁存器，又充当如上文所描述的位线锁存器。
在编程或验证操作期间，待编程的数据(写入数据)从数据总线231存储于所述组数据锁存器494到497中。在状态机312的控制下，编程操作包括将一系列编程电压脉冲施加到寻址的存储元件的控制栅极。每一编程脉冲之后是读回(验证)以确定存储元件是否已经被编程到所需存储器状态。在一些情况下，处理器492监测相对于所需存储器状态的读回存储器状态。当两者一致时，处理器492前进到设定位线锁存器482以致使位线被拉至指定编程禁止的状态。这禁止对耦合到位线的存储元件进一步编程，即使在其控制栅极上出现编程脉冲也是如此。在其它实施例中，处理器最初加载位线锁存器482，且感测电路系统在验证过程期间将其设定为禁止值。
如所提及，每一组数据锁存器494到497可以实施为用于每个感测电路的数据锁存器的堆栈。在一个实施例中，存在每感测模块480三个数据锁存器。在一些实施方案中，根据移位寄存器实施数据锁存器，使得存储于其中的并行数据转换成用于数据总线231的串行数据，且反之亦然。例如，对应于M个存储元件的读取/写入块的所有数据锁存器可以连接在一起以形成块移位寄存器，使得可以通过串行传送输入或输出数据块。具体来说，读取/写入模块组被调适成其数据锁存器集合中的每一个将按顺序将数据移入或移出数据总线，如同其是用于整个读取/写入块的移位寄存器的一部分一样。
数据锁存器识别相关联存储元件10何时达到编程操作的特定里程标。例如，锁存器可以识别存储元件的Vth是否低于特定验证电压。数据锁存器指示存储元件当前是否存储来自数据页的一个或多个位。例如，相对于一个示例性实施例，当下部页位存储在相关联存储元件中时翻转ADL锁存器(例如，从0到1)。此外，当中间页位存储在相关联存储元件中时翻转BDL锁存器。并且当上部页位存储在相关联存储元件中时翻转CDL锁存器。当Vth超过相关联验证电平时，位存储在存储元件中。
如上文所提及，这些高存储密度存储器结构(例如，关于图10中所示的示例性实施例描述的BiCS类型)在相邻存储器单元之间具有相对较小的间隔，并且每个单元在用于存储器功能的离散电压范围之间具有相对较小的公差。因此，在固定裸片尺寸内提高有效存储能力的量具有竞争性的缺点和可靠性。因此，可以采用各种方法以及校正和补偿措施来改进存储器操作的精度、可靠性和效率。例如，此类措施旨在最小化例如相邻字线(WL)之间的干扰，并且相对于可扩展的存储器结构强化短期的数据保持。例如，图16说明在此特定情况下应用于QLC型NAND存储器单元的群体的两阶段编程方法的示例性实施例，其中目标是有效地“微调”16个可编程状态(即，图16中的状态“0”到“15”)的所得阈值电压分布(Vth)。根据此特定算法方法，编程在两个连续阶段800和802中进行。在第一阶段800(其可以称为“模糊”阶段)，根据给定步长对所有16个状态进行编程。如图16中所描绘，16个状态中的每一个的相应阈值电压分布(Vth)相对较宽，使得16个状态中的每一个的电压分布(Vth)之间的定界或间隙几乎不存在。因此，为了收紧16个状态的电压分布(Vth)，随后应用第二编程阶段802(其可以称为“精细”阶段)。具体来说，在阶段802中，再次对16个状态中的每一个进行编程，但是根据比第一阶段800中使用的给定步长略短的步长。由于此第二阶段802，理想地获得在16个状态中的每一个的电压分布(Vth)之间的可辨别缓冲器或间隙，如图16中所描绘。然而，此种两阶段编程技术要求将在第一阶段800期间编程的所有四个数据页暂时地存储在高速缓存或缓冲器中(例如，通过采用如上文所描述的多个数据锁存器)，直到第二阶段802完成为止。因此，大量的存储器存储不切实际地用于暂时地存储实际上是冗余的(经由第二阶段802)并且是不可读/不可用的(由于在每个编程状态的电压分布之间缺乏定界)的数据。因此，在剩余描述中重点是用于相对于较高密度存储结构的两阶段编程方法的替代机制，所述机制不需要不可用(“模糊”)数据的中间存储。通过减少或消除中间存储容量的这种特定必要性，在系统级别的存储器装置的每位成本、复杂性、处理速度等显著地得到改进。
例如，现在参考图17，示出用于对存储器结构的QLC NAND型存储器单元的群体的16个可编程状态进行编程的两阶段编程方法的示例性实施例。应注意，尽管以下描述指定QLC存储器结构的实例，但这预期为非限制性的且仅出于说明的目的。如下文所论述，取决于所述存储器结构的参数，图17中所描绘的方法可以适用于具有其它存储密度配置的NAND型存储器单元(即，存储少于或多于四个数据页的那些存储器单元)。类似于图16中描绘的两阶段编程(“模糊-精细”)算法的实施例，图17的编程方法还由两个连续阶段组成。然而，与图16的实施例形成鲜明对比，在图17的编程方法的第一阶段900期间不对所有16个状态进行编程。相反，在第一阶段900中，仅相对于MLC NAND型存储器单元对四个数据页中的两个进行编程。因此，在此第一阶段900中仅编程四个状态。如图17中所示，根据此特定实施例，在第一阶段900中对编程状态“0”、“4”、“6”和“12”进行编程。然而，此实例并不预期为限制性的，并且可以修改此编程方法以取决于状态的所需阈值电压分布以及四个选定状态的电压分布之间的裕度或间隙来选择16个状态中的四个的不同组合。有利地，通过利用MLCNAND型单元并且由此仅在此第一阶段900中编程四个状态，当与图16的编程方法的第一阶段800的16个状态的电压分布之间的几乎不存在的缓冲器相比时，状态的相应阈值电压分布在它们之间提供可辨别的间隙。因此，在此第一阶段900期间编程的数据的精度或分辨率允许在图17的示例性实施例的第二(即“精细”)编程阶段902中精确地读取并直接使用数据，其中相对于16个状态编程全部四个页数据。因此，与图16的实施例的第一阶段800不同，第一阶段900不保证对于最终不可用的数据的高速缓存或缓冲器存储。相反，可以使用存储器结构的“IDL读取”(即，内部数据加载)从MLC NAND型存储器单元读回在第一阶段900期间写入的两个页数据。
在完成第一阶段900之后，在所述阶段中编程的两页数据与尚未编程的两页用户数据组合，且此后在第二编程阶段902中被写入到QLC NAND型存储器单元的群体。图17中描绘用于根据特定的四个位值(即，下部数据、中间数据、上部数据，以及顶部数据)对所有16个状态进行编程的一个可能编程算法。然而，这仅是一个实例并且可以根据多种不同验证/读取电平以及一系列四个位值表示对存储器单元群体的16个状态进行编程。
另外，根据图17的示例性实施例，可以根据编程方法的另一方面总体上增加第一阶段900的编程速度。为了最佳地说明，图17-A提供第一阶段900的更详细视图。在此描绘中，在对存储器单元的状态“4”和“6”进行编程，但尚未出现状态“12”的编程的编程操作期间的时间点处，状态“4”“6”和“12”如图17中所指示。在仔细检查后，限定用于状态“12”的编程的数据910在箭头920的方向上经历移位。此移位归因于在完成状态“6”的编程之后从初始跨步电压DVPGM1到第二跨步电压DVPGM2的增加。由于此移位，可以去除原本会发生在状态“6”与“12”之间的一个或多个编程循环，从而减少编程时间并且自然地增加第一阶段900的编程速度。以此方式改变跨步电压可以在任何编程状态之间完成，并且仅取决于编程状态的阈值电压(Vth)分布之间的可用电压间隙。因此，当确定要在第一阶段900中编程四个状态中的哪一种时，选择在相邻编程状态之间提供显著电压间隙的状态可能是有利的，这将允许跨步电压(DVPGM)的显著增加。根据一个示例性实施例，跨步电压DVPGM1可以是例如0.5V，并且跨步电压DVPGM2可以是例如1.5V。
虽然在各个实施例和存储器结构、配置和/或实施方案之间，准确的编程状态和跨步电压电平的变化(和量值)的实例可以不同，但是图18中的流程图(以及图19中的随附描绘)说明根据图17的示例性实施例的两阶段编程方案的第一阶段900的一般框架。从图18中的步骤1000处开始，编程序列的第一阶段900开始，其中选择MLC NAND型单元的群体的四个可编程状态(例如，状态“0”、“4”、“6”和“12”)以根据DVPGM1的初始跨步电压量值或电平进行编程。因此，图19的部分(A)和(B)通常描绘使用初始跨步电压DVPGM1的状态“4”和“6”的编程。此外，在完成编程状态“6”(参见步骤1010)之后以及在开始状态“12”的编程(参见步骤1020)之前，初始跨步电压DVPGM1以预定量值增加到第二跨步电压电平DVPGM2(即，DVPGM1<DVPGM2)(参见图19的步骤1030和部分(C))。在返回到初始电压阶跃电平DVPGM1(参见步骤1040)之前，跨步电压的此种增加仅用于单个编程脉冲。因此，以此方式，相邻可编程状态之间的跨步电压(DVPGM)的瞬时变化在恢复到用于编程下一可编程状态(在此特定实例中为状态“12”)(参见图19的部分(D))的合适跨步电压(例如，初始跨步电压DVPGM1)之前实现编程速度的所得增益。
如上文所提及，从初始跨步电压(DVPGM1)到第二电压阶跃电平(DVPGM2)的量值增加程度至少部分地取决于两个可编程状态之间的可用电压间隙，其中一个可编程状态选择起始跨步电压电平的变化。随着较高密度存储器单元结构的不同阈值电压分布电平之间的精度随着时间的推移根据材料、制造工艺、处理机制等的进步而提高，相邻可编程状态之间的“可用电压间隙”将变宽并且变得越来越明确。
上述论述意指说明本发明的原理和各实施例。对于所属领域的技术人员，在完全了解以上公开内容之后，许多变化和修改将即刻变得显而易见。例如，尽管存储器上控制器已经被描述为执行或控制在上文描述的方法，但是在不脱离本公开的范围的情况下，主机系统内的任何处理器执行软件都可以执行上文所描述的方法。具体地说，在本文中描述为在存储器上控制器中执行的方法和技术还可以在主机中执行。此外，本文公开的方法和概念可以应用于除闪存以外的其它类型的永久性存储器。以下权利要求意欲解释为包涵所有此类变化和修改。

Claims (20)

1.一种用于通过四页数据对非易失性存储器结构进行编程的方法，所述方法包括：
在第一阶段中：
选择MLC NAND型存储器单元的片段的四个可编程状态；
在第一跨步电压电平下通过四页数据中的两页对所述四个可编程状态中的至少第一个进行编程；
在对所述四个可编程状态中的至少两个相邻可编程状态进行编程之间，针对单编程脉冲且以预定量值将所述第一跨步电压电平增加到第二跨步电压电平；以及
在所述第一跨步电压电平下对所述至少两个相邻可编程状态中的后者进行编程。
2.根据权利要求1所述的方法，其进一步包括：
在第二阶段中：
通过在所述第一阶段中编程的所述两页数据以及所述四页数据中剩余的两页数据对QLC NAND型存储器单元的片段的十六个可编程状态进行编程。
3.根据权利要求1所述的方法，其中所述四个可编程状态包括可编程状态0、4、6和12。
4.根据权利要求3所述的方法，其中所述第一跨步电压电平到所述第二跨步电压电平的所述增加发生在相邻可编程状态6和12的编程之间。
5.根据权利要求1所述的方法，其中所述预定量值取决于所述至少两个相邻可编程状态的相应电压分布之间的电压间隙。
6.根据权利要求1所述的方法，其中所述第二跨步电压电平的量值是所述第一跨步电压电平的量值的三倍。
7.根据权利要求1所述的方法，其进一步包括选择所述四个可编程状态，使得在至少一个相邻对的所述四个可编程状态的相应阈值电压分布之间的电压间隙大于所述第一跨步电压电平的量值。
8.一种存储器控制器，其包括：
第一端口，所述第一端口被配置成耦合到非易失性存储器，所述存储器包括存储器阵列；以及
所述存储器控制器被配置成：
在第一阶段中：
选择所述存储器阵列的MLC NAND型单元的片段的四个可编程状态；
在第一跨步电压电平下通过四页数据中的两页对所述四个可编程状态中的至少第一个进行编程；
在对所述四个可编程状态中的至少两个相邻可编程状态进行编程之间，针对单编程脉冲且以预定量值将所述第一跨步电压电平增加到第二跨步电压电平；以及
在所述第一跨步电压电平下对所述至少两个相邻可编程状态中的后者进行编程。
9.根据权利要求8所述的存储器控制器，其进一步包括：
在第二阶段中，所述存储器控制器被配置成：
通过在所述第一阶段中编程的所述两页数据以及所述四页数据中剩余的两页数据对QLC NAND型存储器单元的片段的十六个可编程状态进行编程。
10.根据权利要求8所述的存储器控制器，其中所述四个可编程状态包括可编程状态0、4、6和12。
11.根据权利要求10所述的存储器控制器，其中在相邻可编程状态6和12的编程之间，将所述第一跨步电压电平增加到所述第二跨步电压电平。
12.根据权利要求8所述的存储器控制器，其中所述预定量值取决于所述至少两个相邻可编程状态的相应电压分布之间的电压间隙。
13.根据权利要求8所述的存储器控制器，其中所述第二跨步电压电平的量值是所述第一跨步电压电平的量值的三倍。
14.根据权利要求8所述的存储器控制器，其中选择所述四个可编程状态，使得在至少一个相邻对的所述四个可编程状态的相应阈值电压分布之间的电压间隙大于所述第一跨步电压电平的量值。
15.一种非易失性存储器系统，其包括：
存储器阵列；
存储器控制器，其耦合到所述存储器结构，并且：
在第一阶段中：
选择MLC NAND型存储器单元的片段的四个可编程状态；
在第一跨步电压电平下通过四页数据中的两页对所述四个可编程状态中的至少第一个进行编程；
在对所述四个可编程状态中的至少两个相邻可编程状态进行编程之间，针对单编程脉冲且以预定量值将所述第一跨步电压电平增加到第二跨步电压电平；以及
在所述第一跨步电压电平下对所述至少两个相邻可编程状态中的后者进行编程。
16.根据权利要求15所述的非易失性存储器系统，其进一步包括：
在第二阶段中：
通过在所述第一阶段中编程的所述两页数据以及所述四页数据中剩余的两页数据对QLC NAND型存储器单元的片段的十六个可编程状态进行编程。
17.根据权利要求15所述的非易失性存储器系统，其中所述四个可编程状态包括可编程状态0、4、6和12。
18.根据权利要求17所述的非易失性存储器系统，其中在相邻可编程状态6和12的编程之间，将所述第一跨步电压电平增加到所述第二跨步电压电平。
19.根据权利要求15所述的非易失性存储器系统，其中所述预定量值取决于所述至少两个相邻可编程状态的相应电压分布之间的电压间隙。
20.根据权利要求15所述的非易失性存储器系统，其进一步包括选择所述四个可编程状态，使得在至少一个相邻对的所述四个可编程状态的相应阈值电压分布之间的电压间隙大于所述第一跨步电压电平的量值。
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