KR100645068B1 - 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
반도체 장치 및 그 제조방법을 제공한다. 이 장치는 활성영역과 접촉면이 막대 형상인 막대형 콘택 구조와 접촉면이 도트 형상인 도트형 콘택 구조를 가진다. 활성영역과 접촉면적이 넓은 막대형 콘택 구조는 장벽금속층과 기판 사이에 반도체층이 개재되어 장벽금속층과 기판이 결합하여 형성된 오믹접합층이 확장되어 소오스/드레인 영역을 벗어나거나, 게이트 전극과 단락되는 것이 방지된다. 기판이 도트 형상으로 노출되는 콘택 홀은 막대 형상으로 노출된 활성영역 상에 반도체층을 형성한 이후에 형성할 수 있다.
콘택 구조, 오믹접합, 장벽금속
Description
도 1a, 1b, 1c 및 1d는 각각 종래기술에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 2a, 2b, 2c 및 2d는 각각 본 발명의 바람직한 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 3a 내지 도 7a는 본 발명의 바람직한 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 평면도들이다.
도 3b 내지 도 7b는 본 발명의 바람직한 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로서, 더 구체적으로는 배선층을 구성하는 장벽금속층과 기판의 금속실리사이층이 형성된 반도체 장치 및 그 제조방법에 관한 것이다.
반도체 장치가 고집적화됨에 따라 빠른 동작속도를 위하여 배선 간의 전기 저항을 낮추는 것이 요구되고 있다. 금속 배선과 반도체 기판 사이의 접합은 전하의 양방향 전도가 가능한 오믹 접합을 통하여 저저항 접합을 이루고 있다. 아울러, 배선과 기판의 접합 면적을 증가시켜 접합 저항을 낮추기 위하여 배선과 기판의 접촉면을 도트 형상이 아닌 막대 형상이 되는 콘택 구조가 채택되고 있다. 반도체 장치를 구성하는 단위 소자인 트랜지스터는 다양한 크기로 디자인되어 소오스 영역 또는 드레인 영역의 면적에 따라 다수의 도트 형상 콘택홀이 접속되거나, 하나의 막대 형상 콘택이 접속된다.
도 1a는 종래기술에 따른 반도체 장치의 평면도이고, 도 1b는 도 1의 I-I'를 따라 취해진 반도체 장치의 단면도이다.
도 1a 및 도 1b를 참조하면, 반도체 장치의 하나인 디램 장치는 셀 영역과 주변 영역을 포함하며, 주변 영역에는 트랜지스터의 크기에 따라 막대 형상의 콘택이 접속되는 바 콘택 영역과 도트 형상의 콘택이 접속되는 도트 콘택 영역이 있다.
반도체 기판(10)에 소자분리막(12)이 형성되어 셀 영역, 바 콘택 영역 및 도트 콘택 영역에 각각 활성영역들(13c, 13b, 13d)이 형성되어 있고, 각 활성영역의 상부를 가로질러 게이트 패턴(20c, 20b, 20d)이 형성되어 있다. 셀 영역의 게이트 패턴들(20c) 사이의 활성영역에 소오스 영역(13s) 및 드레인 영역(13d)이 형성되어 있다. 소오스 영역(13s)와 드레인 영역(13d) 상의 셀 영역의 게이트 패턴(20c) 사이에는 콘택 패드(26s, 26d)가 형성된다. 바 콘택 영역 및 도트 콘택 영역의 주변회로 게이트 패턴(20b, 20d) 양측의 활성영역에는 소오스/드레인 영역(13)이 형성된다. 게이트 패턴들(20c, 20b, 20d)과 콘택 패드(26s, 26d)가 형성된 기판의 전면 에 제 1 층간절연막(24) 및 제 2 층간절연막(26)이 형성되어 있다. 셀 영역의 제 2 층간절연막(26)이 패터닝되어 콘택 패드가 노출되는 비트 라인 콘택홀(30c)가 형성되고, 주변회로 영역의 제 1 및 제 2 층간절연막(24, 26)이 패터닝되어 바 콘택 영역에 막대형 콘택 홀(30b)이 형성되고, 도트 콘택 영역에 도트형 콘택 홀(30d)이 형성되어 활성영역이 노출된다. 비트라인 콘택 홀(30c), 막대형 콘택 홀(30b) 및 도트형 콘택 홀(30d)에 콘포말한 장벽금속층(32) 및 도전물질(34)이 채워져, 셀 영역에 비트라인(BL)이 형ㅅ어되고, 주변회로 영역에 배선층(I1, I2)가 형성된다.
도 1c 및 도 1d는 각각 도트형 콘택 구조(A2) 막대형 콘택 구조(A1)를 상세하게 도시한 도면이다.
도 1c 및 도 1d에 도시된 것과 같이, 배선물질은 저항이 낮은 금속 또는 금속 실리사이드(34)로 형성될 수 있고, 오믹 접합을 통해 기판과의 접촉 저항을 줄이기 위하여 콘포말한 장벽 금속층(32)을 콘택홀 내에 형성한다. 이 때, 콘택 홀 내에 노출된 기판과 장벽 금속층의 접촉면에는 금속 실리사이드층이 형성된다. 도 1c에 도시된 것과 같이, 기판의 노출면적이 좁은 도트형 콘택 홀 내에서는 장벽 금속층과 기판 계면에 얇은 실리사이드층(36)이 형성된다. 이에 비해, 기판의 노출면적이 넓은 바형 콘택 홀 내에서는 장벽 금속층과 기판의 접촉면적이 넓어져 기판이 과도하게 실리사이드되어 오믹접합층인 실리사이드층(38)이 소오스/드레인 영역(13)을 벗어나거나, 실리사이드층(38)과 게이트 전극 사이의 거리(L)가 줄어들어 기판을 통한 전하의 누설과 소오스 영역 또는 드레인 영역과 게이트 전극이 단락될 수 있다. 또한, 실리사이드층(38)이 소오스 영역 또는 드레인 영역보다 깊게 확장되는 문제를 일으킬 수도 있다.
본 발명이 이루고자 하는 기술적 과제는 기판의 노출면적이 넓은 막대형 콘택 홀 내에서 기판의 과도한 실리사이드화를 막을 수 있는 구조의 반도체 장치 및 그 제조방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 기판과 배선의 저항이 작으면서 기판의 과도한 실리사이드화를 막을 수 있는 구조의 반도체 장치 및 그 제조방법을 제공하는데 있다.
상기 기술적 과제들을 달성하기 위하여 본 발명은 기판의 노출면적이 넓은 콘택 홀 내의 기판과 장벽금속층 사이에 반도체층이 개재된 반도체 장치를 제공한다. 이 장치는 막대형 콘택 패턴이 접속되는 제 1 활성영역과 도트형 콘택 패턴이 접속되는 제 2 활성영역을 포함한다. 제 1 활성영역 및 제 2 활성영역을 포함한 기판의 전면에 층간절연막이 형성되고, 활성영역까지 층간 절연막을 관통하는 제 1 콘택홀 및 제 2 콘택홀이 제 1 활성영역과 제 2 활성영역에 각각 형성된다. 제 1 콘택홀은 제 1 활성영역이 막대형으로 노출되도록 형성되어 있고, 제 2 콘택홀은 제 2 활성영역이 도트형으로 노출되도록 형성되어 있다. 제 1 콘택홀과 제 2 콘택홀 내에는 콘포말한 장벽금속층이 형성되어 있고, 장벽금속층이 형성된 제 1 콘택홀 및 제 2 콘택홀 내에 도전막이 채워져 있다.
제 1 콘택홀 하부의 기판과 장벽금속층 사이에는 반도체층이 개재되어 있어, 판과 장벽금속층 사이에 간격을 제공하여 기판의 과도한 실리사이드화가 방지된다. 이에 비해, 제 2 콘택홀 내의 장벽금속층은 기판과 직접 접촉한다. 제1 콘택홀 또는 제 2 콘택홀 내에 형성된 장벽금속층과 도전막은 콘택 패턴을 구성한다. 따라서, 이들 콘택 패턴은 콘택홀의 형태에 따라 막대형 콘택 구조 또는 도트형 콘택 구조를 형성한다. 본 발명에서 기판과의 접촉면적이 넓은 막대형 콘택 구조는 기판과 장벽금속층 사이에 소정 두께의 반도체층이 개재되기 기판이 과도하게 실리사이드화되는 것이 방지되고, 기판과의 접촉면적이 좁은 도트형 콘택 구조는 기판과 장벽금속층이 직접 접촉되어 저항을 낮출 수 있다. 기판과 장벽금속층 사이에 개재되는 반도체층은 화학기상증착 또는 에피택시얼 성장법을 이용하여 형성될 수 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은 콘택홀 내에 노출된 기판 상에 소정 두께의 반도체층을 형성하여 장벽금속층과 기판이 결합되어 형성되는 실리사이드층이 기판 내부로 과도하게 확산되는 것을 막을 수 있는 방법을 제공한다. 이 방법은, 제 1 활성영역 및 제 2 활성영역이 정의된 기판 상에 층간 절연막을 형성하고, 상기 층간 절연막을 패터닝하여 상기 제 1 활성영역이 막대 형상으로 노출된 제 1 콘택홀 및 제 2 활성영역이 도트 형상으로 노출된 제 2 콘택홀을 형성하는 것을 포함한다. 구체적으로, 상기 제 1 콘택홀 내에 노출된 제 1 활성영역 상에 반도체층을 형성한 다음 상기 제 1 콘택홀을 형성한다. 상기 제 1 콘택홀, 상기 제 2 콘택홀 및 상기 반도체층이 형성된 기판 상에 콘포말한 장벽금속층을 형성한다. 이 때, 상기 장벽금속층과 상기 제 1 활성영역의 기판 사이에는 반도체층이 개재되었기 때문에 기판이 과도하게 실리사이드화되는 것이 억제되는 반면, 제 2 활성영역 의 기판은 장벽금속층에 직접 접촉되어 실리사이드화되어 이들의 접촉면적이 좁더라도 저항을 낮출 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 2a는 본 발명의 일 실시예에 따른 디램 장치를 나타낸 평면도이고, 도 2b는 도 2a의 II-II'를 따라 취해진 단면도이다.
도 2a 및 도 2b를 참조하면, 디램 장치는 반도체 기판에 셀 영역과 주변회로 영역이 정의되어 있고, 주변회로 영역은 콘택 패턴과 기판의 접촉면적이 넓은 바 콘택 영역과 접촉면적이 좁은 도트 콘택 영역으로 구분할 수 있다. 바 콘택 영역과 도트 콘택 영역은 콘택 패턴이 형성될 수 있는 공간의 확보 여부에 따라, 바 콘택 영역에는 채널 폭이 넓은 트랜지스터가 배치되고, 도트 콘택 영역에는 채널 폭이 좁은 트랜지스터가 배치된다.
디램 장치는 반도체 기판(10)에 활성영역을 한정하는 소자분리막(12)과, 상 기 소자분리막(12)에 의해 셀 영역, 바 콘택 영역 및 도트 콘택 영역에 각각 한정된 셀 활성영역(53c), 제 1 활성영역(53b) 및 제 2 활성영역(53d)을 포함한다. 상기 셀 활성영역(53c), 상기 제 1 활성영역(53b) 및 상기 제 2 활성영역(53d) 상에 각각 게이트 패턴들(60c, 60b, 60d)이 형성되어 활성영역의 상부를 가로지른다. 게이트 패턴은 활성영역 상에 적층된 게이트 절연막(54), 게이트 전극(56) 및 캐핑막(58)과 이들의 측벽에 형성된 스페이서 패턴(62)로 구성된다.
셀 영역의 게이트 패턴들 사이의 활성영역에 소오스 영역(53s) 및 드레인 영역(53d)이 형성되어 있고, 이들 상에 게이트 패턴들 사이에 개재된 소오스 패드(66s)와 드레인 패드(66d)가 각각 형성되어 있다. 주변회로 영역의 바 콘택 영역 및 도트 콘택 영역에서 게이트 패턴들(60b, 60d) 양측의 활성영역에 소오스/드레인 영역(53)이 형성되어 있다.
반도체 기판의 전면에는 층간 절연막이 형성되어 있다. 상기 소오스 패드(66s) 및 상기 드레인 패드(66d)는 기판 상에 형성된 제 1 층간절연막(64)을 관통하고, 제 1 층간절연막(64) 상에 제 2 층간절연막(68)이 형성되어 있다. 상기 제 2 층간 절연막(68)을 관통하여 상기 드레인 패드(66d)에 비트라인(BL)이 접속되고, 제 2 층간 절연막(68) 및 제 1 층간 절연막(64)을 관통하여 제 1 배선(I1) 및 제 2 배선(I2)가 각각 제 1 활성영역(53b) 및 제 2 활성영역(53d)에 연결된다.
상기 제 1 층간 절연막(64) 및 상기 제 2 층간 절연막(68)을 관통하여 제 1 활성영역(53b)이 막대 형상으로 노출된 막대형 콘택홀(70b)과 제 3 활성영역(53b)이 도트 형상으로 노출된 도트형 콘택홀(70d)가 형성되어 있다. 상기 제 1 배선 (I1)은 상기 막대형 콘택홀(70b)에 형성되어 제 1 활성영역(53b)에 접속되고, 상기 제 2 배선(I2)은 상기 도트형 콘택홀(70d)에 형성되어 제 2 활성영역(53d)에 접속된다.
상기 배선들은 콘택홀 내벽 및 바닥에 형성된 콘포말한 장벽금속층(72)와, 상기 장벽금속층(72)가 형성된 콘택홀을 채우며 상기 제 2 층간 절연막(68)의 상부에 신장되어 있는 도전막(74)로 구성된다. 상기 장벽금속층(72)는 기판 또는 반도체층과 결합하여 오믹접합층을 형성할 수 있는 물질로서, 티타늄, 탄탈룸, 니켈, 코발트 등이 될 수 있다. 본 발명에서, 상기 막대형 콘택홀(70b) 내의 활성영역 상에는 반도체층(71)이 형성되어 상기 제 1 배선(I1)과 상기 제 1 활성영역(53b) 사이에 개재된다. 상기 도트형 콘택홀(70d) 내에서 기판과 콘택 구조 사이의 접촉 저항을 낮추기 위하여 상기 장벽금속층(72)은 소정의 두께 이상으로 형성한다. 이 때, 상기 막대형 콘택홀(70d) 내의 상기 반도체층(71)은 비교적 얇은 두께로 하여도된다. 예컨대, 상기 반도체층(71)을 상기 장벽금속층(72)의 두께보다 얇게 형성하더라도, 실리사이드층이 소오스 영역 또는 드레인 영역을 벗어나 확산되거나, 게이트 전극 하부로 확산되는 것이 억제될 수 있다.
도 2c 및 도 2d는 각각 도트형 콘택홀(70d) 내에 형성된 도트형 콘택 구조(A2)와, 막대형 콘택홀(70b) 내에 형성된 바형 콘택 구조(A1)가 상세하게 도시된 단면도이다.
도 2c를 참조하면, 도트형 콘택홀(70d)에 형성된 도트형 콘택 구조는 종래 기술과 마찬가지로, 기판(50)과 장벽금속층(72)가 직접 접촉되어 상기 기판(50)이 실리사이드화된 오믹층(76)이 형성된다. 따라서, 도트형 콘택 구조의 접촉 저항은 종래 기술과 변함없이 낮은 값을 가질 수 있다.
도 2d를 참조하면, 막대형 콘택홀(70b)에 형성된 막대형 콘택 구조는 기판(50)과 장벽금속층(72) 사이에 반도체층(71)이 개재되어, 상기 장벽 금속층(72)과 상기 기판(50) 사이에 일정 간격을 제공한다. 따라서, 상기 장벽금속층(72)이 직접 접촉하고 있는 반도체층(71)과 결합되어 상기 반도체층(71)이 실리사이드화되고, 상기 반도체층(71)을 지나 제 1 활성영역(53b)까지 확산된 장벽금속이 기판(50)과 결합되어 상기 기판이 실리사이드화되고, 그 결과, 상기 반도체층(71)과 상기 기판(50)에 오믹층(78)이 형성된다. 따라서, 막대형 콘택홀(70b)에 노출되는 제 1 활성영역(53b)의 면적이 넓더라도 기판(50)의 과도한 실리사이드화가 억제된다.
도 3a 내지 도 7a는 본 발명의 바람직한 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 평면도들이다.
도 3b 내지 도 7b는 각각 도 3a 내지 도 7a의 II-II'를 따라 취해진 단면도들이다.
도 3a 및 도 3b를 참조하면, 셀 영역, 바 콘택 영역 및 도트 콘택 영역이 구비된 반도체 기판(50)에 소자분리막(52)을 형성하여 활성영역을 한정한다. 상기 소자분리막(52)은 상기 셀 영역에 셀 활성영역(53c)을 한정하고, 상기 바 콘택 영역 및 상기 도트 콘택 영역에 각각 제 1 활성영역(53b) 및 제 2 활성영역(53d)을 형성한다. 막대형 콘택 구조가 형성될 바 콘택 영역의 제 1 활성영역(53b)는 도트형 콘택 구조가 형성될 도트 콘택 영역의 제 2 활성영역(53d)에 비해 면적이 넓다.
상기 셀 활성영역(53c)의 상부를 가로질러 메모리 장치의 워드라인인 셀 게이트 패턴(60c)을 형성하고, 제 1 활성영역(53b) 및 제 2 활성영역(52d)의 상부를 가로지르는 제 1 게이트 패턴(60b) 및 제 2 게이트 패턴(60d)을 형성한다. 상기 게이트 패턴들(60b, 60c, 60d)은 각각 게이트 절연막(54), 게이트 전극(56) 및 캐핑 절연막(58)과 이들의 측벽에 형성된 스페이서 패턴(62)으로 구성된다.
상기 셀 게이트 패턴(60c) 양측의 활성영역에 셀 소오스 영역(61s) 및 셀 드레인 영역(61d)을 형성하고, 상기 제 1 및 제 2 게이트 패턴(60b, 60d) 양측의 활성영역에 각각 소오스/드레인 영역(61p)을 형성한다.
도 4a 및 도 4b를 참조하면, 상기 반도체 기판의 전면에 제 1 층간절연막(64)을 형성한다. 셀 영역의 게이트 패턴들(60c) 사이에 소오스 패드(66s) 및 드레인 패드(66d)를 형성한다. 이 단계까지는 통상의 반도체 장치와 동일한 과정으로 실시할 수 있다.
도 5a 및 도 5b를 참조하면, 상기 제 1 층간 절연막(64) 상에 제 2 층간 절연막(68)을 형성하고, 상기 제 2 층간 절연막 및 상기 제 1 층간 절연막(64)을 순차적으로 패터닝하여 상기 바 콘택 영역에 상기 제 1 활성영역(53b)이 막대형으로 노출된 제 1 콘택홀(70b)를 형성한다.
상기 제 1 및 제 2 층간절연막(64, 68)의 일부를 등방성 식각하여 상기 제 1 콘택홀(70b)의 폭을 확장하는 단계를 추가할 수도 있다. 이 때, 상기 스페이서 패턴(62)과 상기 캐핑 절연막(58)이 상기 게이트 전극(56)을 보호하기 때문에 게이트 전극(56)의 노출은 방지되고, 상기 스페이서 패턴(62)에 정렬되어 활성영역이 막대 형상으로 노출될 수 있다. 또한, 제 1 콘택홀(70b)의 측벽에 스페이서 절연막을 형성하는 공정을 추가할 수도 있다.
상기 제 1 콘택홀(70b)에 노출된 제 1 활성영역(53b)에 반도체층(72)을 형성하다. 상기 반도체층(72)은 에피택시얼성장 또는 화학적기상증착으로 형성할 수 있다. 에피택시얼 성장을 이용하는 경우, 도시된 것과 같이 제 1 활성영역(53b) 상에만 반도체층(72)이 형성되지만, 화학기상증착을 이용하여 실리콘과 같은 반도체층을 형성하는 경우, 상기 제 1 콘택홀(70b) 내에 콘포말한 반도체층이 형성될 수도 있다. 상기 반도체층(72)은 장벽금속층과 기판 사이에 개재되는 것으로 충분하므로, 상기 반도체층(72)이 노출된 활성영역 상에만 형성되거나, 콘택홀 내에 콘포말하게 형성하여도 된다. 상기 반도체층(72)을 형성하기 전에 상기 제 1 콘택홀(70b)에 노출된 제 1 활성영역(53b)에 불순물을 주입하여 상기 반도체층(72)이 불순물층 상에 형성되도록 할 수 있다.
도 6a 및 도 6b를 참조하면, 상기 셀 영역의 제 2 층간절연막(68) 및 상기 도트 콘택 영역의 제 1 층간절연막(64) 및 제 2 층간절연막(68)을 패터닝하여 상기 셀 영역에 비트라인 콘택홀(70c)을 형성하고, 상기 도트 콘택 영역에 제 2 콘택홀(70d)을 형성한다. 상기 셀 콘택홀(70c)와 상기 제 2 콘택홀(70d)에는 도트 형상으로 하부층이 노출된다. 상기 셀 콘택홀(70c)에는 상기 드레인 패드(66d)가 노출되고, 상기 제 2 콘택홀(70d)에는 제 2 활성영역(53d)이 노출된다. 결과적으로, 상기 반도체 기판에는 드레인 패드(66d)가 노출된 셀 콘택홀(70c)와, 제 1 활성영역(53c)이 막대 형상으로 노출된 제 1 콘택홀(70b)와 제 2 활성영역(53d)이 도트 형 상으로 노출된 제 2 콘택홀(70d)이 형성된다.
도 7a 및 도 7b를 참조하면, 상기 기판의 전면에 콘포말한 장벽금속층(72)을 형성하고, 상기 장벽금속층(72)이 형성된 콘택홀들을 채우는 도전막(74)을 형성한다. 상기 장벽금속층(72)은 기판(50) 또는 반도체층(71)과 결합하여 오믹 접합층을 형성할 수 있는 전이금속원소들이 사용될 수 있다. 예컨대, 상기 장벽금속층(72)은 티타늄, 니켈 또는 코발트로 형성할 수 있다. 상기 도전막(74)은 갭필이 우수하고 전기저항이 낮은 금속막으로 형성할 수 있다. 예컨대, 상기 도전막(74)은 텅스텐으로 형성할 수 있다.
계속해서, 상기 제 2 층간절연막(68) 상의 도전막(74) 및 장벽금속층(72)을 패터닝하여 도 2a 및 도 2b에 도시된 것과 같은 비트라인(BL) 및 배선층들(I1, I2)을 형성할 수 있다.
본 발명에 따르면, 배선과 활성영역의 접촉면이 도트형인 도트형 콘택구조와 배선과 활성영역의 접촉면이 막대형인 막대형 콘택구조를 모두 가지는 반도체 장치에 있어서, 장벽금속층과 활성영역의 접촉면적이 넓은 막대형 콘택구조의 오믹접합층인 실리사이드층이 과도하게 형성되어 기판을 통한 누설전류가 발생하거나, 게이트 전극의 하부까지 실리사이드층이 확산되어 게이트 전극과 배선이 단락되는 것을 방지할 수 있다.
Claims (12)
- 반도체 기판에 형성된 제 1 활성영역 및 제 2 활성영역;상기 반도체 기판 상에 형성되며, 상기 제 1 활성영역이 막대형으로 노출된 제 1 콘택홀과, 상기 제 2 활성영역이 도트형으로 노출된 제 2 콘택홀을 가지는 층간 절연막;상기 제 1 콘택홀 내의 제 1 활성영역 상에 형성된 반도체층;상기 제 1 및 제 2 콘택홀을 가지는 층간절연막과, 상기 제 1 콘택홀 내의 반도체층 및 상기 제 2 콘택홀 내의 제 2 활성영역 상에 콘포말하게 형성된 장벽금속층; 및상기 장벽 금속층 상에 형성되어 상기 제 1 콘택홀 및 상기 제 2 콘택홀에 채워진 도전막을 포함하는 반도체 장치.
- 청구항 1에 있어서,상기 반도체층은 폴리실리콘인 것을 특징으로 하는 반도체 장치.
- 청구항 1에 있어서,상기 반도체층은 에피택시얼층인 것을 특징으로 하는 반도체 장치.
- 청구항 1 내지 청구항 3 중 어느 하나의 항에 있어서,상기 반도체층은 상기 제 1 활성영역의 불순물 확산층 상에 형성된 것을 특징으로 하는 반도체 장치.
- 청구항 4에 있어서,상기 반도체층은 상기 장벽금속층과 화합하여 금속 실리사이드층을 이루는 것을 특징으로 하는 반도체 장치.
- 청구항 1에 있어서,상기 반도체층의 두께는 상기 장벽 금속층의 두께보다 얇은 것을 특징으로 하는 반도체 장치.
- 제 1 활성영역 및 제 2 활성영역이 정의된 기판 상에 층간 절연막을 형성하는 단계;상기 층간 절연막을 패터닝하여 상기 제 1 활성영역이 막대 형상으로 노출된 제 1 콘택홀을 형성하는 단계;상기 제 1 콘택홀 내에 노출된 제 1 활성영역 상에 반도체층을 형성하는 단계;상기 층간 절연막을 패터닝하여 상기 제 2 활성영역이 도트 형상으로 노출된 제 2 콘택홀을 형성하는 단계;상기 제 1 콘택홀, 상기 제 2 콘택홀 및 상기 반도체층이 형성된 기판 상에 콘포말한 장벽금속층을 형성하는 단계; 및상기 층간 절연막 상부에 상기 제 1 활성영역 또는 상기 제 2 활성영역에 전기적으로 연결된 배선을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
- 청구항 7에 있어서,상기 반도체층은 에피택시얼 성장법을 사용하여 상기 제 1 콘택홀에 노출된 제 1 활성영역 상에 성장된 반도체 에피택시얼층으로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 청구항 7에 있어서,상기 반도체층은 상기 제 1 콘택홀 내의 제 1 활성영역 상에 형성된 폴리실리콘으로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 청구항 7 내지 청구항 9 중 어느 하나의 항에 있어서,상기 반도체층은 상기 장벽 금속층보다 얇게 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 청구항 7 내지 청구항 9 중 어느 하나의 항에 있어서,상기 반도체층을 형성하기 전에 제 1 콘택홀 내에 노출된 활성영역에 불순물을 주입하는 단계를 더 포함하는 반도체 장치의 제조 방법.
- 청구항 11에 있어서,상기 반도체층은 상기 장벽 금속층보다 얇게 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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