CN113594134A - 半导体结构及其形成方法 - Google Patents

半导体结构及其形成方法 Download PDF

Info

Publication number
CN113594134A
CN113594134A CN202010364865.1A CN202010364865A CN113594134A CN 113594134 A CN113594134 A CN 113594134A CN 202010364865 A CN202010364865 A CN 202010364865A CN 113594134 A CN113594134 A CN 113594134A
Authority
CN
China
Prior art keywords
layer
interlayer dielectric
forming
metal
dielectric layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010364865.1A
Other languages
English (en)
Inventor
刘继全
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN202010364865.1A priority Critical patent/CN113594134A/zh
Publication of CN113594134A publication Critical patent/CN113594134A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一种半导体结构及其形成方法，其中形成方法包括：提供基底，所述基底上形成有栅极结构，所述栅极结构两侧的所述基底内具有源漏掺杂区；在所述基底上形成第一层间介质层，所述第一层间介质层覆盖所述栅极结构和所述源漏掺杂区；在所述第一层间介质层内形成接触孔，所述接触孔暴露出所述栅极结构表面和所述源漏掺杂区表面；在所述接触孔底部和侧壁上形成阻挡层；在所述接触孔内形成第一金属层，所述第一金属层的顶部表面低于所述阻挡层的顶部表面。本发明实施例提供的半导体结构的形成方法，有利于减小RC延迟，提高半导体结构的性能。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造技术领域，特别涉及一种半导体结构及其形成方法。
背景技术
在半导体器件中，减小RC延迟(Resistance Capacitance Delay)，能够提高半导体器件的性能。随着半导体工艺技术节点的推进，器件的集成度越来越高，器件的特征尺寸(Critical Dimension，CD)也越来越小，相应的，进一步减小RC延迟成为提高半导体器件性能的重要措施之一。
随着半导体器件尺寸的持续减小，器件中的金属接触及互连结构的关键尺寸也越来越小。目前，为了减小RC延迟，接触孔插塞采用的材料通常为阻值较小的材料，例如钴或钨等，从而提高半导体器件的性能。
但是，即使接触孔插塞选取了阻值较小的材料，目前的工艺形成的半导体结构的性能仍有待提高。
发明内容
本发明解决的技术问题是提供一种半导体结构及其形成方法，可以减小RC延迟，提高半导体结构的性能。
为解决上述技术问题，本发明实施例提供一种半导体结构，包括：基底，所述基底上形成有栅极结构，所述栅极结构两侧的所述基底内具有源漏掺杂区；第一层间介质层，位于所述基底上，且所述第一层间介质层覆盖所述栅极结构和所述源漏掺杂区；接触孔，位于所述第一层间介质层内，且所述接触孔暴露出所述栅极结构表面和所述源漏掺杂区表面；阻挡层，位于所述接触孔的底部和侧壁表面；第一金属层，位于所述接触孔内，所述第一金属层的顶部表面低于所述阻挡层的顶部表面。
可选的，所述阻挡层的顶部表面与所述第一层间介质层的顶部表面齐平。
可选的，还包括：第二层间介质层，所述第二层间介质层位于所述第一层间介质层上；第二金属层，位于所述第一金属层上，且所述第二金属层还位于所述第二层间介质层内和部分所述第一层间介质层内。
可选的，还包括：种子层，所述种子层位于所述阻挡层表面，所述种子层的顶部表面与所述第一金属层的顶部表面齐平。
可选的，所述第一金属层顶部表面与所述阻挡层顶部表面的高度差为2nm～10nm。
可选的，所述第一金属层的材料包括钴和钌。
可选的，所述阻挡层的材料包括TiN、TaN、TiSiN或TaSiN。
可选的，所述种子层的材料包括钴或钌。
相应的，本发明实施例还提供上述半导体结构的形成方法，包括：提供基底，所述基底上形成有栅极结构，所述栅极结构两侧的所述基底内具有源漏掺杂区；在所述基底上形成第一层间介质层，所述第一层间介质层覆盖所述栅极结构和所述源漏掺杂区；在所述第一层间介质层内形成接触孔，所述接触孔暴露出所述栅极结构表面和所述源漏掺杂区表面；在所述接触孔底部和侧壁上形成阻挡层；在所述接触孔内形成第一金属层，所述第一金属层的顶部表面低于所述阻挡层的顶部表面。
可选的，所述阻挡层的顶部表面与所述第一层间介质层的顶部表面齐平。
可选的，形成第一金属层的步骤包括：在所述接触孔内填充第一金属材料层，所述第一金属材料层覆盖所述第一层间介质层顶部；对所述第一金属材料层进行平坦化处理，使所述第一金属材料层顶部表面与所述第一层间介质层顶部表面齐平；刻蚀所述第一金属材料层，至所述第一金属材料层的顶部表面低于所述阻挡层的顶部表面，形成第一金属层。
可选的，在对所述第一金属材料层进行平坦化处理之后，刻蚀所述第一金属材料层之前，还包括：在所述第一层间介质层上形成第二层间介质层；在所述第二层间介质层内形成开口，所述开口暴露出所述第一金属材料层表面。
可选的，在刻蚀所述第一金属材料层，形成所述第一金属层之后，还包括：在所述第一层间介质层上形成第二层间介质层；在所述第二层间介质层内形成开口，所述开口暴露出所述第一金属层表面。
可选的，还包括：在所述第一金属层上形成第二金属层，所述第二金属层位于所述开口内和部分所述接触孔内。
可选的，在所述接触孔内填充第一金属材料层之前，还包括：在所述阻挡层表面形成种子层。
可选的，刻蚀所述第一金属材料层时，刻蚀所述种子层，使所述种子层顶部表面与所述第一金属材料层顶部表面齐平。
可选的，刻蚀去除的所述第一金属材料层的厚度范围为2nm～10nm。
可选的，所述第一金属层的材料包括钴和钌。
可选的，所述阻挡层的材料包括TiN、TaN、TiSiN或TaSiN。
可选的，所述种子层的材料包括钴或钌。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
第一金属层的顶部表面低于阻挡层的顶部表面，后续在第一金属层上形成第二金属层时，部分第二金属层位于第一层间介质层内，且第二金属层与第一层间介质层之间具有阻挡层，因为第二金属层与阻挡层之间接触紧密，不容易产生缝隙，在对第二金属层进行化学机械研磨时，研磨液无法通过第二金属层与阻挡层之间流入到第一金属层，避免对研磨液对第一金属层造成损伤；同时，还可以在化学机械研磨后湿法清洗的过程中，避免清洗液渗透到第一金属层上，防止清洗液对第一金属层造成严重损伤，从而有利于提高半导体结构的性能。
附图说明
图1至图6是一实施例中半导体结构形成过程的结构示意图；
图7至图14是本发明一实施例中半导体结构形成过程各步骤对应的结构示意图；
图15至图16是本发明另一实施例中半导体结构形成过程各步骤对应的结构示意图。
具体实施方式
由背景技术可知，为了减小RC延迟，接触孔插塞采用的材料通常为阻值较小的材料。由于钴材料的阻值较小且填充性能(Gap Filling)较好，因此通常用作接触孔插塞材料。
但是，采用了钴作为接触孔插塞材料，半导体结构的性能仍有待提高。现结合一种半导体结构的形成方法分析半导体结构的性能仍有待提高的原因。
图1至图6是一实施例中半导体结构形成过程的结构示意图。
参考图1，提供基底10，所述基底10上形成有栅极结构20，所述栅极结构20两侧的所述基底10内具有源漏掺杂区11；
在所述基底10上形成第一层间介质层30，第一层间介质层30覆盖所述栅极结构20和所述源漏掺杂区11。
参考图2，在所述第一层间介质层30内形成接触孔31，所述接触孔31暴露出所述栅极结构20表面和所述源漏掺杂区11表面。
参考图3，在所述接触孔31底部和侧壁表面形成阻挡层32，所述阻挡层32顶部表面与所述第一层间介质层30顶部表面齐平；
在所述接触孔31内形成第一金属层40，所述第一金属层40的顶部表面与所述阻挡层32的顶部表面齐平。
参考图4，在第一层间介质层30上形成第二层间介质层50；
在所述第二层间介质层50内形成开口51，所述开口51露出所述第一金属层40的表面。
参考图5，在所述开口51内形成第二金属材料层60，所述第二金属材料层60还覆盖所述第二层间介质层50的顶部表面。
参考图6，对所述第二金属材料层60进行化学机械研磨，至所述第二金属材料层60顶部表面与所述第二层间介质层50顶部表面齐平，形成第二金属层61，所述第二金属层61还位于所述第一金属层40上。
但是，采用上述方法形成半导体结构的过程中，在沉积第二金属材料层60之前，为了降低互连结构的电阻，选择不在开口51的底部和侧壁上形成阻挡层，由于第二金属材料层60和第二层间介质层50之间缺少阻挡层，第二金属材料层60与开口52侧壁的第二层间介质层50之间接触不紧密，后续对第二金属材料层60进行化学机械研磨时，研磨液会沿开口51侧壁的缝隙中流下接触到开口51底部的第一金属层40，当第一金属层40采用钴等易被腐蚀的材料时，第一金属层40会被研磨液腐蚀造成损失，并且，在化学机械研磨之后，还需要进行湿法清洗，湿法清洗过程中所使用的清洗液也会从开口51的缝隙中渗透至第一金属层40上，清洗液会对第一金属层40造成更严重的损伤，进而影响半导体结构的性能。
为了解决上述问题，本发明提供了一种半导体结构的形成方法，在所述接触孔内形成第一金属层，所述第一金属层的顶部表面低于所述阻挡层的顶部表面。后续在第一金属层上形成第二金属层时，部分第二金属层位于第一层间介质层内，且第二金属层和第一层间介质层之间有阻挡层，因为第二金属层和阻挡层之间接触紧密，在对第二金属层进行化学机械研磨处理以及湿法清洗时，研磨液和清洗液都无法经由第二金属层和阻挡层之间流入到下方的第一金属层，不会对第一金属层造成腐蚀，从而有利于提高半导体结构的性能。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图7至图14是本发明一实施例中半导体结构形成过程各步骤对应的结构示意图。
参考图7，提供基底，所述基底上形成有栅极结构200，所述栅极结构200两侧的所述基底内具有源漏掺杂区101。
所述基底为后续形成半导体结构提供工艺平台。
本实施例中，以形成的半导体结构为Fin FET(鳍式场效应管)结构为例，所述基底包括：衬底100；位于所述衬底上分立的鳍部110；位于所述鳍部110露出的衬底100上的隔离结构(图未示)，所述隔离结构覆盖鳍部110的部分侧壁，且所述隔离结构顶部低于鳍部110顶部。
在其它实施例中，所述半导体器件还可以为平面器件，所述基底为平面衬底。
所述衬底100的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底100还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底；所述鳍部110的材料包括硅、锗、锗化硅、碳化硅、砷化镓或镓化铟。本实施例中，所述衬底100为硅衬底，所述鳍部110的材料为硅。
所述隔离结构起到电隔离相邻鳍部110的作用，所述隔离结构的材料为绝缘材料，例如为氧化硅、氮化硅、氮氧化硅或碳氮氧化硅。本实施例中，所述隔离结构的材料为氧化硅。
本实施例中，所述衬底100仅包括NMOS区域，相应形成的FinFET器件为NMOS管；在其它实施例中，所述衬底也可以包括NMOS区域和PMOS区域，相应的半导体器件为CMOS管，也可以仅包括PMOS区域，相应形成的FinFET器件为PMOS管。
所述栅极结构200位于所述隔离结构上且横跨所述鳍部110，且所述栅极结构200覆盖鳍部110的部分顶部和侧壁。
本实施例中，所述栅极结构200包括：位于部分所述鳍部110顶部和侧壁表面的栅介质层210；位于所述栅介质层210表面的功函数层220；以及位于所述功函数层220表面的栅电极层230。
本实施例中，所述栅电极层230的材料为金属材料。所述栅电极层230的材料包括铜、铝或钨。
本实施例中，所述源漏掺杂区101的掺杂离子为N型离子，例如P、As或Sb。
继续参考图7，在所述栅极结构200露出的所述基底上形成第一层间介质层300，所述第一层间介质层300覆盖所述栅极结构200和所述源漏掺杂区101。
本实施例中，所述第一层间介质层300的材料为SiO2；在其它实施例中，所述第一层间介质层的材料还可以为SiN、SiON、AlN、Al2O3、SiC、SiCN、SiOC或SiOCH中的一种或多种。
本实施例中，采用化学气相沉积工艺形成所述第一层间介质层300；在其它实施例中，还可以采用物理气相沉积工艺或者原子层沉积工艺，形成所述第一层间介质层300。
本实施例中，形成所述栅极结构200以及所述源漏掺杂区101的工艺步骤包括：形成横跨所述鳍部110的伪栅；在所述伪栅侧壁上形成侧墙(图未示)；在所述伪栅两侧的基底内形成源漏掺杂区101；在所述伪栅露出的基底上形成初始介质层，所述初始介质层露出所述伪栅顶部；去除所述伪栅，在所述初始介质层内形成栅极开口；在所述栅极开口内依次形成栅介质层210、功函数层220以及栅电极层230，以构成栅极结构200；在所述初始介质层上以及栅极结构200顶部形成上层介质层，所述初始介质层以及所述上层介质层构成所述第一层间介质层300。
参考图8，在所述第一层间介质层300内形成接触孔310，所述接触孔310暴露出所述栅极结构200和所述源漏掺杂区101的表面。
所述接触孔310为后续形成与所述源漏掺杂区电连接的导电插塞提供工艺基础。
形成所述接触孔310的工艺步骤包括：在所述第一层间介质层300上形成第一光刻胶层(未图示)，所述第一光刻胶层定义出待形成的接触孔310的位置和尺寸；以所述第一光刻胶层为掩膜，刻蚀所述第一层间介质层300，形成贯穿所述第一层间介质层300的接触孔310，且所述接触孔310底部露出所述栅极结构200表面和所述源漏掺杂区101表面；去除所述第一光刻胶层。
形成接触孔310后，在所述接触孔310底部和侧壁表面形成阻挡层，所述阻挡层顶部表面与所述第一层间介质层300顶部表面齐平；然后在所述接触孔310内形成第一金属层，所述第一金属层顶部表面低于所述阻挡层的顶部表面。
具体形成阻挡层和第一金属层的步骤包括：
参考图8，在所述接触孔310底部和侧壁表面形成阻挡材料层320，所述阻挡材料层320还覆盖所述第一层间介质层300的顶部表面。
本实施例中，形成所述阻挡材料层320的方法为物理气相沉积法；其它实施例中，形成所述阻挡材料层320的方法还可以是化学气相沉积法或原子层沉积法。
本实施例中，阻挡材料层320的材料为TiN；在其它实施例中，所述阻挡材料层320的材料还可以是TaN、TiSiN或TaSiN的其中一种或多种。
继续参考图8，在所述阻挡材料层320表面形成种子层330，所述种子层330还覆盖位于所述第一层间介质层300顶部表面的所述阻挡材料层320的表面。
本实施例中，形成所述种子层330的方法为物理气相沉积法；在其它实施例中，形成所述种子层330的方法还可以是化学气相沉积法或原子层沉积法。
参考图9，在所述接触孔310内沉积第一金属材料层400，所述第一金属材料层400还覆盖位于所述第一层间介质层300上的种子层330。
本实施例中，所述第一金属材料层400为钴材料，钴具有较小的电阻和好的填充性能，用作接触孔插塞可以减小接触电阻，减小RC延迟。
在其它实施例中，所述第一金属材料层400还可以是钌。
本实施例中，所述种子层330的材料与所述第一金属材料层400的材料相同，为钴；在其它实施例中，所述种子层的材料还可以是钌。
本实施例中，在所述接触孔310内沉积所述第一金属材料层400的方法为化学气相沉积法；在其它实施例中，也可以采用电化学镀膜工艺、原子层沉积工艺或物理气相沉积法来沉积所述第一金属材料层。
参考图10，对所述第一金属材料层400进行平坦化处理，使所述第一金属材料层400的顶部表面与所述第一层间介质层300的顶部表面齐平。
本实施例中，在第一层间介质层300上具有阻挡材料层320和种子层330的情况下，平坦化工艺可以将第一层间介质层300上的阻挡材料层320和种子层330一并去除，形成阻挡层321，所述阻挡层321的顶部表面与所述第一层间介质层300的顶部表面齐平。
本实施例中，所述阻挡层321的作用在于阻止第一金属材料向周围的介质层中扩散，防止金属的扩散破坏半导体结构的性能。
本实施例中，采用化学机械研磨对所述第一金属材料层400进行平坦化处理。
参考图11，本实施例中，对所述第一金属材料层400进行平坦化处理后，在所述第一层间介质层300上形成第二层间介质层500。
本实施例中，所述第二层间介质层500的材料为SiO2；在其它实施例中，所述第二层间介质层500的材料还可以为SiN、SiON、AlN、Al2O3、SiC、SiCN、SiOC或SiOCH中的一种或多种。
本实施例中，采用化学气相沉积工艺形成所述第二层间介质层500；在其它实施例中，还可以采用物理气相沉积工艺或者原子层沉积工艺，形成所述第二层间介质层500。
继续参考图11，在所述第二层间介质层500内形成开口510，所述开口510暴露出所述第一金属材料层400的表面。
形成所述开口510的工艺步骤包括：在所述第二层间介质层500上形成第二光刻胶层(未图示)，所述第二光刻胶层定义出待形成的开口510的位置和尺寸；以所述第二光刻胶层为掩膜，刻蚀所述第二层间介质层500，至露出所述第一金属材料层400的表面，形成贯穿所述第二层间介质层500的开口510；去除所述第二光刻胶层。
参考图12，形成所述开口510后，沿所述开口510刻蚀所述第一金属材料层400，至所述第一金属材料层400的顶部表面低于所述阻挡层321的顶部表面，形成第一金属层410。
刻蚀所述第一金属材料层400的方法包括干法刻蚀和湿法刻蚀工艺的其中一种或两种组合。本实施例中，采用干法刻蚀工艺刻蚀所述第一金属材料层400。
刻蚀去除的所述第一金属材料层400的厚度为2nm～10nm。如果去除的第一金属材料层400大于10nm，会导致形成的第一金属层的电阻升高，造成RC延迟；如果去除的第一金属材料层400小于2nm，会无法阻挡后续研磨过程中的研磨液渗透，以及湿法清洗过程中的清洗液渗透，仍然会对第一金属层造成腐蚀；因此，刻蚀去除的第一金属材料层400的厚度范围为2nm～10nm。
参考图13，形成所述第一金属层410后，在所述开口510内沉积第二金属材料层600，所述第二金属材料层600顶部高于所述第二层间介质层500顶部表面，所述第二金属材料层600位于所述第一金属层410上。
本实施例中，所述第二金属材料层600的材料为钨。
本实施例中，采用选择性沉积法沉积所述第二金属材料层600；在其它实施例中，也可以采用电化学镀膜工艺、原子层沉积工艺、化学气相沉积法或物理气相沉积法来沉积所述第二金属材料层。
本实施例中，为了减小电阻，在沉积所述第二金属材料层600之前，不在所述开口510的底部和侧壁形成阻挡层。
参考图14，对所述第二金属材料层600进行平坦化处理，至所述第二金属材料层600的顶部表面与所述第二层间介质层500的顶部表面齐平，形成第二金属层610。
本实施例中，由于所述第一金属层410的顶部表面低于所述阻挡层321顶部表面，因此沉积形成的第二金属材料层600有一部分第一层间介质层400内，即位于所述接触孔310内，由于阻挡层321的顶部表面与第一层间介质层400的顶部表面齐平，则第二金属材料层600与第一层间介质层400之间具有阻挡层321，由于所述阻挡层321的存在，所述第二金属材料层600与所述阻挡层321接触紧密，不容易产生缝隙，后续对所述第二金属材料层600进行平坦化处理和湿法清洗时，化学机械研磨所使用的研磨液以及湿法清洗所使用的清洗液无法通过第二金属材料层600和阻挡层321之间流到第一金属层410上，避免造成第一金属层410损伤，从而有利于半导体结构的性能。
图15至图16是本发明另一实施例中半导体结构形成过程的结构示意图。
另一实施例的不同之处在于，对所述第一金属材料层400进行平坦化处理后，先刻蚀所述第一金属材料层400，再形成第二层间介质层500，对所述第一金属材料层400进行平坦化处理及其之前的工艺步骤与上一实施例中相同，在此不再赘述。
参考图15，对所述第一金属材料层400进行平坦化处理后，刻蚀所述第一金属材料层400，至所述第一金属材料层400的顶部表面低于所述阻挡层321的顶部表面，形成第一金属层410。
刻蚀所述第一金属材料层400的工艺以及厚度与上一实施例相同，在此不再赘述。
参考图16，在所述第一层间介质层300上形成第二层间介质层500。
所述第二层间介质层500的材料和形成方法与上一实施例中相同，在此不再赘述。
继续参考图16，在所述第二层间介质层500内形成开口510，所述开口510露出所述第一金属层410的表面。
形成所述开口510的步骤与上一实施例中相同，在此不再赘述。
形成所述开口510后，在所述开口510内形成所述第二金属层610。
所述第二金属层610的材料和形成方法与上一实施例中相同，在此不再赘述。
相应的，本发明实施例还提供一种半导体结构。
参考图14，所述半导体结构包括：基底，所述基底上形成有栅极结构200，所述栅极结构200两侧的所述基底内具有源漏掺杂区101；第一层间介质层300，位于所述基底上，且所述第一层间介质层300覆盖所述栅极结构200和所述源漏掺杂区101；接触孔310，位于所述第一层间介质层300内，且所述接触孔310暴露出所述栅极结构200表面和所述源漏掺杂区101表面；阻挡层321，位于所述接触孔310的底部和侧壁表面，所述阻挡层321的顶部表面与所述第一层间介质层300的顶部表面齐平；第一金属层410，位于所述接触孔310内，所述第一金属层410的顶部表面低于所述阻挡层321的顶部表面。
本实施例中，所述基底包括：衬底100；位于所述衬底上分立的鳍部110；位于所述鳍部110露出的衬底100上的隔离结构(图未示)，所述隔离结构覆盖鳍部110的部分侧壁，且所述隔离结构顶部低于鳍部110顶部。
本实施例中，所述栅极结构200包括：位于部分所述鳍部110顶部和侧壁表面的栅介质层210；位于所述栅介质层210表面的功函数层220；以及位于所述功函数层220表面的栅电极层230。
本实施例中，所述第一层间介质层300的材料为SiO2；在其它实施例中，所述第一层间介质层的材料还可以为SiN、SiON、AlN、Al2O3、SiC、SiCN、SiOC或SiOCH中的一种或多种。
本实施例中，阻挡层321的材料为TiN；在其它实施例中，所述阻挡层321的材料还可以是TaN、TiSiN或TaSiN的其中一种或多种。
本实施例中，所述第一金属层410的材料为钴，钴具有较小的电阻和好的填充性能，采用钴作为接触孔插塞材料，可以减小RC延迟，提高半导体结构的电学性能。
在其它实施例中，所述第一金属层410的材料还可以是钌。
参考图14，所述半导体结构还包括：位于所述阻挡层321和所述第一金属层410之间的种子层330。
本实施例中，所述种子层330的材料与第一金属层410的材料相同，为钴；在其它实施例中，所述种子层330的材料还可以是钌。
参考图14，所述半导体结构还包括：第二层间介质层500，所述第二层间介质层500位于所述第一层间介质层300上；第二金属层610，位于所述第一金属层410上，且所述第二金属层610还位于所述第二层间介质层500内和部分所述第一层间介质层300内。
本实施例中，所述第二层间介质层500的材料为SiO2；在其它实施例中，所述第二层间介质层500的材料还可以为SiN、SiON、AlN、Al2O3、SiC、SiCN、SiOC或SiOCH中的一种或多种。
本实施例中，所述第二金属层610的材料为钨。
本实施例中，阻挡层321的顶部表面与第一层间介质层300的顶部表面齐平，第一金属层410的顶部表面低于阻挡层321的顶部表面，位于第一金属层410上的第二金属层610部分位于第一层间介质层300内，且第二金属层610与第一层间介质层300之间具有阻挡层321，第二金属层610与阻挡层321接触紧密，因此在化学机械研磨形成第二金属层610的过程中，以及化学机械研磨后进行湿法清洗的过程中，研磨液和清洗液无法通过第二金属层610与阻挡层321之间流到第一金属层410上，避免对第一金属层410造成损伤，有利于提高半导体结构的性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构，其特征在于，包括：
基底，所述基底上形成有栅极结构，所述栅极结构两侧的所述基底内具有源漏掺杂区；
第一层间介质层，位于所述基底上，且所述第一层间介质层覆盖所述栅极结构和所述源漏掺杂区；
接触孔，位于所述第一层间介质层内，且所述接触孔暴露出所述栅极结构表面和所述源漏掺杂区表面；
阻挡层，位于所述接触孔的底部和侧壁表面；
第一金属层，位于所述接触孔内，所述第一金属层的顶部表面低于所述阻挡层的顶部表面。
2.如权利要求1所述的半导体结构，其特征在于，所述阻挡层的顶部表面与所述第一层间介质层的顶部表面齐平。
3.如权利要求2所述的半导体结构，其特征在于，还包括：
第二层间介质层，所述第二层间介质层位于所述第一层间介质层上；
第二金属层，位于所述第一金属层上，且所述第二金属层还位于所述第二层间介质层内和部分所述第一层间介质层内。
4.如权利要求1所述的半导体结构，其特征在于，还包括：种子层，所述种子层位于所述阻挡层表面，所述种子层的顶部表面与所述第一金属层的顶部表面齐平。
5.如权利要求1所述的半导体结构，其特征在于，所述第一金属层顶部表面与所述阻挡层顶部表面的高度差为2nm～10nm。
6.如权利要求1所述的半导体结构，其特征在于，所述第一金属层的材料包括钴和钌。
7.如权利要求1所述的半导体结构，其特征在于，所述阻挡层的材料包括TiN、TaN、TiSiN或TaSiN。
8.如权利要求4所述的半导体结构，其特征在于，所述种子层的材料包括钴或钌。
9.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底上形成有栅极结构，所述栅极结构两侧的所述基底内具有源漏掺杂区；
在所述基底上形成第一层间介质层，所述第一层间介质层覆盖所述栅极结构和所述源漏掺杂区；
在所述第一层间介质层内形成接触孔，所述接触孔暴露出所述栅极结构表面和所述源漏掺杂区表面；
在所述接触孔底部和侧壁上形成阻挡层；
在所述接触孔内形成第一金属层，所述第一金属层的顶部表面低于所述阻挡层的顶部表面。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，所述阻挡层的顶部表面与所述第一层间介质层的顶部表面齐平。
11.如权利要求9所述的半导体结构的形成方法，其特征在于，形成第一金属层的步骤包括：
在所述接触孔内填充第一金属材料层，所述第一金属材料层覆盖所述第一层间介质层顶部；
对所述第一金属材料层进行平坦化处理，使所述第一金属材料层顶部表面与所述第一层间介质层顶部表面齐平；
刻蚀所述第一金属材料层，至所述第一金属材料层的顶部表面低于所述阻挡层的顶部表面，形成第一金属层。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，在对所述第一金属材料层进行平坦化处理之后，刻蚀所述第一金属材料层之前，还包括：
在所述第一层间介质层上形成第二层间介质层；
在所述第二层间介质层内形成开口，所述开口暴露出所述第一金属材料层表面。
13.如权利要求11所述的半导体结构的形成方法，其特征在于，在刻蚀所述第一金属材料层，形成所述第一金属层之后，还包括：
在所述第一层间介质层上形成第二层间介质层；
在所述第二层间介质层内形成开口，所述开口暴露出所述第一金属层表面。
14.如权利要求12或13所述的半导体结构的形成方法，其特征在于，还包括：
在所述第一金属层上形成第二金属层，所述第二金属层位于所述开口内和部分所述接触孔内。
15.如权利要求11所述的半导体结构的形成方法，其特征在于，在所述接触孔内填充第一金属材料层之前，还包括：在所述阻挡层表面形成种子层。
16.如权利要求15所述的半导体结构的形成方法，其特征在于，刻蚀所述第一金属材料层时，刻蚀所述种子层，使所述种子层顶部表面与所述第一金属材料层顶部表面齐平。
17.如权利要求11所述的半导体结构的形成方法，其特征在于，刻蚀去除的所述第一金属材料层的厚度范围为2nm～10nm。
18.如权利要求9所述的半导体结构的形成方法，其特征在于，所述第一金属层的材料包括钴和钌。
19.如权利要求9所述的半导体结构的形成方法，其特征在于，所述阻挡层的材料包括TiN、TaN、TiSiN或TaSiN。
20.如权利要求15所述的半导体结构的形成方法，其特征在于，所述种子层的材料包括钴或钌。
CN202010364865.1A 2020-04-30 2020-04-30 半导体结构及其形成方法 Pending CN113594134A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010364865.1A CN113594134A (zh) 2020-04-30 2020-04-30 半导体结构及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010364865.1A CN113594134A (zh) 2020-04-30 2020-04-30 半导体结构及其形成方法

Publications (1)

Publication Number Publication Date
CN113594134A true CN113594134A (zh) 2021-11-02

Family

ID=78237551

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010364865.1A Pending CN113594134A (zh) 2020-04-30 2020-04-30 半导体结构及其形成方法

Country Status (1)

Country Link
CN (1) CN113594134A (zh)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000041873A (ko) * 1998-12-23 2000-07-15 김영환 금속배선 형성방법
US20070026712A1 (en) * 2005-08-01 2007-02-01 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
CN102487010A (zh) * 2010-12-02 2012-06-06 中芯国际集成电路制造(北京)有限公司 一种金属栅极及mos晶体管的形成方法
US9640482B1 (en) * 2016-04-13 2017-05-02 United Microelectronics Corp. Semiconductor device with a contact plug and method of fabricating the same
CN108538837A (zh) * 2018-03-29 2018-09-14 上海华力集成电路制造有限公司 半导体器件及其形成方法
CN109273407A (zh) * 2017-07-18 2019-01-25 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN109427677A (zh) * 2017-08-24 2019-03-05 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000041873A (ko) * 1998-12-23 2000-07-15 김영환 금속배선 형성방법
US20070026712A1 (en) * 2005-08-01 2007-02-01 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
CN102487010A (zh) * 2010-12-02 2012-06-06 中芯国际集成电路制造(北京)有限公司 一种金属栅极及mos晶体管的形成方法
US9640482B1 (en) * 2016-04-13 2017-05-02 United Microelectronics Corp. Semiconductor device with a contact plug and method of fabricating the same
CN109273407A (zh) * 2017-07-18 2019-01-25 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN109427677A (zh) * 2017-08-24 2019-03-05 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN108538837A (zh) * 2018-03-29 2018-09-14 上海华力集成电路制造有限公司 半导体器件及其形成方法

Similar Documents

Publication Publication Date Title
US11322396B2 (en) Etch stop layer for semiconductor devices
CN110634799B (zh) 用于形成半导体器件的方法以及半导体器件
CN108735656B (zh) 具有多个接触插塞的装置及其制造方法
US7119005B2 (en) Semiconductor local interconnect and contact
CN107452672B (zh) 半导体结构、制造其的方法及制造密封环结构的方法
US9184095B2 (en) Contact bars with reduced fringing capacitance in a semiconductor device
US10204826B1 (en) Method for removing damaged layer embedded in a dielectric layer
CN108321083B (zh) 半导体结构及其形成方法
KR102024971B1 (ko) 반도체 디바이스 및 그 제조 방법
CN114496918A (zh) 集成电路结构及其形成方法
US10784153B2 (en) Metal interconnect structure and method for fabricating the same
CN108962817B (zh) 半导体结构及其形成方法
KR100783868B1 (ko) 반도체장치의 제조방법 및 반도체장치
CN111200017B (zh) 半导体结构及其形成方法
US9202758B1 (en) Method for manufacturing a contact for a semiconductor component and related structure
CN113594134A (zh) 半导体结构及其形成方法
CN115997275A (zh) 半导体结构及其形成方法
CN113161287A (zh) 互连结构及其形成方法
CN114068395B (zh) 半导体结构及其形成方法
CN114078760B (zh) 半导体结构的及其形成方法
CN110828665A (zh) 半导体器件及其形成方法、半导体结构
US20230402530A1 (en) Semiconductor structure and method for forming same
CN113113349B (zh) 半导体结构的形成方法
CN115714127A (zh) 半导体结构及其形成方法
US20020119618A1 (en) Method for forming contacts of memory devices using an etch stop layer

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination