CN113161287A - 互连结构及其形成方法 - Google Patents

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林毓超
李东颖
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Abstract

本申请的实施例是一种形成互连结构方法，包括：在掩模层中形成开口，该开口使掩模层下方的导电部件露出；使用无电镀沉积工艺在开口中形成导电材料，该导电材料形成导电通孔；去除掩模层；在导电通孔的顶面和侧壁上形成共形势垒层；在共形势垒层和导电通孔上方形成介电层；将共形势垒层从导电通孔的顶面去除；以及在导电通孔上方形成导电线并且该导电线电耦合到导电通孔。根据本申请的其他实施例，还提供了互连结构。

Description

互连结构及其形成方法
技术领域
本申请的实施例涉及互连结构及其形成方法。
背景技术
半导体集成电路(IC)行业经历了指数式增长。随着IC材料和设计方面的技术进步，已有几代IC问世，每一代电路都比上一代更小、更复杂。在IC发展的过程中，功能密度(例如，每个芯片区互连器件的数量)普遍增加，而几何尺寸(例如，利用制造工艺可生产的最小元件(或线路))则减小。这种按比例缩小工艺通常其优势体现在会提高生产效率以及降低相关成本。
随着器件的缩小，制造商已经开始使用新的不同材料和/或材料组合以利于缩小器件尺寸。缩小以及结合使用新的不同材料进行缩小还带来了可能在前几代较大几何形状下尚未出现的挑战。
发明内容
根据本申请的实施例，提供了一种形成互连结构的方法，包括：在掩模层中形成开口，开口使掩模层下方的导电部件露出；使用无电镀沉积工艺在开口中形成导电材料，导电材料形成导电通孔；去除掩模层；在导电通孔的顶面和侧壁上形成共形势垒层；在共形势垒层和导电通孔上方形成介电层；将共形势垒层从导电通孔的顶面去除；以及在导电通孔上方形成导电线并且导电线电耦合到导电通孔。
根据本申请的另一个实施例，提供了一种形成互连结构的方法，包括：在衬底上形成第一器件，第一器件包括衬底上的栅电极，源极/漏极区在栅电极的相对侧上；在第一器件和衬底上方形成第一介电层；在第一介电层中形成导电接触件，并且导电接触件电耦合到第一器件的栅电极和源极/漏极区；在第一介电层和导电接触件上方形成光刻胶；在光刻胶内形成第一开口，导电接触件在第一开口中露出；执行无电镀沉积工艺以在第一开口中形成导电材料，第一开口中的导电材料在第一开口中形成导电通孔；去除光刻胶；在导电通孔的顶面和侧壁上共形沉积势垒层；在导电通孔上方形成第二介电层；去除势垒层的部分以露出导电通孔的顶面；以及在导电通孔的顶面上方形成导电线并且导电线耦合到导电通孔的顶面。
根据本申请的又一个实施例，提供了一种互连结构，包括：导电部件，导电部件在衬底上；第一介电层，第一介电层在导电部件和衬底上方；导电通孔，导电通孔延伸穿过第一介电层并且电接触及物理接触导电部件；势垒层，势垒层沿着导电通孔的侧壁和第一介电层的底面，势垒层为共形层，势垒层、导电通孔和第一介电层具有共面的顶面；第二介电层，第二介电层在第一介电层、导电通孔和势垒层上方；以及导电线，导电线延伸穿过第二介电层并且电接触及物理接触导电通孔。
附图说明
结合附图阅读以下详细描述，可更好地理解本公开的各方面。应注意，根据工业中的标准实践，各部件未按比例绘制。实际上，为了论述清楚，各部件的尺寸可以任意增大或减小。
图1至图12示出了根据一些实施例的集成电路的互连结构形成中的中间阶段的截面图。
图13至图14示出了根据一些实施例的集成电路的互连结构形成中的中间阶段的截面图。
图15至图17示出了根据一些实施例的集成电路的互连结构形成中的中间阶段的截面图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的多个不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
根据一些实施例，提供了诸如互连结构中的导电通孔、导电线和金属化层等导电部件以及其形成方法。具体地，使用与导电线不同的图案和导电材料形成工艺来形成导电通孔。不同的图案允许导电通孔具有更宽的间隙填充窗口，并且还允许在导电通孔的底面上没有势垒层的情况下形成导电通孔。因此，不同的图案和形成工艺允许导电通孔实现改善的金属间隙填充和的较低的接触电阻。在一些实施例中，其接触电阻比常规方式形成的导电通孔的接触电阻降低50％以上。此外，所公开的工艺无需蚀刻停止层，从而由于势垒层不沉积在通孔和/或线开口中的蚀刻停止层侧壁上，使得可以提高势垒层的完整性。
图1至图12示出了根据一些实施例的集成电路的导电部件和互连结构形成中的各种中间阶段的截面图。
图1示出了根据一些实施例的晶圆100上的包括衬底50(例如，半导体衬底)的半导体结构的截面图，其中可以在衬底50上方形成各种电子器件。可在各种电子器件及衬底50上方形成多层互连系统。通常，如将在下文中更详细论述的，图1示出了形成在衬底50上的鳍式场效应晶体管(FinFET)器件60。然而，平面晶体管、全环绕栅极(GAA)晶体管及其他类型的器件均在本公开的预期范围内。
一般地，图1所示的衬底50可以包括体半导体衬底或绝缘体上硅(SOI)衬底。SOI衬底包括在薄半导体层下方的绝缘体层，该薄半导体层是SOI衬底的有源层。有源层的半导体和体半导体通常包括晶体半导体材料硅，但可以包括一种或多种其他半导体材料，诸如锗、硅锗合金、化合物半导体(例如，GaAs、AlAs、InAs、GaN、AlN等)或其合金(例如，GaxAl1-xAs、GaxAl1-xN、InxGa1-xAs等)、氧化物半导体(例如，ZnO、SnO2、TiO2、Ga2O3等)或其组合。半导体材料可以是掺杂的或未掺杂的。可使用的其他衬底包括多层衬底、梯度衬底或混合晶向衬底。
图1所示的FinFET器件60是形成在称为鳍58的半导体突起的鳍形条中的三维半导体上金属场效应晶体管(MOSFET)结构。图1所示的截面是沿方向平行于源极和漏极区54之间的电流方向的鳍的纵轴截取的。可以通过使用光刻和蚀刻技术对衬底进行图案化来形成鳍58。例如，可以使用间隔件图像转移(SIT)图案化技术。在此方法中，在衬底上方形成牺牲层，使用合适的光刻和蚀刻工艺将其图案化以形成心轴。使用自对准工艺在心轴旁边形成间隔件。通过适当的选择性蚀刻工艺去除牺牲层。然后，每个剩余的间隔件可以用作硬掩模，以通过使用例如反应离子蚀刻(RIE)在衬底50上蚀刻沟槽来图案化各鳍58。图1示出了单个鳍58，然而衬底50可以包括任何数量的鳍。
图1示出了沿鳍58的相对侧壁形成的浅沟槽绝缘(STI)区62。可以通过沉积一种或多种介电材料(例如，氧化硅)以完全填充鳍周围的沟槽，然后使介电材料的顶面凹陷来形成STI区62。可以使用高密度等离子体化学气相沉积(HDP-CVD)、低压CVD(LPCVD)、次大气压CVD(SACVD)、可流动CVD(FCVD)、旋涂等或其组合来沉积STI区62的介电材料。在沉积之后，可以执行退火工艺或固化工艺。在一些情况下，STI区62可以包括衬垫，例如，通过氧化硅表面生长的热氧化物衬垫。凹陷工艺可以利用例如平坦化工艺(例如，化学机械抛光(CMP))，然后利用选择性蚀刻工艺(例如湿法蚀刻或干法蚀刻或其组合)，其可以使STI区62中的介电材料的顶面凹陷，使得鳍58的上部突出于周围的绝缘STI区62。在一些情况下，也可以通过平坦化工艺去除用于形成鳍58的图案化硬掩模。
在一些实施例中，图1示出的FinFET器件60的栅极结构68是可以使用后栅极工艺流程形成的高k金属栅极(HKMG)栅极结构。在后栅极工艺流程中，在形成STI区62之后形成牺牲伪栅极结构(未示出)。伪栅极结构可以包括伪栅极介电质、伪栅电极和硬掩模。首先，可以沉积伪栅极介电材料(例如，氧化硅、氮化硅、氮氧化硅等)。接下来，可以在伪栅极介电质上方沉积伪栅极材料(例如，非晶硅、多晶硅等)，然后进行平坦化(例如，通过CMP)。可以在伪栅极材料上方形成硬掩模层(例如，氮化硅、碳化硅等)。然后，通过图案化硬掩模并使用适当的光刻和蚀刻技术将该图案转移至伪栅极介电质和伪栅极材料来形成伪栅极结构。伪栅极结构可以沿着突出的鳍58的多个侧面延伸，并且在STI区62的表面上方在鳍58之间延伸。如下面更详细地描述的，伪栅极结构可以由图1所示的栅极结构68代替。图1中右侧所示的栅极结构68(见鳍58的顶部)为例如沿着鳍58的突出于STI区62之上的部分的侧壁延伸和在侧壁上方延伸的有源栅极结构实例。图1中左侧的栅极结构68为在STI区62上方，诸如在相邻的鳍58之间延伸的栅极结构实例。可以使用诸如CVD、等离子体增强CVD(PECVD)、原子层沉积(ALD)、等离子体增强ALD(PEALD)等任何合适的方法或者通过半导体表面热氧化或其组合进行沉积用于形成伪栅极结构和硬掩模的材料。
图1所示的FinFET 60的源极和漏极区54以及间隔件72以例如自对准伪栅极结构的方式形成。可以通过在伪栅极图案化完成之后，执行间隔件介电层沉积和各向异性蚀刻来形成间隔件72。间隔件介电层可以包括一种或多种介电质，例如氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅等或其组合。各向异性蚀刻工艺将间隔件介电层从伪栅极结构的顶部上方去除，留下沿着伪栅极结构的侧壁的间隔件72，其横向延伸到鳍58的表面的部分(如图1的右侧所示)或STI区62的表面的部分上(如图1的左侧所示)。
源极和漏极区54是与鳍58接触的半导体区。在一些实施例中，源极和漏极区54可以包括重掺杂区和相对轻掺杂漏极(LDD)扩展。通常，使用间隔件72将重掺杂区与伪栅极结构间隔开，而LDD区可以在形成间隔件72之前形成，从而在间隔件72之下延伸，在一些实施例中，进一步延伸到伪栅极结构下方的半导体的部分中。例如，可通过使用离子注入工艺注入掺杂剂(例如，As、P、B、In等)来形成LDD区。
源极和漏极区54可以包括外延生长区。例如，在形成LDD区之后，可形成间隔件72，随后可以以与间隔件72自对准的方式形成重掺杂源极和漏极区。具体地，可首先蚀刻鳍以形成凹槽，然后通过选择性外延生长(SEG)工艺在凹槽中沉积晶体半导体材料来形成重掺杂源极和漏极区，该材料可填充凹槽且通常延伸超过鳍的原始表面及在原始表面之上以形成凸起的源极-漏极结构，如图1所示。晶体半导体材料可以是元素半导体材料(例如，Si或Ge等)或合金(例如，Si1-xCx或Si1-xGex、Si1-x-yGexCy等)。SEG工艺可以使用任何合适的外延生长方法，例如，气相/固相/液相外延(VPE、SPE、LPE)或金属有机CVD(MOCVD)或分子束外延(MBE)等。高剂量(例如，1014cm-2至1016cm-2)的掺杂剂可以在SEG期间原位引入到重掺杂源极和漏极区54中，或者在SEG之后执行离子注入工艺来引入，或者通过其组合来引入。可以通过其他工艺形成源极和漏极区54，例如掺杂剂离子注入等。
仍然参考图1，在该结构上方沉积第一层间介电(ILD)层76。在一些实施例中，可以在沉积ILD材料之前沉积合适的介电质(例如，氮化硅、碳化硅等或其组合)的接触蚀刻停止层(CESL)(未示出)。可以执行平坦化工艺(例如，CMP)以将多余的ILD材料和任何剩余的硬掩模材料从伪栅极上方去除，以形成顶面，其中伪栅极材料的顶面被露出并且可以与第一ILD层76的顶面共面(在工艺变化内)。
然后，可以首先使用一种或多种蚀刻技术去除伪栅极结构，从而在各个间隔件72之间产生凹槽，来形成图1中所示的HKMG栅极结构68。接下来，可沉积包括一种或一种以上介电质的替换栅极介电层66，然后沉积包括一种或一种以上导电材料的替换导电栅极层64，以完全填充凹槽。栅极介电层66包括例如高k介电材料，诸如金属氧化物和/或硅酸盐(例如，Hf、Al、Zr、La、Mg、Ba、Ti和其他金属氧化物和/或硅酸盐)、氮化硅、氧化硅等、其组合或其多层。在一些实施例中，导电栅极层64可以是多层金属栅极堆叠，其包括在栅极介电层66的顶部上依次形成的势垒层、功函数层和栅极填充层。用于势垒层的示例性材料包括TiN、TaN、Ti、Ta等或其多层组合。对于p型FET，功函数层可以包括TiN、TaN、Ru、Mo、Al，对于n型FET，功函数层可以包括Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr。可以使用其他合适的功函数材料或其组合或多层。填充凹槽的剩余部分的栅极填充层可以包括金属，例如Cu、Al、W、Co、Ru等或其组合或其多层。可以通过任何合适的方法沉积用于形成栅极结构的材料，例如，CVD、PECVD、物理气相沉积(PVD)、ALD、PEALD、电化学镀(ECP)、无电镀等。可以使用例如CMP工艺将栅极结构层64和66的多余部分从第一ILD层76的顶面上方去除。如图1所示，所生成的结构可以是共面表面(在工艺变化内)，包括第一ILD层76的露出顶面、间隔件72以及嵌在各间隔件72之间的HKMG栅极层(即，栅极结构层64和66)的剩余部分。
如图1所示，第二ILD层78可以沉积在第一ILD层76上方。在一些实施例中，形成第一ILD层76和第二ILD层78的绝缘材料可以包括氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺硼磷硅酸盐玻璃(BPSG)、未掺杂硅酸盐玻璃(USG)、低介电常数(低k)介电质，诸如氟硅酸盐玻璃(FSG)、碳氧化硅(SiOCH)、掺碳氧化物(CDO)、可流动氧化物或多孔氧化物(例如，干凝胶/气凝胶)等或其组合。可以使用任何合适的方法，诸如CVD、PVD、ALD、PEALD、PECVD、SACVD、FCVD、旋涂等或其组合，来沉积用于形成第一ILD层76和第二ILD层78的介电材料。在一些实施例中，在所示ILD层上方和/或下方的结构上还形成一个或多个蚀刻停止层(未具体示出)。
如图1所示，形成在衬底50中的电子器件的电极可以使用穿过中间介电层形成的导电连接头(例如，接触塞74)电连接到第一互连级(随后在后面的图中形成)的导电部件。在图1所示的实例中，接触塞74与FinFET 60的源极和漏极区54电连接。到栅电极的接触塞74通常形成在STI区62上方。不同的栅电极64(图1中左侧所示)示出了这种接触件。可以使用光刻技术形成接触塞74。例如，可以在第二ILD层78上方形成图案化掩模,用于蚀刻延伸穿过第二ILD层78的开口以露出STI区62上方的栅电极64的部分，以及蚀刻在鳍58上方的进一步延伸穿过第一ILD层76和第一ILD层76下方的CESL(未示出)衬垫的开口以露出源极和漏极区54的部分。在一些实施例中，可以使用各向异性干法蚀刻工艺，其中在两个连续步骤中执行蚀刻。相对于用于导电栅极层64和CESL的材料的蚀刻速率，用于蚀刻工艺的第一步骤的蚀刻剂对于第一ILD层76和第二ILD层78的材料具有较高的蚀刻速率，CESL可以是源极和漏极区54的重掺杂区的顶面的衬垫。当进行蚀刻工艺的第一步骤露出CESL，便可执行蚀刻工艺的第二步骤，其中可改变蚀刻剂以选择性地去除CESL。虽然示出了两个ILD层(例如，第一ILD层76和第二ILD层78)，但是仅具有单个ILD层或者具有三个或以上ILD层的实施例也在本公开的预期范围内。
在一些实施例中，导电衬垫可以形成在第一ILD层76和第二ILD层78中的开口中。随后，用导电填充材料填充开口。衬垫包括用于减少导电材料从接触塞74向外扩散到周围介电材料中的势垒金属。在一些实施例中，衬垫可以包括两个势垒金属层。第一势垒金属与源极和漏极区54中的半导体材料接触，随后可以与源极和漏极区54中的重掺杂半导体发生化学反应，以形成低电阻欧姆接触，之后可以去除未反应的金属。例如，如果源极和漏极区54中的重掺杂半导体是硅或硅锗合金半导体，则第一势垒金属可以包括Ti、Ni、Pt、Co、其他合适的金属或其合金。导电衬垫的第二势垒金属层可以另外包括其他金属(例如，TiN、TaN、Ta或其他合适的金属或其合金)。可以使用任何可接受的沉积技术(例如，CVD、ALD、PEALD、PECVD、PVD、ECP、无电镀等或其任何组合)在导电衬层上方沉积导电填充材料(例如，W、Al、Cu、Ru、Ni、Co、上述金属合金等或其任何组合)以填充接触开口。接着，可以使用平坦化工艺(例如，CMP)将所有导电材料的多余部分从第二ILD层78的表面上方去除。所生成的导电塞延伸到第一ILD层76和第二ILD层78中，构成与电子器件的诸如三栅极FinFET等电极进行物理和电连接的接触塞74，如图1所示。在一些实施例中，接触塞74的宽度从接触塞74的顶面到接触塞74的底面变小。换句话说，在一些实施例中，接触塞74从顶面到底面逐渐变细。在该实例中，使用相同的处理步骤同时形成到STI区62上方的电极的接触件和到鳍58上方的电极的接触件。然而，在其他实施例中，这两种类型的接触件可以分开形成。
在图2中，光刻胶108形成于FinFET60与其他电子器件、第二ILD78和接触塞74上方。光刻胶108可形成为厚度在50nm至150nm范围内，例如100nm。然后，图案化光刻胶108以在接触塞74上方形成通孔开口110。在一些实施例中，通孔开口110的侧壁垂直于(在工艺变化内)衬底50的主表面。
如图3所示，在通孔开口110中形成金属材料。在一些实施例中，通孔开口110填充有金属材料。金属材料可以通过例如镀覆工艺形成，诸如无电镀工艺等。无电镀工艺也可称为无电镀沉积(ELD)工艺。形成在通孔开口110中的金属材料可以使铜、钴、镍等或其组合。在形成金属材料之后，可以执行诸如化学机械抛光(CMP)工艺等平坦化工艺以去除金属材料的多余部分，该多余部分在光刻胶108的表面上方。在一些实施例中，由于可能不存在金属材料的多余部分或者多余部分可能在容许公差内，所以可以省略平坦化工艺。通过在通孔开口110中形成金属材料来形成导电通孔112。导电通孔112用于提供与接触塞74的电连接。在平坦化工艺后，导电通孔112具有与光刻胶108的顶面共面(在工艺变化内)的顶面。在一些实施例中，导电通孔112的侧壁垂直于(在工艺变化内)衬底50的主表面，接触塞74的侧壁不垂直于衬底50的主表面。换句话说，导电通孔112从顶面到底面具有相同的宽度，并且接触塞从顶面到底面逐渐变细。
在一些实施例中，导电通孔112具有小于或等于100nm的高度，例如在40nm至100nm范围内。在一些实施例中，导电通孔112具有小于或等于20nm的宽度，例如在8nm至20nm范围内。
如图4所示，在形成导电通孔112之后，去除光刻胶108。可以通过可接受的灰化或剥离工艺去除光刻胶108，诸如使用氧等离子体等。
在图5中，势垒层114形成在导电通孔112的顶面和侧壁上，并且沿着第二ILD层78的顶面。势垒层114用作导电通孔112和随后形成的介电层116之间的屏障(例如，见图6)。作为实例，势垒层114可以帮助防止导电通孔112的金属材料扩散到周围的介电层116中。在一些实施例中，势垒层114可以形成为共形层，例如，水平部分和竖直部分的厚度之差小于水平厚度的10％。根据一些实施例，势垒层114的形成可包括ALD、PVD等或其组合。势垒层114可以由钽、钛、氮化钽、氮化钛等或其组合形成。在一些实施例中，势垒层114形成为厚度小于或等于5nm，例如在2nm至5nm范围内。
在图6中，在第二ILD层78和导电通孔112的顶部和侧壁上的和势垒层114上方形成介电层116。介电层116提供导电通孔112之间的电绝缘，并且还提供对覆盖结构的结构支撑。介电层116可以通过旋涂工艺等形成。介电层116可以是由k值低于3.0的低k介电材料形成的层。介电层116可以是由k值小于2.5的超低k(ELK)介电材料形成的层。在一些实施例中，介电层116可由含氧和/或含碳的低k介电材料、氢硅倍半氧烷(HSQ)、甲基硅倍半氧烷(MSQ)等形成。
如图7所示，执行平坦化工艺，例如CMP工艺，以平坦化晶圆100的顶面并露出导电通孔112的顶面。在一个实施例中，执行CMP工艺以去除介电层116的多余部分和势垒层的在导电通孔112上方的部分，以露出导电通孔112的顶面。在平坦化工艺之后，势垒层114、导电通孔112和介电层116的顶面是共面的(在工艺变化内)。此外，势垒层114、导电通孔112和介电层116的底面是共面的(在工艺变化内)。
图8示出了在介电层116和导电通孔112上方沉积和图案化介电层118。介电层118提供随后形成的导电线128之间的电绝缘，并且还提供对覆盖结构的结构支撑。介电层116可以是由k值低于3.0的低k介电材料形成的层。介电层116可以是由k值小于2.5的超低k(ELK)介电材料形成的层。在一些实施例中，介电层116可由含氧和/或含碳的低k介电材料、氢硅倍半氧烷(HSQ)、甲基硅倍半氧烷(MSQ)等形成。例如，介电层可以通过CVD工艺形成。
在沉积介电层116之后，在导电通孔112上方介电层118中形成沟槽开口120，以露出导电通孔112。沟槽开口120可以通过例如图案化和蚀刻工艺形成。
在图9中，在晶圆100的露出表面上(例如，在介电层118上)以及在沟槽开口120的侧壁和底面上形成势垒层122。势垒层122用作随后形成的导电线128与介电层116和122之间的屏障(例如，见图12)。作为实例，势垒层122可以帮助防止导电线128的金属材料扩散到周围的介电层116和118中。根据一些实施例，势垒层122的形成可包括ALD、PVD等或其组合。势垒层114可以由钽、钛、氮化钽、氮化钛等或其组合形成。在一些实施例中，势垒层114形成为厚度小于或等于5nm，例如在2nm至5nm范围内。
图10示出了在形成于介电层118上以及沟槽开口120的侧壁和底面上的势垒层122上形成晶种层124。晶种层124为用于形成导电材料126(例如，见图11)的后续镀覆工艺提供导电材料。根据一些实施例，晶种层124的形成可以包括ALD、CVD、PVD等或其组合。晶种层124可以包括铜或铜合金。在一些实施例中，晶种层可以形成为厚度小于或等于10nm，例如在4nm至10nm范围内。
在图11中，导电材料126填充到晶种层124上方的开口120中。多余的导电材料126也可以沿着晶种层124的顶面形成。导电材料126可以是包括金属或金属合金的金属材料，诸如铜、银、金、钨、钴、铝或其合金。可以使用电镀工艺来填充开口120，例如高压电镀。在其他实施例中，可使用CVD、PVD、ALD或无电镀来填充开口120。
在图12中，可执行平坦化工艺以去除导电材料126、晶种层124、势垒层122的多余部分，从而在开口120中形成导电线128。平坦化工艺可以是研磨或CMP，可以执行该工艺以使得导电材料126、晶种层124、势垒层122和介电层的顶面共面(在工艺变化内)。导电线128包括导电材料126的剩余部分以及沿着导电材料126的侧壁和底部延伸的晶种层124和势垒层122的剩余部分。因此，导电线128物理和电连接至导电通孔112。在一些实施例中，导电线128具有小于或等于100nm的高度，例如在40nm至100nm范围内。在一些实施例中，导电线128具有小于或等于30nm的宽度，例如在14nm至30nm范围内。
可以重复形成图2至图12中的导电通孔112和导电线128的工艺，以形成集成电路所期望和/或所需层数的互连结构层。
图1至图12中描述的工艺和结构具有优点。具体地，使用与导电线128不同的图案和导电材料形成工艺来形成导电通孔112。不同的图案允许导电通孔112具有更宽的间隙填充窗口，并且还允许在导电通孔112的底面上没有势垒层的情况下形成导电通孔112。因此，不同的图案和形成工艺允许导电通孔112实现改善的金属间隙填充和的较低的接触电阻。此外，所公开的工艺无需蚀刻停止层，从而由于势垒层114/122不沉积在通孔和/或线开口中的蚀刻停止层侧壁上，使得可以提高势垒层114/122的完整性。
虽然在图2至图12中形成导电通孔112和导电线128的工艺被描述为形成在耦合到晶体管的栅电极和源极/漏极区的接触塞74上方，但是形成导电通孔112和导电线128的工艺可适用于其它结构。例如，可以利用形成导电通孔112和导电线128的工艺代替接触塞74来使导电通孔112与栅电极和源极/漏极区连接。而且，形成导电通孔112和导电线128的工艺可以应用于衬底50中的部件的连接。
图13和图14示出了根据一些实施例的集成电路的导电部件和互连结构形成中的各种中间阶段。该实施例类似于先前的实施例，除了在该实施例中导电通孔112是导电材料的多层堆叠。关于该实施例的与之前描述的实施例相似的细节在此不重复赘述。
图13是类似于上面图3示出和描述的处理的中间阶段，实现该处理的中间阶段的细节在此不重复赘述。
在图13中，在通孔开口110中形成金属材料的多层堆叠。由于例如金属的多层堆叠中的顶层用作保护层以防止覆盖的金属层电迁移到通孔中，因此多层堆叠通孔的可靠性可以提高。在一些实施例中，通孔开口110填充有金属材料的多层堆叠，诸如第一金属层112A和第一金属层112A上方的第二金属层112B。金属材料的多层堆叠可以通过例如多种镀覆工艺形成，诸如多种无电镀工艺(ELD工艺)等。形成在通孔开口110中的金属材料可以是铜、钴、镍等或其组合。在具体实例中，第一金属层112A为通过第一ELD工艺沉积的铜层，第二金属层112B为通过第二ELD工艺沉积的钴层。在该具体实施例中，钴层用作保护层，可以防止覆盖层电迁移到导电通孔112中，因此可以提高互连结构的可靠性。第一金属层112A可以形成为部分填充通孔开口110，然后第二金属层112B可以形成在第一金属层112A上以填充通孔开口110的剩余部分。
在形成金属材料之后，可以执行诸如CMP工艺等平坦化工艺以去除第二金属层112B的多余部分，该多余部分在光刻胶108的表面上方。在一些实施例中，由于可能不存在金属层的多余部分或者多余部分可能在容许公差内，所以可以省略平坦化工艺。
图14示出了在图13的结构上进行后续处理后的结构。图13与图14之间的处理步骤类似于图3至图12中所示出和描述的步骤，在此不重复赘述。
图15至图17示出了根据一些实施例的集成电路的导电部件和互连结构形成中的各种中间阶段。该实施例类似于先前的实施例，除了在该实施例中省略了介电层118以及在介电层116中形成导电通孔112和导电线128。该实施例允许去掉平坦化介电层116的步骤和形成介电层118的步骤。关于该实施例的与之前描述的实施例相似的细节在此不重复赘述。
图15是类似于上面图6中示出和描述的处理的中间阶段，实现该处理的中间阶段的细节在此不重复赘述。在一些实施例中，介电层116可以形成为厚度小于或等于150nm，例如在80nm到150nm范围内。
在图16中，示出了形成沟槽开口140。与上述的沟槽开口120类似，沟槽开口140形成在介电层116中以露出通孔112的顶面。在一些实施例中，沟槽开口140具有小于或等于80nm的高度，例如在30nm至80nm范围内。
图17示出了对图16的结构进行后续处理后的结构。图16与图17之间的处理步骤类似于图8至图12中所示出和描述的步骤，在此不重复赘述。
在一些实施例中，形成导电通孔112的工艺可以应用于形成导电线128，使得可以利用上述用于导电通孔112的工艺来形成互连结构中的所有(或所需数量的)导电部件。
实施例可获得优势。根据一些实施例，提供了诸如互连结构中的导电通孔、导电线和金属化层等导电部件以及其形成方法。具体地，使用与导电线不同的图案和导电材料形成工艺来形成导电通孔。不同的图案允许导电通孔具有更宽的间隙填充窗口，并且还允许在导电通孔的底面上没有势垒层的情况下形成导电通孔。因此，不同的图案和形成工艺允许导电通孔实现改善的金属间隙填充和的较低的接触电阻。在一些实施例中，其接触电阻比常规方式形成的导电通孔的接触电阻降低50％以上。此外，所公开的工艺无需蚀刻停止层，从而由于势垒层不沉积在通孔和/或线开口中的蚀刻停止层侧壁上，使得可以提高势垒层的完整性。
根据本申请的一个实施例，提供了一种形成互连结构的方法，包括：在掩模层中形成开口，开口使掩模层下方的导电部件露出；使用无电镀沉积工艺在开口中形成导电材料，导电材料形成导电通孔；去除掩模层；在导电通孔的顶面和侧壁上形成共形势垒层；在共形势垒层和导电通孔上方形成介电层；将共形势垒层从导电通孔的顶面去除；以及在导电通孔上方形成导电线并且导电线电耦合到导电通孔。在一些实施例中，导电线物理接触导电通孔和共形势垒层的顶面。在一些实施例中，形成共形势垒层包括：执行原子层沉积工艺，原子层沉积工艺形成共形势垒层。在一些实施例中，共形势垒层不在导电通孔与导电部件之间。在一些实施例中，其中，形成导电线包括：在介电层中形成第二开口，其中，形成第二开口使共形势垒层从导电通孔的顶面去除；在第二开口中形成第二势垒层；在第二势垒层上形成晶种层；以及在第二开口中的晶种层上形成第二导电材料。在一些实施例中，形成互连结构的方法还包括：平坦化介电层、共形势垒层和导电通孔以露出导电通孔的顶面，其中，平坦化介电层使共形势垒层从导电通孔的顶面去除；在平坦化的介电层、平坦化的共形势垒层和平坦化的导电通孔上方形成第二介电层；在第二介电层中形成第二开口，导电通孔的顶面在第二开口中露出；以及在第二开口中形成导电线。在一些实施例中，导电通孔的导电材料包括铜。在一些实施例中，使用无电镀沉积工艺在开口中形成导电材料还包括：执行第一无电镀沉积工艺以在开口中形成第一导电材料，第一导电材料部分填充开口；以及执行第二无电镀沉积工艺以在开口中的第一导电材料上形成第二导电材料，第一导电材料与第二导电材料不同。在一些实施例中，第一导电材料是铜，第二导电材料是钴。
根据本申请的另一个实施例，提供了一种形成互连结构的方法，包括：在衬底上形成第一器件，第一器件包括衬底上的栅电极，源极/漏极区在栅电极的相对侧上；在第一器件和衬底上方形成第一介电层；在第一介电层中形成导电接触件，并且导电接触件电耦合到第一器件的栅电极和源极/漏极区；在第一介电层和导电接触件上方形成光刻胶；在光刻胶内形成第一开口，导电接触件在第一开口中露出；执行无电镀沉积工艺以在第一开口中形成导电材料，第一开口中的导电材料在第一开口中形成导电通孔；去除光刻胶；在导电通孔的顶面和侧壁上共形沉积势垒层；在导电通孔上方形成第二介电层；去除势垒层的部分以露出导电通孔的顶面；以及在导电通孔的顶面上方形成导电线并且导电线耦合到导电通孔的顶面。在一些实施例中，势垒层从第一介电层延伸到导电线。在一些实施例中，势垒层不在导电接触件与导电通孔之间。在一些实施例中，其中，执行无电镀沉积工艺以在第一开口中形成导电材料还包括：执行第一无电镀沉积工艺以在第一开口中形成第一导电材料，第一导电材料部分填充第一开口；以及执行第二无电镀沉积工艺以在第一开口中的第一导电材料上形成第二导电材料，第一导电材料与第二导电材料不同。在一些实施例中，第一导电材料是铜，第二导电材料是钴。在一些实施例中，其中，形成导电线包括：在第二介电层中形成第二开口，其中，形成第二开口使势垒层去除以露出导电通孔的顶面；在第二开口中形成第二势垒层；在第二势垒层上形成晶种层；以及在第二开口中的晶种层上形成第二导电材料。在一些实施例中，形成互连结构的方法还包括：平坦化第二介电层、势垒层和导电通孔以露出导电通孔的顶面，其中，平坦化第二介电层使势垒层去除以露出导电通孔的顶面；在平坦化的第二介电层、平坦化的势垒层和平坦化的导电通孔上方形成第三介电层；在第三介电层中形成第二开口，导电通孔的顶面在第二开口中露出；以及在第二开口中形成导电线。在一些实施例中，导电接触件从顶面到底面逐渐变细，并且其中导电通孔从顶面到底面具有相同的宽度。
根据本申请的又一个实施例，提供了一种互连结构，包括：导电部件，导电部件在衬底上；第一介电层，第一介电层在导电部件和衬底上方；导电通孔，导电通孔延伸穿过第一介电层并且电接触及物理接触导电部件；势垒层，势垒层沿着导电通孔的侧壁和第一介电层的底面，势垒层为共形层，势垒层、导电通孔和第一介电层具有共面的顶面；第二介电层，第二介电层在第一介电层、导电通孔和势垒层上方；以及导电线，导电线延伸穿过第二介电层并且电接触及物理接触导电通孔。在一些实施例中，互连结构还包括：第一器件，第一器件在衬底上，第一器件包括在衬底上的栅电极，源极/漏极区在栅电极的相对侧上；第三介电层，第三介电层在第一器件和衬底上方，第一介电层在第三介电层上方；以及导电接触件，导电接触件在第三介电层中并且电耦合到第一器件的栅电极和源极/漏极区，导电部件为导电接触件之一。在一些实施例中，导电通孔包括在铜层上方的钴层。
上述内容概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应该理解，他们可以容易地使用本公开作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本公开的精神和范围，并且在不背离本发明的精神和范围的情况下，可以做出多种变化、替换以及改变。

Claims (10)

1.一种形成互连结构的方法，包括：
在掩模层中形成开口，所述开口使所述掩模层下方的导电部件露出；
使用无电镀沉积工艺在所述开口中形成导电材料，所述导电材料形成导电通孔；
去除所述掩模层；
在所述导电通孔的顶面和侧壁上形成共形势垒层；
在所述共形势垒层和所述导电通孔上方形成介电层；
将所述共形势垒层从所述导电通孔的所述顶面去除；以及
在所述导电通孔上方形成导电线并且所述导电线电耦合到所述导电通孔。
2.根据权利要求1所述的方法，其中，所述导电线物理接触所述导电通孔和所述共形势垒层的顶面。
3.根据权利要求1所述的方法，其中，所述形成所述共形势垒层包括：
执行原子层沉积工艺，所述原子层沉积工艺形成所述共形势垒层。
4.根据权利要求1所述的方法，其中，所述共形势垒层不在所述导电通孔与所述导电部件之间。
5.根据权利要求1所述的方法，其中，所述形成所述导电线包括：
在所述介电层中形成第二开口，其中，所述形成所述第二开口使所述共形势垒层从所述导电通孔的所述顶面去除；
在所述第二开口中形成第二势垒层；
在所述第二势垒层上形成晶种层；以及
在所述第二开口中的所述晶种层上形成第二导电材料。
6.根据权利要求1所述的方法，还包括：
平坦化所述介电层、所述共形势垒层和所述导电通孔以露出所述导电通孔的所述顶面，其中，所述平坦化所述介电层使所述共形势垒层从所述导电通孔的所述顶面去除；
在所述平坦化的介电层、所述平坦化的共形势垒层和所述平坦化的导电通孔上方形成第二介电层；
在所述第二介电层中形成第二开口，所述导电通孔的所述顶面在所述第二开口中露出；以及
在所述第二开口中形成所述导电线。
7.根据权利要求1所述的方法，其中，所述导电通孔的所述导电材料包括铜。
8.根据权利要求1所述的方法，其中，所述使用无电镀沉积工艺在所述开口中形成所述导电材料还包括：
执行第一无电镀沉积工艺以在所述开口中形成第一导电材料，所述第一导电材料部分填充所述开口；以及
执行第二无电镀沉积工艺以在所述开口中的所述第一导电材料上形成第二导电材料，所述第一导电材料与所述第二导电材料不同。
9.一种形成互连结构的方法，包括：
在衬底上形成第一器件，所述第一器件包括所述衬底上的栅电极，源极/漏极区在所述栅电极的相对侧上；
在所述第一器件和所述衬底上方形成第一介电层；
在所述第一介电层中形成导电接触件，并且所述导电接触件电耦合到所述第一器件的所述栅电极和源极/漏极区；
在所述第一介电层和所述导电接触件上方形成光刻胶；
在所述光刻胶内形成第一开口，所述导电接触件在所述第一开口中露出；
执行无电镀沉积工艺以在所述第一开口中形成导电材料，所述第一开口中的所述导电材料在所述第一开口中形成导电通孔；
去除所述光刻胶；
在所述导电通孔的顶面和侧壁上共形沉积势垒层；
在所述导电通孔上方形成第二介电层；
去除所述势垒层的部分以露出所述导电通孔的顶面；以及
在所述导电通孔的所述顶面上方形成导电线并且所述导电线耦合到所述导电通孔的所述顶面。
10.一种互连结构，包括：
导电部件，所述导电部件在衬底上；
第一介电层，所述第一介电层在所述导电部件和所述衬底上方；
导电通孔，所述导电通孔延伸穿过所述第一介电层并且电接触及物理接触所述导电部件；
势垒层，所述势垒层沿着所述导电通孔的侧壁和所述第一介电层的底面，所述势垒层为共形层，所述势垒层、导电通孔和第一介电层具有共面的顶面；
第二介电层，所述第二介电层在所述第一介电层、所述导电通孔和所述势垒层上方；以及
导电线，所述导电线延伸穿过所述第二介电层并且电接触及物理接触所述导电通孔。
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