CN109427677A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，其中方法包括：提供基底，基底上具有栅极层，栅极层内具有杂质离子，栅极层两侧的基底内具有源漏掺杂区，基底、源漏掺杂区和栅极层上具有介质层；去除源漏掺杂区上的部分介质层，直至暴露出源漏掺杂区，在介质层内形成源漏接触孔；去除栅极层上的部分介质层，直至暴露出栅极层，在介质层内形成栅极接触孔；在栅极接触孔底部形成阻挡层；在阻挡层上和源漏接触孔底部形成金属层；进行退火处理，使所述金属层与源漏接触孔底部的源漏掺杂区材料反应，在源漏接触孔底部形成金属硅化物层。所述方法形成的器件的接触电阻较小。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体技术的不断发展，半导体器件的尺寸不断减小。随着半导体器件的尺寸缩小，MOS晶体管的接触电阻对于MOS晶体管以及整个半导体芯片的性能影响越来越大。为了提高半导体芯片的性能，需要降低MOS晶体管的接触电阻。而MOS晶体管的接触电阻中，由于源极、漏极的面积较小，与导电插塞之间的接触电阻较大，对MOS晶体管的性能影响较大，使得半导体器件的运行速度大大下降。
自对准硅化物的形成工艺在源极和漏极表面形成金属硅化物可以有效的降低源极、漏极与导电插塞之间的接触电阻。现有技术中自对准硅化物的形成工艺主要是通过蒸发或者溅射工艺在多晶硅表面形成金属层；然后进行退火处理，金属与衬底材料反应生成金属硅化物；然后去除未反应的金属层。
然而，形成金属硅化物时，易引起金属栅极与金属栅极上方接触插塞的接触电阻较大。
发明内容
本发明解决的技术问题是提供一种半导体结构的形成方法，以降低源漏掺杂区与源漏掺杂区上方接触插塞接触电阻的同时，不影响金属栅极与金属栅极上方接触插塞的接触电阻。
为解决上述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底上具有栅极层，所述栅极层内具有杂质离子，所述栅极层两侧的基底内具有源漏掺杂区，所述基底、源漏掺杂区和栅极层上具有介质层；去除源漏掺杂区上的部分介质层，直至暴露出源漏掺杂区，在所述介质层内形成源漏接触孔；去除栅极层上的部分介质层，直至暴露出栅极层，在所述介质层内形成栅极接触孔；在所述栅极接触孔底部形成阻挡层；在所述阻挡层上和源漏接触孔底部形成金属层；进行退火处理，使所述金属层与源漏接触孔底部的源漏掺杂区材料反应，在所述源漏接触孔底部形成金属硅化物层。
可选的，所述栅极层的材料为金属；所述金属包括：钨。
可选的，所述栅极层的形成工艺包括：化学气相沉积工艺；当所述栅极层的材料为钨时，所述化学气相沉积工艺的参数包括：反应气体包括WF6和H2，WF6的流量为50标准毫升/分钟～1000标准毫升/分钟，H2的流量为200标准毫升/分钟～5000标准毫升/分钟。
可选的，所述杂质离子包括：氟离子。
可选的，所述阻挡层的材料包括：钴、钌或者锰。
可选的，所述阻挡层的厚度为：10埃～50埃。
可选的，所述金属层的材料包括：钛。
可选的，所述源漏掺杂区的材料包括：硅，所述金属硅化物层的材料包括：硅钛化合物。
可选的，所述退火处理的参数包括：温度500摄氏度～1000摄氏度，时间1毫秒～10秒。
可选的，所述介质层包括：位于基底和源漏掺杂区上，且覆盖栅极层侧壁的第一介质层以及位于第一介质层上的第二介质层。
可选的，所述栅极层、源漏掺杂区和介质层的形成步骤包括：在所述基底上形成伪栅极层；在所述伪栅极层两侧的基底内形成源漏掺杂区；在所述基底和源漏掺杂区上、以及伪栅极层的侧壁和顶部表面形成第一介质层，所述第一介质层的顶部表面暴露出伪栅极层的顶部表面；去除伪栅极层，在第一介质层内形成伪栅开口；在所述伪栅开口内形成栅极层；在所述第一介质层和栅极层上形成第二介质层。
可选的，形成所述金属硅化物层之后，所述形成方法还包括：在源漏接触孔内源漏插塞，在栅极接触孔内形成栅极插塞。
本发明还提供一种半导体结构，其特征在于，包括：基底，所述基底上具有栅极层，所述栅极层内具有杂质离子，所述栅极层两侧的基底内源漏掺杂区，所述基底、源漏掺杂区和栅极层上具有介质层；位于源漏掺杂区上的金属硅化物层；位于所述介质层内的源漏接触孔，所述源漏接触孔底部暴露出所述金属硅化物层；位于栅极层上的阻挡层以及位于阻挡层上的金属层；位于介质层内的栅极接触孔，所述栅极接触孔底部暴露出金属层。
可选的，所述金属层的材料包括：钛。
可选的，所述源漏掺杂区的材料包括：硅，金属硅化物层的材料包括：硅钛化合物。
可选的，所述栅极层的材料为金属；所述金属包括：钨，所述杂质离子包括：氟离子。
可选的，所述阻挡层的材料包括：钴、钌或者锰。
可选的，所述阻挡层的厚度为：10埃～50埃。
可选的，所述半导体结构还包括：位于源漏接触孔内的源漏插塞，位于栅极接触孔内的栅极插塞。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明技术方案提供的半导体结构的形成方法中，所述金属硅化物层用于降低后续位于源漏接触孔内的源漏插塞与源漏掺杂区的接触电阻。所述金属硅化物层的形成步骤包括：沉积金属层。为了节约成本和降低工艺的复杂度，形成所述金属层之前，所述栅极接触孔也已形成，因此，所述金属层也位于栅极接触孔底部的栅极层上。形成所述金属层之前，在所述栅极接触孔底部形成阻挡层。所述阻挡层能够将栅极层与金属层隔离，则后续进行退火处理的过程中，所述栅极层中的杂质离子无法与金属层接触，从而能够避免两者反应形成导电性能较差的材料，因此，有利于降低后续位于栅极接触孔内的栅极插塞与栅极层的接触电阻。而所述金属硅化物能够降低源漏插塞与源漏掺杂区的接触电阻，因此，所述方法形成的半导体器件的接触电阻较低。
附图说明
图1至图2是一种半导体结构的形成方法的结构示意图；
图3至图17是本发明半导体结构的形成方法一实施例各步骤的结构示意图。
具体实施方式
正如背景技术所述，形成金属硅化物层时，易引起金属栅极与金属栅极上方接触插塞的接触电阻较大
图1至图2是一种半导体结构的形成方法的结构示意图。
请参考图1，提供基底100，所述基底100上具有伪栅极层(图中未示出)，所述伪栅极层两侧的基底100内分别具有源漏掺杂区101；在所述基底100和源漏掺杂区101上、以及伪栅极层的侧壁上形成第一介质层102；去除伪栅极层，在所述第一介质层102内形成伪栅开口(图中未标出)；在所述伪栅开口内形成栅极层103；在所述第一介质层102和栅极层103上形成第二介质层104；去除源漏掺杂区101上的第一介质层102和第二介质层104，直至暴露出源漏掺杂区101的顶部表面，在所述第一介质层102和第二介质层104内形成源漏接触孔105；去除栅极层103上的第二介质层104，直至暴露出栅极层103的顶部表面，在所述第二介质层104内形成栅极接触孔106。
请参考图2，在所述第二介质层104上、以及源漏接触孔105和栅极接触孔106内形成金属层107；进行退火处理，使所述金属层107与源漏接触孔105底部的源漏掺杂区材料反应，在源漏接触孔105底部形成金属硅化物层108。
上述方法中，金属硅化物层108能够降低源漏掺杂区101与后续位于源漏接触孔105内的源漏插塞界面处的肖特基电阻，因此，金属硅化物层108被广泛应用于降低源漏掺杂区101与源漏插塞的接触电阻。
金属硅化物层108通常采用的材料包括：镍硅化合物，相应的，金属层107的材料包括：镍。这是由于镍无线宽效应，且具有较低的硅消耗、热预算和接触电阻，因此，采用镍与硅反应形成的镍硅化合物(NiSi)可作为金属硅化物层108的材料。所述金属硅化物层108能够降低源漏掺杂区101与后续位于源漏接触孔105内源漏插塞的接触电阻。
然而，随着半导体器件尺寸的不断减小，栅极层103下方沟道区的尺寸不断减小，而镍离子的扩散能力较强，使得镍离子易穿过栅极层103扩散至沟道区发生源漏掺杂区101的串通效应，不利于提高半导体器件的性能。
一种抑制串通效应的方法包括：采用扩散能力较弱的钛作为金属层107的材料。相应的，金属硅化物层108的材料包括：钛硅化合物，钛硅化合物用于降低源漏掺杂区101与后续位于源漏接触孔105内的源漏插塞的接触电阻。
然而，为了节约成本和降低工艺的复杂度，形成金属层107之前，所述栅极接触孔106也已形成，因此，所述金属层107也覆盖栅极接触孔106底部的栅极层103的顶部表面。所述栅极层103的材料包括：钨，所述栅极层103的形成工艺包括：化学气相沉积工艺，所述化学气相沉积工艺的参数包括：反应气体包括WF6和H2。在工艺制程中，所述栅极层103顶部还残留部分的氟离子。所述金属层107的材料包括钛，则后续进行退火处理时，所述氟离子易与金属层107底部的钛反应，形成TiF。由于TiF为气态，因此，在栅极层103和栅极层103上的金属层107之间形成空腔109。所述空腔109使得后续位于栅极接触孔106内的栅极插塞与栅极层103的接触电阻较大，甚至出现断路，不利于提高半导体器件的性能。
为解决所述技术问题，本发明提供了一种半导体结构的形成方法，包括：在所述源漏掺杂区上的介质层内形成源漏接触孔；在栅极层上的介质层内形成栅极接触孔；在栅极接触孔的底部形成阻挡层；在阻挡层上和源漏接触孔内形成金属层；进行退火处理，在所述源漏接触孔底部形成金属硅化物层。所述方法能够降低半导体器件的接触电阻。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图17是本发明半导体结构的形成方法一实施例各步骤的结构示意图。
请参考图3，提供基底200。
在本实施例中，所述基底200的材料为硅。在其他实施例中，所述基底的材料包括：锗、硅锗、绝缘体上硅或绝缘体上锗。
所述基底200还包括隔离结构(图中未标出)，所述隔离结构用于实现半导体不同器件之间的电绝缘。
在本实施例中，所述基底200包括第一区A和第二区B，所述第一区A用于形成PMOS晶体管，所述第二区B用于形成NMOS晶体管。
在其他实施例中，所述基底仅包括第一区；或者，所述基底仅包括第二区。
请参考图4，在所述基底200上形成伪栅极层。
在本实施例中，位于所述第一区A基底200上的伪栅极层为第一伪栅极层201，位于所述第二区B基底200上的伪栅极层为第二伪栅极层202。在其他实施例中，仅在所述基底上形成伪栅极层。
在本实施例中，所述第一伪栅极层201的材料包括：硅。
在本实施例中，形成所述第一伪栅极层201之前，还包括：在第一区A基底200上形成第一伪栅介质层(图中未标出)，所述第一伪栅介质层的材料包括：氧化硅。
在本实施例中，所述第二伪栅极层202的材料包括：硅。
在本实施例中，形成所述第二伪栅极层202之前，还包括：在所述第二区B基底200上形成第二伪栅介质层(图中未标出)，所述第二伪栅介质层的材料包括：氧化硅。
形成伪栅极层之后，还包括：在伪栅极层两侧基底200内分别形成源漏掺杂区。
在本实施例中，位于第一伪栅极层201两侧基底200内的源漏掺杂区为第一源漏掺杂区，位于第二伪栅极层202两侧基底200内的源漏掺杂区为第二源漏掺杂区。
所述第一源漏掺杂区的形成步骤包括：在所述第一伪栅极层201两侧的基底200内分别形成第一源漏开口；在所述第一源漏开口内形成第一外延层；对所述第一外延层进行第一离子掺杂，形成所述第一源漏掺杂区。具体请参考图5至图6。
请参考图5，在所述第一伪栅极层201两侧的基底200内形成第一源漏开口203。
形成所述第一源漏开口203之前，还包括：在所述第一区A基底200上形成第一光刻胶204。所述第一光刻胶204用于形成第一源漏开口203时保护第二区B基底200。
所述第一源漏开口203的形成工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种。
所述第一源漏开口203用于后续容纳第一外延层。
请参考图6，在所述第一源漏开口203内形成第一外延层(图中未标出)；对所述第一外延层进行第一离子掺杂，形成第一源漏掺杂区205。
所述第一外延层的材料与第一离子的导电类型与晶体管的类型相关。在本实施例中，所述第一区A用于形成PMOS晶体管，所述第一外延层的材料包括：硅锗或者硅，所述第一离子为P型离子，如：硼离子。
在本实施例中，形成第一源漏掺杂区205之后，在第二伪栅极层202两侧的基底200内形成第二源漏掺杂区，具体请参考图7至图8。
请参考图7，形成所述第一源漏掺杂区205之后，在所述第二伪栅极层202两侧的基底200内形成第二源漏开口206。
形成所述第二源漏开口206之前，还包括：在所述第一区A基底200上形成第二光刻胶207。
所述第二光刻胶207用于形成第二源漏开口206时保护第一区A第一伪栅极层201、第一源漏掺杂区205以及第一区A基底200。
所述第二源漏开口206的形成工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种。
请参考图8，在所述第二源漏开口206(如图7所示)内形成第二外延层(图中未标出)；对所述第二外延层进行第二离子掺杂，形成第二源漏掺杂区208。
所述第二外延层的材料与第二离子的导电类型与晶体管的类型相关。在本实施例中，所述第二区B基底200用于形成NMOS晶体管，所述第二外延层的材料包括：碳化硅或者硅，所述第二离子为N型离子，如：磷离子。
在本实施例中，形成所述第一源漏掺杂区205之后，形成所述第二源漏掺杂区208。在其他实施例中，形成第一源漏掺杂区之前，形成第二源漏掺杂区。
请参考图9，形成所述第二源漏掺杂区208之后，去除第一光刻胶204(见图8)和第二光刻胶207(见图8)，暴露出第一伪栅极层201和第二伪栅极层202的顶部表面。
去除第一光刻胶204和第二光刻胶207的工艺包括：灰化工艺、干法刻蚀工艺、湿法刻蚀工艺、或者干法刻蚀工艺与湿法刻蚀工艺相结合的工艺。
请参考图10，去除所述第一光刻胶204和第二光刻胶207之后，在所述基底200和源漏掺杂区上、以及伪栅极层的侧壁形成第一介质层209，所述第一介质层209顶部暴露出伪栅极层的顶部表面。
在本实施例中，所述第一介质层209位于第一源漏掺杂区205和第二源漏掺杂区208上，且覆盖第一伪栅极层201和第二伪栅极层202的侧壁。
在本实施例中，所述第一介质层209的形成步骤包括：在所述基底200、第一源漏掺杂区205和第二源漏掺杂区208上、以及第一伪栅极层201和第二伪栅极层202的侧壁和顶部表面形成第一介质膜；平坦化所述第一介质膜，直至暴露出第一伪栅极层201和第二伪栅极层202的顶部表面，形成所述第一介质层209。
所述第一介质膜的材料包括：氧化硅。相应的，所述第一介质层209的材料包括：氧化硅。所述第一介质膜的形成工艺包括：化学气相沉积工艺。所述第一介质层209用于实现不同半导体器件之间的电隔离。
平坦化所述第一介质膜的工艺包括：化学机械研磨工艺。
所述第一介质层209顶部暴露出伪栅极层，有利于后续去除伪栅极层。
在本实施例中，所述第一介质层209顶部暴露出第一伪栅极层201和第二伪栅极层202，有利于后续去除第一伪栅极层201和第二伪栅极层202。
请参考图11，去除所述伪栅极层，在所述第一介质层209内形成伪栅开口；在所述伪栅开口内形成栅极层，所述栅极层中具有杂质离子。
在本实施例中，去除第一伪栅极层201(见图10)，在所述第一介质层209内形成第一伪栅开口(图中未标出)；在所述第一伪栅开口内形成第一栅极层210，所述第一栅极层210中具有第一杂质离子；去除第二伪栅极层202，在所述第一介质层209内形成第二伪栅开口(图中未标出)；在所述第二伪栅开口内形成第二栅极层211，所述第二栅极层211中具有第二杂质离子。
去除第一伪栅极层的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种。
去除第二伪栅极层与去除第一伪栅极层的工艺相同，在此不做赘述。
在本实施例中，所述第一栅极层210和第二栅极层211同时形成。
在其他实施例中，形成所述第一栅极层之后，形成第二栅极层；或者，形成第一栅极层之前，形成第二栅极层。
在本实施例中，所述第一栅极层210和第二栅极层211的形成步骤包括：在所述第一介质层209上、第一伪栅开口和第二伪栅开口内形成栅极材料层；对所述栅极材料层进行平坦化，直至暴露出第一介质层209的顶部表面，在所述第一伪栅开口内形成第一栅极层210，在所述第二伪栅开口内形成第二栅极层211。
所述栅极材料层的材料包括：钨，所述栅极材料层的形成工艺包括：化学气相沉积工艺，所述化学气相沉积工艺的参数包括：反应气体包括WF6和H2，WF6的流量为50标准毫升/分钟～1000标准毫升/分钟，H2的流量为200标准毫升/分钟～5000标准毫升/分钟。。
所述栅极材料层中具有杂质离子，所述杂质离子包括：氟离子。相应的，所述第一栅极层210和第二栅极层211的材料包括：钨，所述第一杂质离子包括氟离子，所述第二杂质离子包括氟离子。
请参考图12，在所述第一介质层209和栅极层上形成第二介质层212。
在本实施例中，在所述第一介质层209、第一栅极层210和第二栅极层211上形成第二介质层212。
所述第二介质层212的材料包括：氧化硅。所述第二介质层212的形成工艺包括：化学气相沉积工艺。所述第二介质层212用于实现不同半导体器件之间的电隔离。
请参考图13，去除源漏掺杂区上的第一介质层209和第二介质层212，直至暴露出源漏掺杂区，在所述第一介质层209和第二介质层212内形成源漏接触孔；对所述源漏接触孔底部的源漏掺杂区进行非晶化处理。
在本实施例中，位于第一源漏掺杂区205上源漏接触孔为第一接触孔213；位于第二源漏掺杂区208上的源漏接触孔为第二接触孔214。
所述第一接触孔213和第二接触孔214的形成工艺包括：干法刻蚀工艺。
所述源漏接触孔用于后续容纳源漏插塞。在本实施例中，所述第一接触孔213用于后续容纳的源漏插塞为第一导电插塞，所述第二接触孔214用于后续容纳的源漏插塞为第二导电插塞。
所述非晶化处理的工艺包括：离子注入工艺，所述离子注入工艺的参数包括：注入离子包括锗离子。
在本实施例中，所述非晶化处理，使得第一源漏掺杂区205和第二源漏掺杂区208的顶部表面呈非晶态，有利于后续在所述第一源漏掺杂区205和第二源漏掺杂区208上形成金属硅化物层。
请参考图14，所述非晶化处理之后，去除栅极层上的第二介质层212，直至暴露出栅极层的顶部表面，在所述第二介质层212内形成栅极接触孔。
在本实施例中，位于第一栅极层210上的栅极接触孔为第三接触孔215；位于第二栅极层211上的栅极接触孔为第四接触孔216。
所述第三接触孔215和第四接触孔216的形成工艺包括：干法刻蚀工艺。
所述栅极接触孔用于后续容纳栅极插塞。在本实施例中，所述第三接触孔215用于后续容纳的栅极插塞为第三导电插塞，所述第四接触孔216用于后续容纳的栅极插塞为第四导电插塞。
请参考图15，在所述栅极接触孔底部形成阻挡层217。
在本实施例中，所述阻挡层位于第三接触孔215和第四接触孔216底部。
形成所述金属阻挡层217之前，还包括：在所述源漏接触孔内形成牺牲层218。
在本实施例中，所述牺牲层位于所述第一接触孔213和第二接触孔214内。
所述牺牲层218的材料包括：底部抗反射层材料。在本实施例中，所述牺牲层218用于保护第一源漏掺杂区205和第二源漏掺杂区208的顶部表面。
在本实施例中，所述阻挡层217的材料为钴。
在其他实施例中，所述阻挡层的材料包括：钌或者锰。
所述阻挡层217的形成工艺包括：化学气相沉积工艺。
在本实施例中，所述金属阻挡层217用于阻挡第一栅极层210和第二栅极层211内的杂质离子氟离子与后续形成的金属层中的钛接触，从而能够防止氟离子与钛反应形成气体TiF，进而能够降低后续位于第三接触孔215内的第三导电插塞与第一栅极层210的接触电阻、以及后续位于第四接触孔216内的第四导电插塞与第二栅极层211的接触电阻。
所述阻挡层217的厚度为：10埃～50埃，选择所述阻挡层217的厚度的意义在于：若所述阻挡层217的厚度小于10埃，使得阻挡层217对第一栅极层210和第二栅极层211中杂质离子氟离子的阻挡能力不够，使得部分氟离子易与后续形成的金属钛反应形成气态TiF，使得后续位于第一栅极结构210上的第三导电插塞与第一栅极层210的接触电阻、以及位于第二栅极结构211上的第四导电插塞与第二栅极层211的接触电阻极大；若所述金属阻挡层217的厚度大于50埃，使得工艺难度。
请参考图16，形成所述阻挡层217之后，去除牺牲层218，暴露出源漏接触孔214的侧壁和底部表面；去除牺牲层218之后，在所述源漏接触孔和栅极接触孔内形成金属层219；进行退火处理，使所述金属层219与源漏掺杂区的材料反应，在所述源掺杂区顶部形成金属硅化物层220。
在本实施例中，所述金属层位于第一接触孔213、第二接触孔214、第三接触孔215和第四接触孔216的侧壁和底部表面。
形成所述金属层219之前，所述源漏接触孔和栅极接触孔均已形成，有利于简化工艺流程，降低成本。
在本实施例中，所述金属硅化物层220位于第一源漏掺杂区205和第二源漏掺杂区208的顶部表面。
所述金属层219的材料包括：钛。所述退火处理的工艺参数包括：温度500摄氏度～1000摄氏度，时间1毫秒～10秒。
所述金属硅化物层220用于降低源漏掺杂区与后续位于源漏接触孔内的源漏插塞的接触电阻。
在本实施例中，位于第一接触孔213底部的金属硅化物层220能够降低后续位于第一接触孔213内的第一导电插塞与第一源漏掺杂区205之间的接触电阻；位于第二接触孔214底部的金属硅化物层220能够降低后续位于第二接触孔214内的第二导电插塞与第二源漏掺杂区208之间的接触电阻。
由于形成金属层219时，第三接触孔215和第四接触孔216也已形成，因此，所述金属层219也覆盖第三接触孔215和第四接触孔216的侧壁和底部。然而，在形成所述金属层219之前，在所述第三接触孔215和第四接触孔216底部形成阻挡层217，所述阻挡层217能够避免第一栅极层210和第二栅极层211中的杂质离子氟离子与钛接触，从而能够防止在第一栅极层210和第二栅极层211的顶部形成气态TiF，从而能够降低后续位于第三接触孔215内的第三导电插塞与第一栅极层210的接触电阻、以及后续位于第四接触孔216内的第四导电插塞与第二栅极层构211的接触电阻。
请参考图17，在所述源漏接触孔内形成源漏插塞；在所述栅极接触孔内形成栅极插塞。
在本实施例中，位于第一源漏掺杂区205上介质层内的源漏插塞为第一导电插塞221，位于第二源漏掺杂区208上介质层内的源漏插塞为第二导电插塞222，位于第一栅极层210上介质层内的栅极插塞为第三导电插塞223，位于第二栅极层211上介质层内的栅极插塞为第四导电插塞224。
在本实施例中，所述第一导电插塞221、第二导电插塞222、第三导电插塞223和第四导电插塞224同时形成，所述第一导电插塞221、第二导电插塞222、第三导电插塞223和第四导电插塞224的形成步骤包括：在所述第一接触孔213、第二接触孔214、第三接触孔215和第四接触孔216内和第二介质层212上形成插塞材料层；平坦化所述插塞材料层，直至暴露出第二介质层212的顶部表面，在所述第一接触孔213内形成第一导电插塞221，在所述第二接触孔214内形成第二导电插塞222，在所述第三接触孔215内形成第三导电插塞223，在所述第四接触孔216内形成第四导电插塞224。
所述插塞材料层的材料包括：钨，所述插塞材料层的形成工艺包括：化学气相沉积工艺。
平坦化所述插塞材料层的工艺包括：化学机械研磨工艺。
在本实施例中，位于第一源漏掺杂区205上的金属硅化物层220能够降低第一导电插塞221与第一源漏掺杂区205之间的接触电阻；位于第二源漏掺杂区208上的金属硅化物层220能够降低第二导电插塞222与第二源漏掺杂区208之间的接触电阻。
所述金属层219、金属阻挡层217、第一栅极层210以及第三导电插塞223的材料均为金属，因此，第三导电插塞223与第一栅极层210的接触电阻较小。相应的，所述第四导电插塞224与第二栅极层211的接触电阻较小。
本实施例还提供一种采用上述方法所形成的半导体结构，请继续参考图16，包括：
基底200，所述基底200上具有栅极层，所述栅极层内具有杂质离子，所述栅极层两侧的基底200内具有源漏掺杂区，所述基底200、源漏掺杂区和栅极层上具有介质层；
位于源漏掺杂区上的金属硅化物层220；
位于所述介质层内的源漏接触孔，所述源漏接触孔底部暴露出金属硅化物层220；
位于栅极层上的阻挡层217以及位于阻挡层上的金属层219；
位于介质层内的栅极接触孔，所述栅极接触孔底部暴露出所述金属层219。
所述金属层219的材料包括：钛。
所述源漏掺杂区的材料包括：硅，所述金属硅化物层220的材料包括：硅钛化合物。
所述栅极层的材料为金属；所述金属包括：钨，所述杂质离子包括：氟离子。
所述阻挡层217的材料包括：钴、钌或者锰。
所述阻挡层217的厚度为：10埃～50埃。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (19)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底上具有栅极层，所述栅极层内具有杂质离子，所述栅极层两侧的基底内具有源漏掺杂区，所述基底、源漏掺杂区和栅极层上具有介质层；
去除源漏掺杂区上的部分介质层，直至暴露出源漏掺杂区，在所述介质层内形成源漏接触孔；
去除栅极层上的部分介质层，直至暴露出栅极层，在所述介质层内形成栅极接触孔；
在所述栅极接触孔底部形成阻挡层；
在所述阻挡层上和源漏接触孔底部形成金属层；
进行退火处理，使所述金属层与源漏接触孔底部的源漏掺杂区材料反应，在所述源漏接触孔底部形成金属硅化物层。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述栅极层的材料为金属；所述金属包括：钨。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述栅极层的形成工艺包括：化学气相沉积工艺；当所述栅极层的材料为钨时，所述化学气相沉积工艺的参数包括：反应气体包括WF6和H2，WF6的流量为50标准毫升/分钟～1000标准毫升/分钟，H2的流量为200标准毫升/分钟～5000标准毫升/分钟。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，所述杂质离子包括：氟离子。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述阻挡层的材料包括：钴、钌或者锰。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，所述阻挡层的厚度为：10埃～50埃。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述金属层的材料包括：钛。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，所述源漏掺杂区的材料包括：硅，所述金属硅化物层的材料包括：硅钛化合物。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，所述退火处理的参数包括：温度500摄氏度～1000摄氏度，时间1毫秒～10秒。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，所述介质层包括：位于基底和源漏掺杂区上，且覆盖栅极层侧壁的第一介质层以及位于第一介质层上的第二介质层。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，所述栅极层、源漏掺杂区和介质层的形成步骤包括：在所述基底上形成伪栅极层；在所述伪栅极层两侧的基底内形成源漏掺杂区；在所述基底和源漏掺杂区上、以及伪栅极层的侧壁和顶部表面形成第一介质层，所述第一介质层的顶部表面暴露出伪栅极层的顶部表面；去除伪栅极层，在第一介质层内形成伪栅开口；在所述伪栅开口内形成栅极层；在所述第一介质层和栅极层上形成第二介质层。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述金属硅化物层之后，所述形成方法还包括：在源漏接触孔内形成源漏插塞，在栅极接触孔内形成栅极插塞。
13.一种半导体结构，其特征在于，包括：
基底，所述基底上具有栅极层，所述栅极层内具有杂质离子，所述栅极层两侧的基底内具有源漏掺杂区，所述基底、源漏掺杂区和栅极层上具有介质层；
位于源漏掺杂区上的金属硅化物层；
位于所述介质层内的源漏接触孔，所述源漏接触孔底部暴露出所述金属硅化物层；
位于栅极层上的阻挡层以及位于阻挡层上的金属层；
位于介质层内的栅极接触孔，所述栅极接触孔底部暴露出金属层。
14.如权利要求13所述的半导体结构，其特征在于，所述金属层的材料包括：钛。
15.如权利要求14所述的半导体结构，其特征在于，所述源漏掺杂区的材料包括：硅，金属硅化物层的材料包括：硅钛化合物。
16.如权利要求13所述的半导体结构，其特征在于，所述栅极层的材料为金属；所述金属包括：钨，所述杂质离子包括：氟离子。
17.如权利要求13所述的半导体结构，其特征在于，所述阻挡层的材料包括：钴、钌或者锰。
18.如权利要求13所述的半导体结构，其特征在于，所述阻挡层的厚度为：10埃～50埃。
19.如权利要求13所述的半导体结构，其特征在于，所述半导体结构还包括：位于源漏接触孔内的源漏插塞，位于栅极接触孔内的栅极插塞。
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