CN114078703A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，形成方法包括：提供基底，基底包括衬底、分立于衬底上的沟道结构、横跨沟道结构的栅极结构、位于栅极结构两侧沟道结构中的源漏掺杂层、位于栅极结构的侧部且覆盖源漏掺杂层的层间介质层以及位于层间介质层和栅极结构上的介电层；刻蚀介电层和层间介质层，形成露出源漏掺杂层的源漏开口，在以垂直于源漏开口侧壁的方向为横向，源漏开口各处的横向尺寸均一性较好，源漏开口不易露出栅极结构，在源漏开口中形成的初始源漏插塞的横向尺寸均一性较好，刻蚀初始源漏插塞，形成的源漏插塞的均一性较好，源漏插塞不易与栅极结构桥接，有利于提高半导体结构电学性能。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，为了适应更小的特征尺寸，金属-氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极结构对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。
因此，为了减小短沟道效应的影响，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。FinFET中，栅极结构至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极结构对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，优化半导体结构的电学性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底、分立于所述衬底上的沟道结构、横跨所述沟道结构的栅极结构、位于所述栅极结构两侧所述沟道结构中的多个源漏掺杂层、覆盖所述源漏掺杂层的侧壁和所述栅极结构侧壁的层间介质层以及位于所述层间介质层和栅极结构上的介电层；刻蚀所述介电层和层间介质层，形成露出多个所述源漏掺杂层的源漏开口；在所述源漏开口中形成初始源漏插塞；刻蚀部分所述沟道结构之间的所述初始源漏插塞，形成凹槽，所述凹槽在所述栅极结构的延伸方向上断开所述初始源漏插塞，剩余的所述初始源漏插塞作为源漏插塞。
可选的，所述半导体结构的形成方法还包括：形成所述源漏插塞后，刻蚀所述栅极结构顶部的所述介电层，形成露出所述栅极结构的栅极开口；在所述栅极开口中形成栅极插塞。
可选的，采用干法刻蚀工艺刻蚀部分所述沟道结构之间的所述初始源漏插塞，形成所述凹槽。
可选的，采用干法刻蚀工艺刻蚀部分所述沟道结构之间的所述初始源漏插塞，形成所述源漏插塞的步骤包括：在所述介电层上形成第一掩膜层，所述第一掩膜层露出部分所述沟道结构之间的所述初始源漏插塞；以所述第一掩膜层为掩膜刻蚀部分所述沟道结构之间的所述初始源漏插塞，形成所述源漏插塞；所述半导体结构的形成方法还包括：形成所述源漏插塞后，去除所述第一掩膜层。
可选的，采用干法刻蚀工艺刻蚀所述介电层和层间介质层，形成露出多个所述源漏掺杂层的源漏开口。
可选的，刻蚀所述介电层和层间介质层，形成露出所述源漏掺杂层的源漏开口的步骤包括：在所述介电层上形成第二掩膜层，所述第二掩膜层露出多个所述源漏掺杂层顶部的所述介电层；以所述第二掩膜层为掩膜刻蚀所述介电层和所述层间介质层，形成所述源漏开口；所述半导体结构的形成方法还包括：形成所述源漏开口后，去除所述第二掩膜层。
可选的，形成所述初始源漏插塞的步骤包括：在所述源漏开口中和所述介电层上形成第一导电材料层；去除高于所述介电层的所述第一导电材料层，剩余的位于所述源漏开口中的所述第一导电材料层作为初始源漏插塞。
可选的，所述半导体结构的形成方法：形成所述源漏开口后，在所述源漏开口中形成初始源漏插塞前，在所述源漏开口的侧壁形成保护层；在所述源漏开口中形成初始源漏插塞的步骤中，在所述保护层之间的所述源漏开口中形成所述初始源漏插塞。
可选的，所述保护层的材料包括氮化硅、氧化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。
可选的，在所述源漏开口的侧壁形成保护层的步骤包括：形成保形覆盖所述源漏开口的保护材料层；去除所述源漏开口底部的所述保护材料层，剩余的位于所述源漏开口侧壁的所述保护材料层，作为保护层。
可选的，采用原子层沉积工艺或者化学气相沉积工艺形成所述保护材料层。
可选的，所述半导体结构的形成方法还包括：形成所述源漏插塞后，形成所述栅极插塞前，在所述凹槽中、所述源漏插塞和所述介电层上形成隔离材料层；刻蚀所述介电层，形成露出所述栅极结构的栅极开口的步骤中，还刻蚀所述隔离材料层；在所述栅极开口中形成栅极插塞的步骤包括：在所述栅极开口中和隔离材料层上形成第二导电材料层；去除高于所述介电层的所述隔离材料层和第二导电材料层，剩余的位于栅极开口中的所述第二导电材料层作为所述栅极插塞。
可选的，所述提供基底的步骤中，所述基底还包括：隔离层，位于所述沟道结构之间的所述衬底上，所述隔离层覆盖所述沟道结构的部分侧壁；提供基底的步骤中，所述栅极结构形成在所述隔离层上。
可选的，所述半导体结构的形成方法还包括：形成所述源漏开口后，对所述源漏开口露出的所述源漏掺杂层进行离子掺杂。
如权利要求1所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括：形成所述源漏开口后，对所述源漏开口进行清洗处理。
相应的，本发明实施例还提供一种半导体结构，包括：衬底；沟道结构，分立于所述衬底上；栅极结构，横跨所述沟道结构，且所述栅极结构覆盖所述沟道结构的部分顶壁和部分侧壁；多个源漏掺杂层，位于所述栅极结构两侧所述沟道结构中；层间介质层，覆盖所述源漏掺杂层，且露出所述栅极结构的顶部；介电层，位于所述层间介质层和栅极结构上；源漏插塞，位于所述源漏掺杂层的顶部，且贯穿所述介电层和层间介质层；凹槽，在所述栅极结构的延伸方向上，断开部分所述沟道结构之间的所述源漏插塞。
可选的，所述半导体结构还包括：保护层，位于所述源漏插塞的侧壁和所述源漏掺杂层之间，以及所述源漏插塞和层间介质层之间。
可选的，所述保护层的材料包括氮化硅、氧化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。
可选的，所述半导体结构还包括：隔离层，位于所述沟道结构之间的所述衬底上，且所述隔离层覆盖所述沟道结构的部分侧壁；所述栅极结构，位于所述隔离层上。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例所提供的半导体结构的形成方法中，刻蚀所述介电层和层间介质层，形成露出多个所述源漏掺杂层的源漏开口，以垂直于所述源漏开口侧壁的方向为横向，所述源漏开口在一步刻蚀中形成，因此，在所述源漏开口的延伸方向上，所述源漏开口各处的横向尺寸均一性较好，相应的所述源漏开口的侧壁与所述栅极结构之间的层间介质层的横向尺寸的均一性较高，也就是说在所述源漏开口中形成的初始源漏插塞与栅极结构之间的层间介质层的横向尺寸的均一性较高，相应的，刻蚀所述初始源漏插塞形成的源漏插塞与栅极结构之间的层间介质层的横向尺寸的均一性较高，在半导体结构工作时，所述源漏插塞不易与所述栅极结构桥接，且源漏插塞与栅极结构之间的经时击穿性能较好，有利于提高半导体结构电学性能和电学性能的均一性。
附图说明
图1至图4是一种半导体结构的形成方法中各步骤对应的结构示意图；
图5至图17是本发明实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，目前所形成的器件仍有性能不佳的问题。现结合一种半导体结构的形成方法分析器件性能不佳的原因。
参考图1至图4，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。
如图1所示，提供基底，所述基底包括衬底、分立于所述衬底上的沟道结构、横跨所述沟道结构的栅极结构、位于所述栅极结构两侧所述沟道结构中的多个源漏掺杂层、覆盖所述源漏掺杂层且露出所述栅极结构的层间介质层以及位于所述层间介质层和栅极结构上的介电层1；在所述介电层1上形成阻断层2。
如图2所示，在所述介电层1上形成第一遮挡层(图中未示出)，所述第一遮挡层中具有对应所述源漏掺杂层顶部的所述介电层1的第一凹槽(图中未示出)，以所述第一遮挡层为掩膜刻蚀所述介电层1和层间介质层，形成露出所述源漏掺杂层的源漏开口3；形成所述源漏开口3后，去除所述第一遮挡层。
如图3所示，在所述介电层1上形成第二遮挡层(图中未示出)，所述第二遮挡层中具有对应栅极结构顶部的所述介电层1的第二凹槽，以所述第二遮挡层为掩膜刻蚀所述介电层1，形成露出所述栅极结构的栅极开口4；形成所述栅极开口4后，去除所述第二遮挡层。
如图4所示，在所述源漏开口3和栅极开口4中填充导电材料，位于所述源漏开口3中的导电材料作为源漏插塞5，位于所述栅极开口4中的导电材料作为栅极插塞6。
以垂直于所述栅极结构的延伸方向为横向，形成所述阻断层2的步骤中，在所述栅极结构的延伸方向上，各个所述阻断层2之间的间距大小相差较大，相应的，以所述第一遮挡层为掩膜刻蚀所述介电层1和层间介质层，形成所述源漏开口3的过程中，长度大的源漏开口3各处的横向尺寸普遍小于长度短的源漏开口3各处的横向尺寸，且源漏开口3的端部的横向尺寸普遍大于源漏开口3中心区域的横向尺寸；此外，形成所述源漏开口3后，通常会采用湿法刻蚀工艺对所述源漏开口3进行清洗处理，去除所述源漏开口3中的反应副产物；形成所述栅极开口4后，去除所述第二遮挡层。在去除所述源漏开口3中的反应副产物的过程中以及去除第二遮挡层的步骤中，所述源漏开口3易受到损伤，会加剧所述源漏开口3各处的横向尺寸不一致的情况，相应的，易导致所述源漏开口3的侧壁与所述栅极结构之间的层间介质层的横向距离的尺寸均一性差，后续在所述源漏开口3中形成源漏插塞，所述源漏插塞与所述栅极结构之间的层间介质层易存在薄弱区域，源漏插塞易于栅极结构之间易桥接，会导致源漏插塞5和栅极结构之间的经时击穿性能(TDDB)较差。
为了解决技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底、分立于所述衬底上的沟道结构、横跨所述沟道结构的栅极结构、位于所述栅极结构两侧所述沟道结构中的多个源漏掺杂层、覆盖所述源漏掺杂层的侧壁和所述栅极结构侧壁的层间介质层以及位于所述层间介质层和栅极结构上的介电层；刻蚀所述介电层和层间介质层，形成露出多个所述源漏掺杂层的源漏开口；在所述源漏开口中形成初始源漏插塞；刻蚀部分所述沟道结构之间的所述初始源漏插塞，形成凹槽，所述凹槽在所述栅极结构的延伸方向上断开所述初始源漏插塞，剩余的所述初始源漏插塞作为源漏插塞。
本发明实施例所提供的半导体结构的形成方法中，刻蚀所述介电层和层间介质层，形成露出多个所述源漏掺杂层的源漏开口，以垂直于所述源漏开口侧壁的方向为横向，所述源漏开口在一步刻蚀中形成，因此，在所述源漏开口的延伸方向上，所述源漏开口各处的横向尺寸均一性较好，相应的所述源漏开口的侧壁与所述栅极结构之间的层间介质层的横向尺寸的均一性较高，也就是说在所述源漏开口中形成的初始源漏插塞与栅极结构之间的层间介质层的横向尺寸的均一性较高，相应的，刻蚀所述初始源漏插塞形成的源漏插塞与栅极结构之间的层间介质层的横向尺寸的均一性较高，在半导体结构工作时，所述源漏插塞不易与所述栅极结构桥接，且源漏插塞与栅极结构之间的经时击穿性能较好，有利于提高半导体结构电学性能和电学性能的均一性。
图5至图17是本发明实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图5和图6，图6为图5在AA剖面的示意图，图5中仅示意了沟道结构101和栅极结构102，提供基底，所述基底包括衬底100、分立于所述衬底100上的沟道结构101、横跨所述沟道结构101的栅极结构102、位于所述栅极结构102两侧所述沟道结构101中的多个源漏掺杂层、覆盖所述源漏掺杂层的侧壁和所述栅极结构102侧壁的层间介质层105以及位于所述层间介质层105和栅极结构102上的介电层106。
所述衬底100为后续形成半导体提供工艺平台。
本实施例中，衬底100的材料为硅。在其他实施例中，衬底的材料还可以为锗、碳化硅、砷化镓或镓化铟，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
本实施例中，所述半导体结构为鳍式场效应晶体管(FinFET)。相应的，所述沟道结构101为鳍部。其他实施例中，半导体结构还可以为平面晶体管(MOSFET)或者全包围晶体管(GAA)。
本实施例中，沟道结构101的材料为硅。在其他实施例中，沟道结构的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟。
所述基底还包括：隔离层104，位于所述沟道结构101之间的所述衬底100上，所述隔离层104覆盖沟道结构101的部分侧壁。
隔离层104用于使得各个沟道结构101之间实现电隔离，也用于电隔离所述衬底100和栅极结构102。
本实施例中，隔离层104的材料为介电材料。具体的，隔离层104的材料包括氧化硅，氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成隔离层104的工艺难度和工艺成本。
在半导体结构工作时，栅极结构102用于控制沟道的开启与断开。
所述栅极结构102横跨所述沟道结构101，且覆盖所述沟道结构101的部分顶壁和部分侧壁。
本实施例中，所述栅极结构102的材料为镁钨合金。其他实施例中，所述栅极结构的材料还可以为W、Al、Cu、Ag、Au、Pt、Ni或Ti等。
需要说明的是，所述栅极结构102形成在所述隔离层104上。
需要说明的是，所述半导体结构还包括：栅极盖帽层107，形成在所述栅极结构102的顶部。
在所述半导体结构的形成过程中，所述栅极盖帽层107用于保护所述栅极结构102的顶部不易受损伤。
本实施例中，所述栅极盖帽层107的材料包括氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。
在半导体结构工作时，所述源漏掺杂层为栅极结构102下方的沟道提供应力，提高载流子的迁移速率。
本实施例中，所述半导体结构用于形成NMOS(Negative channel Metal OxideSemiconductor)，源漏掺杂层用于作为NMOS的源极和漏极。在半导体结构工作时，源漏掺杂层为沟道施加拉伸应力(tensile stress)，拉伸沟道可以提高电子的迁移速率。
其他实施例中，所述半导体结构用于形成PMOS(Positive Channel Metal OxideSemiconductor)，源漏掺杂层用于作为PMOS的源极和漏极。在半导体结构工作时，源漏掺杂层为沟道施加压缩应力(compression stress)，压缩沟道可以提高空穴的迁移率。
层间介质层105用于电隔离相邻器件。
本实施例中，所述层间介质层105的材料为绝缘材料。具体的所述层间介质层105的材料包括氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成层间介质层105的工艺难度和工艺成本。
具体的，本实施例中，所述层间介质层105还覆盖所述栅极盖帽层107的侧壁，露出所述栅极盖帽层107的顶部。
所述介电层106，用于电隔离后续形成的源漏插塞和栅极插塞。
本实施例中，所述介电层106的材料为绝缘材料。具体的，所述介电层106的材料包括氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成介电层106的工艺难度和工艺成本。
参考图7，刻蚀所述介电层106和层间介质层105，形成露出多个所述源漏掺杂层的源漏开口108。
本发明实施例中，刻蚀所述介电层106和层间介质层105，形成露出多个所述源漏掺杂层的源漏开口108，以垂直于所述源漏开口108侧壁的方向为横向，所述源漏开口108在一步刻蚀中形成，因此，在所述源漏开口108的延伸方向上，所述源漏开口108各处的横向尺寸均一性较好，相应的所述源漏开口108的侧壁与所述栅极结构102之间的层间介质层105的横向尺寸的均一性较高，也就是说后续在所述源漏开口108中形成的初始源漏插塞与栅极结构102之间的层间介质层105的横向尺寸的均一性较高，相应的，刻蚀所述初始源漏插塞形成的源漏插塞与栅极结构102之间的层间介质层105的横向尺寸的均一性较高，在半导体结构工作时，所述源漏插塞不易与所述栅极结构102桥接，且源漏插塞与栅极结构102之间的经时击穿性能(TDDB)较好，有利于提高半导体结构电学性能和电学性能的均一性。
此外，需要说明的是，提供基底的步骤中，栅极结构102的数量为多个，相应的，所述源漏开口108为多条；在所述源漏开口108的延伸方向上，所述源漏开口108的尺寸均一性较高，相应的形成源漏开口108的过程中，各个所述源漏开口108中的反应副产物形成情况，以及反应副产物的排除情况的均一性较好，降低了源漏开口108在其延伸方向尺寸均一性差对源漏开口108横向尺寸的影响，有利于进一步提高所述源漏开口108横向尺寸的均一性。
所述源漏开口108为后续形成初始源漏插塞做准备。
本实施例中，采用干法刻蚀工艺刻蚀所述介电层106和层间介质层105，形成露出多个所述源漏掺杂层的源漏开口108。干法刻蚀工艺具有各向异性刻蚀特性，具有较好的刻蚀剖面控制性，在一步刻蚀工艺形成的多个所述源漏开口108，在栅极结构102延伸方向上各处的横向尺寸的均一性较高，形貌满足工艺需求。而且，采用干法刻蚀工艺形成所述源漏开口108的过程中，能够以所述源漏掺杂层的顶部为刻蚀停止位置，降低对源漏掺杂层的损伤。
需要说明的是，形成所述源漏开口108的过程中，所述源漏开口108的延伸方向与所述栅极结构102的延伸方向相同。
形成所述源漏开口108的步骤包括：在所述介电层106上形成第二掩膜层(图中未示出)，所述第二掩膜层露出多个所述源漏掺杂层顶部的所述介电层106；以所述第二掩膜层为掩膜刻蚀所述介电层106和层间介质层105，形成所述源漏开口108。
所述第二掩膜层为能够起到掩膜作用且易于去除的材料，使得在后续去除第二掩膜层时减少对介电层106和源漏掺杂层的损伤。
具体的，第二掩膜层的材料为有机材料，例如：BARC(bottom anti-reflectivecoating，底部抗反射涂层)材料、ODL(organic dielectric layer，有机介电层)材料、光刻胶、DARC(dielectric anti-reflective coating，介电抗反射涂层)材料、DUO(Deep UVLight Absorbing Oxide，深紫外光吸收氧化层)材料和APF(Advanced Patterning Film，先进图膜)材料中的一种或多种。
本实施例中，形成所述第二掩膜层的步骤包括：在所述介电层106上形成第二掩膜材料层(图中未示出)；图形化所述第二掩膜材料层，形成第二掩膜层。
本实施例中，采用旋涂工艺(Spin on)形成所述第二掩膜材料层，所述第二掩膜材料层的表面平坦度较高。
所述半导体结构的形成方法还包括：形成所述源漏开口108后，去除所述第二掩膜层。
去除所述第二掩膜层为后续形成与栅极结构102接触的栅极插塞做准备。且所述第二掩膜层的材料为有机材料，在形成所述源漏开口108后及时去除所述第二掩膜层，可以降低机台受污染的概率。
本实施例中，采用灰化工艺去除所述第二掩膜层。
所述半导体结构的形成方法还包括：形成所述源漏开口108后，对所述源漏开口108进行清洗处理。
对所述源漏开口108进行清洗处理，用于去除所述源漏开口108中的反应副产物，为后续在所述源漏开口108中形成源漏插塞做准备，降低源漏插塞与所述源漏掺杂层的接触电阻。
具体的，清洗处理的过程中，采用的溶液包括双氧水、氨水、异丙醇和硫酸中的一种或多种。
因为所述源漏开口108的均一性较好，相应的，对所述源漏开口108进行清洗处理的过程中，对所述源漏开口108造成的损伤的均一性也较高，形成所述初始源漏插塞后，所述初始源漏插塞与所述栅极结构102之间的层间介质层105的横向尺寸的均一性较高。
需要说明的是，所述半导体结构的形成方法还包括：形成所述源漏开口108后，对所述源漏开口108露出的所述源漏掺杂层进行离子掺杂。
对所述源漏掺杂层进行离子掺杂，用于提高所述源漏掺杂层中相应离子的浓度，在半导体结构工作时，使得所述源漏掺杂层对沟通提供更大的应力，增大沟道中载流子的迁移速率。
所述半导体结构的形成方法包括：形成所述源漏开口108后，在所述源漏开口108的侧壁形成保护层113(如图8所示)。
所述保护层113形成在所述源漏开口108的侧壁，所述保护层113降低了后续形成的源漏插塞与栅极结构102之间桥接的概率，提高源漏插塞与栅极结构102之间的经时击穿性能。
具体的，所述保护层113的材料包括氮化硅、氧化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。本实施例中，所述保护层113的材料包括氮化硅。氮化硅是工艺常用的介电材料，形成工艺简单，且具有较高的致密度。
在所述源漏开口108的侧壁形成保护层113的步骤包括：形成保形覆盖所述源漏开口108的保护材料层(图中未示出)；去除所述源漏开口108底部的所述保护材料层，剩余的位于所述源漏开口108侧壁的所述保护材料层，作为保护层113。
本实施例中，采用原子层沉积工艺(Atomic layer deposition，ALD)形成所述保护材料层。原子层沉积工艺包括进行多次的原子层沉积循环，有利于提高保护材料层的厚度均一性，使保护材料层的能够保形覆盖在所述源漏开口108的底部和侧壁；此外，原子层沉积工艺的间隙填充性能和阶梯覆盖性好，相应提高了所述保护材料层的保形覆盖能力。在其他实施例中，还可以采用化学气相沉积工艺(Chemical Vapor Deposition，CVD)形成所述保护材料层。
本实施例中，采用无掩膜干法刻蚀工艺去除所述源漏开口108底部的所述保护材料层。无掩膜干法刻蚀工艺具有各向异性刻蚀的特性，在将所述源漏开口108底部的保护材料层完全去除的同时，不易对源漏开口108侧壁的保护材料层横向刻蚀，使得源漏开口108侧壁的保护材料层的不易减薄。且采用无掩膜干法刻蚀工艺去除所述源漏开口108底部的所述保护材料层，能够省去一张光罩(mask)，降低了形成所述保护层113的工艺成本。
参考图8和图9，图9为图8在AA处的剖面图，图8中仅示出了所述沟道结构101、栅极结构102以及初始源漏插塞110，在所述源漏开口108中形成初始源漏插塞110。
后续刻蚀所述初始源漏插塞110，形成源漏插塞。因为在所述源漏开口108的延伸方向上，所述源漏开口108各处的横向尺寸均一性较好，相应的，在初始源漏插塞110的延伸方向上，所述初始源漏插塞110各处的横向尺寸的均一性较好，在初始源漏插塞110的延伸方向上，所述初始源漏插塞110与所述栅极结构102之间的层间介质层105的横向尺寸的均一性较高。
具体的，所述初始源漏插塞110的材料包括Cu、Co、W、Ta、TaN、Ti和TiN中的一种或多种。本实施例中，初始源漏插塞110的材料包括W，W的化学性质稳定，形成工艺成熟，操作简单，有利于降低半导体结构的工艺难度，提高半导体结构的形成效率。
形成所述初始源漏插塞110的步骤包括：在所述源漏开口108中和所述介电层106上形成第一导电材料层(图中未示出)；去除高于所述介电层106的第一导电材料层，剩余的位于所述源漏开口108中的所述第一导电材料层作为初始源漏插塞110。
本实施例中，采用电化学电镀工艺在所述源漏开口108中和所述介电层106上形成第一导电材料层。电化学电镀工艺操作简单，沉积速度快，价格低廉等优点。其他实施例中，还可以采用原子层沉积工艺形成所述第一导电材料层。
本实施例中，以所述介电层106的顶部为平坦化停止位置，采用平坦化工艺去除高于所述介电层106的第一导电材料层。
具体的，所述平坦化工艺为化学机械研磨，化学机械研磨(chemical mechanicalplanarization，CMP)是一种全局表面平坦化技术，使得去除高于所述介电层106的第一导电材料层后，所述初始源漏插塞110的顶部与所述介电层106的顶部齐平。
需要说明的是，在所述源漏开口108中形成初始源漏插塞110的步骤中，在所述保护层113之间的所述源漏开口108的中形成初始源漏插塞110。
参考图10至图12，图12为图11在AA处的剖面图，刻蚀部分所述沟道结构101之间的所述初始源漏插塞110，形成凹槽111，所述凹槽111在所述栅极结构102的延伸方向上断开所述初始源漏插塞110，剩余的所述初始源漏插塞110作为源漏插塞112(如图12所示)。
所述源漏插塞112用于将源漏掺杂层与后段金属连接。在初始源漏插塞110(如图9所示)的延伸方向上，所述初始源漏插塞110各处的横向尺寸的均一性较好，因此，在所述源漏插塞112的延伸方向上，所述源漏插塞112各处的横向尺寸的均一性较高，形成的源漏插塞112与栅极结构102之间的层间介质层105的横向尺寸的均一性较高，在半导体结构工作时，所述源漏插塞112不易与所述栅极结构102桥接，且源漏插塞112与栅极结构102之间的经时击穿性能(TDDB)较好，有利于提高半导体结构电学性能和电学性能的均一性。
本实施例中，刻蚀部分所述沟道结构101之间的所述初始源漏插塞101指代的是根据半导体结构的工艺需要断开的部分所述沟道结构101之间的所述初始源漏插塞101。
本实施例中，采用干法刻蚀工艺刻蚀部分所述沟道结构101之间的所述初始源漏插塞110，形成所述凹槽111。干法刻蚀工艺具有各向异性刻蚀特性，具有较好的刻蚀剖面控制性，有利于使所述凹槽111的形貌满足工艺需求，且还有利于提高所述初始源漏插塞110的去除效率。
刻蚀部分所述沟道结构101之间的所述初始源漏插塞110，形成源漏插塞112的步骤包括：在所述介电层106上形成第一掩膜层114，所述第一掩膜层114露出部分所述沟道结构101之间的所述初始源漏插塞110；以所述第一掩膜层114为掩膜刻蚀部分所述沟道结构101之间的所述初始源漏插塞110，形成所述源漏插塞112。
本实施例中，第一掩膜层114包括：有机材料层1141、位于所述有机材料层1141上的抗反射涂层1142以及位于所述抗反射涂层1142上的光刻胶层1143。其他实施例中，形成所述第一掩膜层的过程中，第一掩膜层还可以仅包括抗反射涂层和光刻胶层。
所述有机材料层1141的材料包括：BARC材料、ODL材料、DARC材料、DUO材料或APF材料。
具体的，以所述第一掩膜层114为掩膜，采用干法刻蚀工艺刻蚀部分所述沟道结构101之间的所述初始源漏插塞110，形成源漏插塞112。
需要说明的是，形成所述凹槽111的过程中，所述初始源漏插塞110的被刻蚀速率大于所述层间介质层105的被刻蚀速率，所述初始源漏插塞110的被刻蚀速率大于所述介电层106的被刻蚀速率。
所述半导体结构的形成方法还包括：形成所述源漏插塞112后，去除所述第一掩膜层114。
去除所述第一掩膜层114为后续形成与栅极结构102接触的栅极插塞做准备。且所述第一掩膜层114的材料为有机材料，在形成所述凹槽111后及时去除所述第一掩膜层114，可以降低机台受污染的概率。
本实施例中，采用灰化工艺去除所述第一掩膜层114。
参考图13和图14，其中，所述半导体结构的形成方法还包括：形成所述源漏插塞112后，刻蚀所述栅极结构102顶部的所述介电层106，形成露出所述栅极结构102的栅极开口115(如图14所示)。
所述栅极开口115为后续形成栅极插塞做准备。
本实施例中，采用干法刻蚀工艺刻蚀所述栅极结构102顶部的介电层106，形成露出所述栅极结构102的栅极开口115。干法刻蚀工艺具有各向异性刻蚀特性，具有较好的刻蚀剖面控制性，有利于使所述栅极开口115的形貌满足工艺需求。采用干法刻蚀工艺刻蚀所述介电层106的过程中，能够以所述栅极结构102的顶部为刻蚀停止位置，降低对所述栅极结构102的损伤。
所述半导体结构的形成方法还包括：形成所述源漏插塞112后，形成所述栅极插塞前，凹槽111中、在所述源漏插塞112和所述介电层106上形成隔离材料层117。
需要说明的是，刻蚀所述介电层106，形成露出所述栅极结构102的栅极开口115的步骤中，还刻蚀所述隔离材料层117。
所述隔离材料层117形成在所述凹槽111中、源漏插塞112和所述介电层106上，在形成露出所述栅极结构102的所述栅极开口115的步骤中，使得所述源漏插塞112不易受到损伤。
本实施例中，采用流动性化学气相沉积(Flowable Chemical Vapor Deposition，FCVD)工艺形成所述隔离材料层117。流动性化学气相沉积工艺具有良好的填充能力，适用于填充高深宽比的开口，有利于降低所述隔离材料层117内形成空洞等缺陷的概率，相应有利于提高隔离材料层117的成膜质量。
所述半导体结构的形成方法还包括：形成所述隔离材料层117后，形成栅极开口115前，对所述隔离材料层117进行平坦化处理，提高所述隔离材料层117表面的平坦度。
本实施例中，采用化学机械研磨(chemical mechanical planarization，CMP)工艺对所述隔离材料层117进行所述平坦化处理。化学机械研磨工艺是一种全局表面平坦化技术，在半导体制造过程中用于减小所述介电层106上的隔离材料层117的厚度变化和表面形貌的影响。
需要说明的是，刻蚀所述介电层106，形成露出所述栅极结构102的栅极开口115的步骤中，还刻蚀所述栅极盖帽层107。
参考图15至图17，图17为图16在AA处的剖面图，在所述栅极开口115中形成栅极插塞116。
所述栅极插塞116用于将栅极结构102与后段金属连接。
本实施例中，所述栅极插塞116的材料包括Cu、Co、W、Ta、TaN、Ti和TiN中的一种或多种。本实施例中，栅极插塞116的材料包括W，W的化学性质稳定，形成工艺成熟，操作简单，有利于降低半导体结构的工艺难度，提高半导体结构的形成效率。
在所述栅极开口115中形成栅极插塞116的步骤包括：在所述栅极开口115中和隔离材料层117上形成第二导电材料层119；去除高于所述介电层106的所述隔离材料层117和第二导电材料层119，剩余的位于栅极开口115中的所述第二导电材料层119作为所述栅极插塞116。
本实施例中，采用电化学电镀工艺形成第二导电材料层119。电化学电镀工艺操作简单，沉积速度快，价格低廉等优点。其他实施例中，还可以采用原子层沉积工艺形成所述第二导电材料层119。
相应的，本发明实施例还提供一种半导体结构。参考图12，示出了本发明半导体结构一实施例的结构示意图。
半导体结构包括：衬底100；沟道结构101，分立于所述衬底100上；栅极结构102，横跨所述沟道结构101，且所述栅极结构102覆盖所述沟道结构101的部分顶壁和部分侧壁；多个源漏掺杂层，位于所述栅极结构102两侧所述沟道结构101中；层间介质层105，覆盖所述源漏掺杂层，且露出所述栅极结构102的顶部；介电层106，位于所述层间介质层105和栅极结构102上；源漏插塞112，位于所述源漏掺杂层的顶部，且贯穿所述介电层106和层间介质层105；凹槽111，在所述栅极结构102的延伸方向上，断开部分所述沟道结构之间的所述源漏插塞112。
本发明实施例提供的半导体结构中，源漏插塞112和凹槽111的形成过程包括：刻蚀所述介电层106和层间介质层105，形成露出多个所述源漏掺杂层的源漏开口108，以垂直于所述源漏开口108侧壁的方向为横向，所述源漏开口108在一步刻蚀中形成，因此，在形成所述源漏开口108的过程中，在所述源漏开口108的延伸方向上，所述源漏开口108各处的横向尺寸均一性较好，相应的所述源漏开口108的侧壁与所述栅极结构102之间的层间介质层105的横向尺寸的均一性较高，也就是说在所述源漏开口108中形成的初始源漏插塞与栅极结构102之间的层间介质层105的横向尺寸的均一性较高，刻蚀所述初始源漏插塞，形成源漏插塞112和凹槽111。所述源漏插塞112与栅极结构102之间的层间介质层105的横向尺寸的均一性较高，在半导体结构工作时，所述源漏插塞112不易与所述栅极结构102桥接，且源漏插塞112与栅极结构102之间的经时击穿性能较好，有利于提高半导体结构电学性能和电学性能的均一性。
所述衬底100为后续形成半导体提供工艺平台。
本实施例中，衬底100的材料为硅。在其他实施例中，衬底的材料还可以为锗、碳化硅、砷化镓或镓化铟，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
本实施例中，所述半导体结构为鳍式场效应晶体管(FinFET)。相应的，所述沟道结构101为鳍部。其他实施例中，半导体结构还可以为平面晶体管(MOSFET)或者全包围晶体管(GAA)。
本实施例中，沟道结构101的材料为硅。在其他实施例中，沟道结构的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟。
所述半导体结构还包括：隔离层104，位于所述沟道结构101之间的所述衬底100上，所述隔离层104覆盖沟道结构101的部分侧壁。
隔离层104用于使得各个沟道结构101之间实现电隔离，也用于电隔离所述衬底100和栅极结构102。
本实施例中，隔离层104的材料为介电材料。具体的，隔离层104的材料包括氧化硅，氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成隔离层104的工艺难度和工艺成本。
在半导体结构工作时，栅极结构102用于控制沟道的开启与断开。
所述栅极结构102横跨所述沟道结构101，且覆盖所述沟道结构101的部分顶壁和部分侧壁。
本实施例中，所述栅极结构102的材料为镁钨合金。其他实施例中，所述栅极结构的材料还可以为W、Al、Cu、Ag、Au、Pt、Ni或Ti等。
需要说明的是，所述栅极结构102形成在所述隔离层104上。
需要说明的是，所述半导体结构还包括：栅极盖帽层107，形成在所述栅极结构102的顶部。
在所述半导体结构的形成过程中，所述栅极盖帽层107用于保护所述栅极结构102的顶部不易受损伤。
本实施例中，所述栅极盖帽层107的材料包括氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。
在半导体结构工作时，所述源漏掺杂层为栅极结构102下方的沟道提供应力，提高载流子的迁移速率。
本实施例中，所述半导体结构用于形成NMOS(Negative channel Metal OxideSemiconductor)，源漏掺杂层用于作为NMOS的源极和漏极。在半导体结构工作时，源漏掺杂层为沟道施加拉伸应力(tensile stress)，拉伸沟道可以提高电子的迁移速率。
其他实施例中，所述半导体结构用于形成PMOS(Positive Channel Metal OxideSemiconductor)，源漏掺杂层用于作为PMOS的源极和漏极。在半导体结构工作时，源漏掺杂层为沟道施加压缩应力(compression stress)，压缩沟道可以提高空穴的迁移率。
层间介质层105用于电隔离相邻器件。
本实施例中，所述层间介质层105的材料为绝缘材料。具体的所述层间介质层105的材料包括氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成层间介质层105的工艺难度和工艺成本。
具体的，本实施例中，所述层间介质层105还覆盖所述栅极盖帽层107的侧壁，露出所述栅极盖帽层107的顶部。
所述介电层106，用于电隔离后续形成的源漏插塞和栅极插塞。
本实施例中，所述介电层106的材料为绝缘材料。具体的，所述介电层106的材料包括氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成介电层106的工艺难度和工艺成本。
所述半导体结构还包括：保护层113，位于所述源漏插塞112的侧壁和所述源漏掺杂层之间，以及所述源漏插塞112和层间介质层105之间。
保护层113，位于所述源漏插塞112的侧壁和所述源漏掺杂层之间，以及所述源漏插塞112和层间介质层105之间，所述保护层113降低了后续形成的源漏插塞与栅极结构102之间桥接的概率，提高源漏插塞与栅极结构102之间的经时击穿性能。
具体的，所述保护层113的材料包括氮化硅、氧化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。本实施例中，所述保护层113的材料包括氮化硅。氮化硅是工艺常用的介电材料，形成工艺简单，且具有较高的致密度。
需要说明的是，所述保护层113还位于所述凹槽111的侧壁上。
半导体结构可以采用前述实施例的形成方法所形成，也可以采用其他形成方法所形成。对本实施例半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明实施例披露如上，但本发明实施例并非限定于此。任何本领域技术人员，在不脱离本发明实施例的精神和范围内，均可作各种更动与修改，因此本发明实施例的保护范围应当以权利要求所限定的范围为准。

Claims (19)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括衬底、分立于所述衬底上的沟道结构、横跨所述沟道结构的栅极结构、位于所述栅极结构两侧所述沟道结构中的多个源漏掺杂层、覆盖所述源漏掺杂层的侧壁和所述栅极结构侧壁的层间介质层以及位于所述层间介质层和栅极结构上的介电层；
刻蚀所述介电层和层间介质层，形成露出多个所述源漏掺杂层的源漏开口；
在所述源漏开口中形成初始源漏插塞；
刻蚀部分所述沟道结构之间的所述初始源漏插塞，形成凹槽，所述凹槽在所述栅极结构的延伸方向上断开所述初始源漏插塞，剩余的所述初始源漏插塞作为源漏插塞。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括：形成所述源漏插塞后，刻蚀所述栅极结构顶部的所述介电层，形成露出所述栅极结构的栅极开口；
在所述栅极开口中形成栅极插塞。
3.如权利要求1或2所述的半导体结构的形成方法，其特征在于，采用干法刻蚀工艺刻蚀部分所述沟道结构之间的所述初始源漏插塞，形成所述凹槽。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，采用干法刻蚀工艺刻蚀部分所述沟道结构之间的所述初始源漏插塞，形成所述源漏插塞的步骤包括：
在所述介电层上形成第一掩膜层，所述第一掩膜层露出部分所述沟道结构之间的所述初始源漏插塞；
以所述第一掩膜层为掩膜刻蚀部分所述沟道结构之间的所述初始源漏插塞，形成所述源漏插塞；
所述半导体结构的形成方法还包括：形成所述源漏插塞后，去除所述第一掩膜层。
5.如权利要求1或2所述的半导体结构的形成方法，其特征在于，采用干法刻蚀工艺刻蚀所述介电层和层间介质层，形成露出多个所述源漏掺杂层的源漏开口。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，刻蚀所述介电层和层间介质层，形成露出所述源漏掺杂层的源漏开口的步骤包括：
在所述介电层上形成第二掩膜层，所述第二掩膜层露出多个所述源漏掺杂层顶部的所述介电层；
以所述第二掩膜层为掩膜刻蚀所述介电层和所述层间介质层，形成所述源漏开口；
所述半导体结构的形成方法还包括：形成所述源漏开口后，去除所述第二掩膜层。
7.如权利要求1或2所述的半导体结构的形成方法，其特征在于，形成所述初始源漏插塞的步骤包括：
在所述源漏开口中和所述介电层上形成第一导电材料层；
去除高于所述介电层的所述第一导电材料层，剩余的位于所述源漏开口中的所述第一导电材料层作为初始源漏插塞。
8.如权利要求1或2所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法：形成所述源漏开口后，在所述源漏开口中形成初始源漏插塞前，在所述源漏开口的侧壁形成保护层；
在所述源漏开口中形成初始源漏插塞的步骤中，在所述保护层之间的所述源漏开口中形成所述初始源漏插塞。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，所述保护层的材料包括氮化硅、氧化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。
10.如权利要求8所述的半导体结构的形成方法，其特征在于，在所述源漏开口的侧壁形成保护层的步骤包括：
形成保形覆盖所述源漏开口的保护材料层；
去除所述源漏开口底部的所述保护材料层，剩余的位于所述源漏开口侧壁的所述保护材料层，作为保护层。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，采用原子层沉积工艺或者化学气相沉积工艺形成所述保护材料层。
12.如权利要求2所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括：
形成所述源漏插塞后，形成所述栅极插塞前，在所述凹槽中、所述源漏插塞和所述介电层上形成隔离材料层；
刻蚀所述介电层，形成露出所述栅极结构的栅极开口的步骤中，还刻蚀所述隔离材料层；
在所述栅极开口中形成栅极插塞的步骤包括：在所述栅极开口中和隔离材料层上形成第二导电材料层；去除高于所述介电层的所述隔离材料层和第二导电材料层，剩余的位于栅极开口中的所述第二导电材料层作为所述栅极插塞。
13.如权利要求1或2所述的半导体结构的形成方法，其特征在于，所述提供基底的步骤中，所述基底还包括：隔离层，位于所述沟道结构之间的所述衬底上，所述隔离层覆盖所述沟道结构的部分侧壁；
提供基底的步骤中，所述栅极结构形成在所述隔离层上。
14.如权利要求1或2所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括：形成所述源漏开口后，对所述源漏开口露出的所述源漏掺杂层进行离子掺杂。
15.如权利要求1所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括：形成所述源漏开口后，对所述源漏开口进行清洗处理。
16.一种半导体结构，其特征在于，包括：
衬底；
沟道结构，分立于所述衬底上；
栅极结构，横跨所述沟道结构，且所述栅极结构覆盖所述沟道结构的部分顶壁和部分侧壁；
多个源漏掺杂层，位于所述栅极结构两侧所述沟道结构中；
层间介质层，覆盖所述源漏掺杂层，且露出所述栅极结构的顶部；
介电层，位于所述层间介质层和栅极结构上；
源漏插塞，位于所述源漏掺杂层的顶部，且贯穿所述介电层和层间介质层；凹槽，在所述栅极结构的延伸方向上，断开部分所述沟道结构之间的所述源漏插塞。
17.如权利要求16所述的半导体结构，其特征在于，所述半导体结构还包括：保护层，位于所述源漏插塞的侧壁和所述源漏掺杂层之间，以及所述源漏插塞和层间介质层之间。
18.如权利要求17所述的半导体结构，其特征在于，所述保护层的材料包括氮化硅、氧化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。
19.如权利要求16所述的半导体结构，其特征在于，所述半导体结构还包括：隔离层，位于所述沟道结构之间的所述衬底上，且所述隔离层覆盖所述沟道结构的部分侧壁；
所述栅极结构，位于所述隔离层上。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080124844A1 (en) * 2006-08-21 2008-05-29 Powerchip Semiconductor Corp. Method of manufacturing well pick-up structure of non-volatile memory
US20170338233A1 (en) * 2016-05-18 2017-11-23 Taiwan Semiconductor Manufacturing Co., Ltd. Static random access memory
CN108321089A (zh) * 2017-01-17 2018-07-24 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN109285841A (zh) * 2017-07-20 2019-01-29 中芯国际集成电路制造(上海)有限公司 存储器及其形成方法
CN109427677A (zh) * 2017-08-24 2019-03-05 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN111508896A (zh) * 2019-01-30 2020-08-07 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080124844A1 (en) * 2006-08-21 2008-05-29 Powerchip Semiconductor Corp. Method of manufacturing well pick-up structure of non-volatile memory
US20170338233A1 (en) * 2016-05-18 2017-11-23 Taiwan Semiconductor Manufacturing Co., Ltd. Static random access memory
CN108321089A (zh) * 2017-01-17 2018-07-24 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN109285841A (zh) * 2017-07-20 2019-01-29 中芯国际集成电路制造(上海)有限公司 存储器及其形成方法
CN109427677A (zh) * 2017-08-24 2019-03-05 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN111508896A (zh) * 2019-01-30 2020-08-07 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

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