CN105590910A - 半导体结构及其制作工艺 - Google Patents

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张宗宏
李怡慧
黄志森
陈意维
许家彰
黄信富
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Abstract

本发明公开一种半导体结构及其制作工艺，该半导体结构包含有一介电层、一钛层、一氮化钛层以及一金属。介电层设置于一基底上，其中介电层具有一通孔。钛层覆盖通孔，其中钛层具有小于1500Mpa(兆帕)的拉伸应力。氮化钛层顺应地覆盖钛层。金属填满通孔。本发明还提出一种半导体制作工艺，用以形成此半导体结构。此半导体制作工艺，包含有下述步骤。首先，形成一介电层于一基底上，其中介电层具有一通孔。接着，形成一钛层，顺应地覆盖通孔，其中钛层具有小于500Mpa的压缩应力。接续，形成一氮化钛层，顺应地覆盖钛层。而后，填入一金属于通孔中。

Description

半导体结构及其制作工艺
技术领域
本发明涉及一种半导体结构及其制作工艺，且特别是涉及一种形成具有小于500Mpa的压缩应力的钛层的半导体结构及其制作工艺。
背景技术
在集成电路的制造过程中，场效晶体管(fieldeffecttransistor)是一种极重要的电子元件，而随着半导体元件的尺寸越来越小，晶体管的制作工艺步骤也有许多的改进，以制造出体积小而高品质的晶体管。现有的晶体管制作工艺是在基底上形成栅极结构之后，再于栅极结构相对两侧的基底中形成轻掺杂漏极结构(lightlydopeddrain,LDD)。接着于栅极结构侧边形成间隙壁(spacer)，并以此栅极结构及间隙壁做为掩模，进行离子注入步骤，以于基底中形成源极/漏极区。而为了要将晶体管的栅极、源极、与漏极适当电连接于电路中，因此需要形成接触插塞(contactplug)来进行导通。接触插塞中还形成有阻障层围绕其中的低电阻率材料以防止低电阻率材料向外扩散至其他区域。随着半导体元件尺寸的缩小，在接触洞(contacthole)中填入阻障层以及低电阻率材料以形成接触插塞，并维持甚至提升半导体元件的效能，即为目前业界发展的目标之一。
发明内容
本发明的目的在于提供一种半导体结构及其制作工艺，其先形成具有小于500Mpa的压缩应力的钛层，然后再形成氮化钛层，以避免形成氮化钛层的制作工艺高温使所形成的半导体结构产生气泡而引发碎屑，污染其他区域的结构。
为达上述目的，本发明提出一种半导体结构，包含有一介电层、一钛层、一氮化钛层以及一金属。介电层设置于一基底上，其中介电层具有一通孔。钛层覆盖通孔，其中钛层具有小于1500Mpa(兆帕)的拉伸应力。氮化钛层顺应地覆盖钛层。金属填满通孔。
本发明提出一种半导体制作工艺，包含有下述步骤。首先，形成一介电层于一基底上，其中介电层具有一通孔。接着，形成一钛层，顺应地覆盖通孔，其中钛层具有小于500Mpa的压缩应力。接续，形成一氮化钛层，顺应地覆盖钛层。而后，填入一金属于通孔中。
基于上述，本发明提出一种半导体结构及其制作工艺，其形成具有小于500Mpa的压缩应力的钛层，因而即便经过后续的制作工艺高温，例如形成氮化钛层于钛层上的制作工艺高温，或者形成金属硅化物于源/漏极中的制作工艺高温，仍可使钛层维持为具有小于1500Mpa(兆帕)的拉伸应力。如此，本发明可避免因制作工艺的高温，促使所形成的半导体结构产生气泡而引发碎屑，因而污染其他区域的结构，降低良率。
附图说明
图1-图8为本发明一第一实施例的半导体制作工艺的剖面示意图；
图9-图10为本发明一第二实施例的半导体制作工艺的剖面示意图。
符号说明
10：绝缘结构
20、20a：盖层
110：基底
122：介电层
124：功函数层
126：低电阻率材料
132：轻掺杂源/漏极
134：源/漏极
136：外延结构
140：接触洞蚀刻停止层
150、150a、180、280：介电层
162、162a、292a、292b：钛层
164、164a、294a、294b：氮化钛层
166、166a、296a、296b：金属
170、270：金属硅化物
C：栅极通道
C1、C2、C3、C4：接触插塞
G：栅极
M：MOS晶体管
P1：清洗制作工艺
P2：退火制作工艺
S1、S2：顶面
T1、T2、T3：顶部
V、V1、V2：通孔
具体实施方式
图1-图8绘示本发明一第一实施例的半导体制作工艺的剖面示意图。如图1所示，提供一基底110。基底110例如是一硅基底、一含硅基底、一三五族覆硅基底(例如GaN-on-silicon)、一石墨烯覆硅基底(graphene-on-silicon)或一硅覆绝缘(silicon-on-insulator，SOI)基底等半导体基底。形成绝缘结构10于基底110中，以电性绝缘各MOS晶体管。绝缘结构10可例如为一浅沟槽绝缘结构。
形成一MOS晶体管M于基底110上/中。MOS晶体管M可包含一栅极G位于基底上。在本实施例中，栅极G为一金属栅极，其由一牺牲栅极，例如一多晶硅栅极，经由一金属栅极置换(metalgatereplacement)制作工艺所形成，但本发明不以此为限。在其他实施例中，栅极G也可为一多晶硅栅极，视实际需要而定。栅极G又可包含一堆叠结构，其由下而上包含一介电层122，一功函数层124以及一低电阻率材料126。介电层122可包含一选择性阻障层(未绘示)以及一高介电常数介电层，其中选择性阻障层可例如为一氧化层，其例如以一热氧化制作工艺或一化学氧化制作工艺形成，而高介电常数介电层例如为一含金属介电层，其可包含有铪(Hafnium)氧化物、锆(Zirconium)氧化物，但本发明不以此为限。更进一步而言，高介电常数栅极介电层可选自氧化铪(hafniumoxide，HfO2)、硅酸铪氧化合物(hafniumsiliconoxide，HfSiO4)、硅酸铪氮氧化合物(hafniumsiliconoxynitride，HfSiON)、氧化铝(aluminumoxide，Al2O3)、氧化镧(lanthanumoxide，La2O3)、氧化钽(tantalumoxide，Ta2O5)、氧化钇(yttriumoxide，Y2O3)、氧化锆(zirconiumoxide,ZrO2)、钛酸锶(strontiumtitanateoxide,SrTiO3)、硅酸锆氧化合物(zirconiumsiliconoxide,ZrSiO4)、锆酸铪(hafniumzirconiumoxide,HfZrO4)、锶铋钽氧化物(strotiumbismuthtantalate,SrBi2Ta2O9,SBT)、锆钛酸铅(leadzirconatetitanate,PbZrxTi1-xO3,PZT)与钛酸钡锶(bariumstrontiumTitanate,BaxSr1-xTiO3,BST)所组成的群组。功函数层124可为单层结构或复合层结构，例如由氮化钛(titaniumnitride,TiN)、碳化钛(titaniumcarbide,TiC)、氮化钽(tantalumnitride,TaN)、碳化钽(tantalumcarbide,TaC)、碳化钨(tungstencarbide,WC)、铝化钛(钛taniumaluminide,TiAl)或氮化铝钛(aluminumtitaniumnitride，TiAlN)等所组成。低电阻率材料126可由铝、钨、钛铝合金(钛Al)或钴钨磷化物(cobalttungstenphosphide，CoWP)等低电阻材料所构成。阻障层可选择性形成于介电层122、功函数层124或低电阻率材料126之间，其中阻障层例如为氮化钽(tantalumnitride,TaN)、氮化钛(titaniumnitride,TiN)等的单层结构或复合层结构。
MOS晶体管M可还包含一间隙壁(未绘示)位于金属栅极G侧边的基底110上，以及一轻掺杂源/漏极132、一源/漏极134以及一外延结构136于金属栅极G(或者间隙壁)侧边的基底110中。轻掺杂源/漏极132以及源/漏极134的掺杂杂质可为例如硼等三价离子，或者例如磷等五价离子；外延结构136则可例如为一硅锗外延结构或一硅碳外延结构等，视实际所欲形成的MOS晶体管M的电性而定。
再者，一接触洞蚀刻停止层140以及一介电层150可依设置于基底110上但暴露出栅极G。接触洞蚀刻停止层140可例如为一氮化层或一已掺杂的氮化层，其可还具有施加应力于栅极G下方的一栅极通道C的能力，而介电层150可例如为一氧化层，但本发明不以此为限。另外，可选择性全面覆盖一盖层20于栅极G、接触洞蚀刻停止层140以及介电层150上，以保护栅极G，避免在后续制作工艺中使栅极G受损。盖层20可例如为一氧化层，但本发明不以此为限。
上述图1的结构的详细形成方法为本领域所熟知故不再赘述。再者，由于本实施例以一后置高介电常数介电层的后栅极(Gate-LastforHigh-KLast)制作工艺为例，故介电层122具有一U形的剖面结构。然而，本发明非限于此，本发明也可应用于例如一前置高介电常数介电层的后栅极(Gate-LastforHigh-KFirst)制作工艺或一前栅极(Gate--First)制作工艺等。
接续，在形成介电层150之后，在介电层150中形成多个通孔V，暴露出基底110中的源/漏极134，因而形成一盖层20a以及一介电层150a，如图2所示。形成通孔V的方法可例如以一蚀刻制作工艺形成，但本发明不以此为限。在本实施例中，通孔V为接触洞，用以于后续制作工艺中填入金属而形成接触插塞，但本发明不以此为限。在其他实施例中，本发明也可应用于直通硅晶穿孔(throughsiliconvia,TSV)等通孔或凹槽制作工艺。再者，本实施例的图示绘示接触洞的剖面示意图，而接触洞可由双图案化方法(double-patterningmethod)等形成。接着，可选择性地进行一清洗制作工艺P1，以清洗通孔V。清洗制作工艺P1可例如为一金属硅化物的前清洗制作工艺，其例如至少含有一湿式或干式清洗制作工艺，例如为一含有稀释氢氟酸(dilutehydrofluoricacid,DHF)或去离子水(deionizedwater)的湿式清洗制作工艺，或是一含有SICONI(TrademarkofAppliedMaterials,Inc.)或以氩气撞击(Argonbombardment)的干式清洗制作工艺，但本发明不以此为限。另外，清洗制作工艺P1可还包含一在360℃去除水汽的制作工艺。
如图3所示，形成一钛层162，顺应地覆盖通孔V以及介电层150a。在此强调，本发明的钛层162在初镀(as-deposited)时仅具有小于500Mpa(兆帕)的压缩应力。优选的，钛层162具有小于300Mpa的压缩应力。如此一来，当于后续制作工艺中，形成氮化钛层时，甚至进行退火制作工艺时，钛层162的应力不致于转换为大于1500Mpa(兆帕)的拉伸应力。因此，可避免钛层162(或者其于后续进行金属硅化物制作工艺，而至少部分转换为金属硅化物)，由于应力过大而产生气泡。气泡破裂则会产生碎屑，当碎屑飞溅至其他区域，尤其是例如静态随机存取存储器(StaticRandom-AccessMemory,SRAM)等的密集区域，则会导致该区域的元件短路，而降低良率。在一实施例中，钛层162由溅镀(sputtering)制作工艺形成，而其制作工艺温度为室温(roomtemperature)，但本发明不以此为限。因此，可通过降低溅镀制作工艺的溅镀偏压(bias)，致使所形成的钛层162可具有小于500Mpa的压缩应力。再者，降低溅镀制作工艺时的溅镀偏压不仅可形成具有小于500Mpa的压缩应力的钛层162，也可改善通孔V顶部T1在制作工艺中圆角化的问题，防止后续形成于其中的接触插塞彼此接触而短路。
如图4所示，形成一氮化钛层164，顺应地覆盖钛层162。在一例中，氮化钛层164由金属有机化学气相沉积(metal-organicchemicalvapordeposition)制作工艺形成，但本发明不以此为限。形成氮化钛层164的制作工艺温度在现今制作工艺中会高于室温，例如为400℃，因此会引发钛层162的拉伸应力。当拉伸应力过大，就会造成前述钛层162的气泡产生。由于本发明的钛层162仅具有小于500Mpa的压缩应力，故即使在形成氮化钛层164之后，仍可仅具有小于1500Mpa的拉伸应力，因而能避免气泡产生。
如图5所示，形成一金属硅化物170于氮化钛层164以及基底110之间。由于本发明的通孔V对准地暴露出基底110中的源/漏极134，因而源/漏极134会位于氮化钛层164正下方的基底110中，是以金属硅化物170也会位于源/漏极134中/上。金属硅化物170可例如为一钛硅金属硅化物。详细而言，可进行一退火制作工艺P2，以将至少部分的钛层162以及其下方的部分的基底110转换为一钛硅金属硅化物。
在本实施例中，仅有部分的钛层162转换为钛硅金属硅化物，是以保留部分的钛层162位于钛硅金属硅化物以及氮化钛层164之间。但在其他实施例中，可将全部的钛层162与其下方的部分的基底110反应，转换为钛硅金属硅化物，因而钛硅金属硅化物则位于氮化钛层164以及基底110之间，且与氮化钛层164直接接触。
如图6所示，覆盖一金属166于通孔V中以及氮化钛层164上。在本实施历中，金属166由钨所组成，但在其他实施例中也可改由铝或铜等其他金属组成。接着，进行一平坦化制作工艺，以平坦化金属166、氮化钛层164以及钛层162，至暴露出介电层150a，而于通孔V中形成多个接触插塞C1，其分别包含一钛层162a、一氮化钛层164a以及一金属166a，如图7所示。如此一来，接触插塞C1的一顶面S1则可与栅极G的一顶面S2切齐。平坦化制作工艺可例如为一化学机械研磨(chemicalmechanicalpolishing,CMP)制作工艺，但本发明不以此为限。
接着，可再进行后续其他半导体制作工艺。例如，如图8所示，在介电层150a中形成接触插塞C1后，可再形成一介电层180全面覆盖介电层150a、接触插塞C1以及栅极G，其中介电层180具有多个接触插塞C2分别物理接触接触插塞C1以及栅极G，以将源/漏极134以及栅极G向外电连接至其他外部电路。在本实施例中，介电层150a可例如为一层间介电层(inter-leveldielectric)，其具有MOS晶体管M形成于其中；而介电层180则可例如为一金属层间介电层(inter-metaldielectric)，其具有金属内连线结构形成于其中，但本发明不以此为限。形成介电层180以及接触插塞C2的方法，类似于形成介电层150a以及接触插塞C1的方法，仅不同的是，形成介电层180以及接触插塞C2的方法不需进行为形成金属硅化物的退火制作工艺，但本发明不以此为限。详细而言，可先全面覆盖并平坦化一介电层(未绘示)，再例如进行一蚀刻制作工艺以于此介电层中形成多个接触洞(未绘示)，对准并暴露出接触插塞C1以及栅极G；然后，可以本发明的方法依序覆盖一在初镀(as-deposited)时仅具有压缩应力小于500Mpa的钛层、一氮化钛层以及一金属于各接触洞中以及介电层上；最后，平坦化金属、氮化钛层以及钛层，而形成接触插塞C2。如此一来，本发明也可防止为形成接触插塞C2中的氮化钛层的制作工艺高温，促使钛层产生气泡，进而导致因气泡破裂而产生碎屑，污染其他区域的半导体元件。
承上，本发明的第一实施例先形成介电层150a中的接触插塞C1，再形成介电层180中的接触插塞C2。并且，应用本发明的制作工艺方法于形成接触插塞C1以及接触插塞C2，都有助于防止二者中的钛层产生气泡，而引发碎屑。
以下，再提出一第二实施例，其先依序形成介电层150a以及介电层180，然后再一起形成位于源/漏极134以及栅极G上的接触插塞，而第二实施例仍可适用本发明。
第二实施例的前端制作工艺与第一实施例的图1的制作工艺相同，故不再赘述。接着，先全面覆盖并平坦化一介电层(未绘示)于栅极G以及介电层150上；然后，进行例如一蚀刻制作工艺，以同时于介电层(未绘示)以及介电层150中形成多个接触洞V1及V2，因而形成介电层150a以及一介电层280，如图9所示。接触洞V1暴露出源/漏极134，而接触洞V2暴露出栅极G。
之后，如图10所示，可以前述的本发明的半导体制作工艺，同时于接触洞V1及V2中形成多个接触插塞C3及C4。例如，可选择性地先进行一清洗制作工艺P1，以清洗通孔V1及V2。清洗制作工艺P1可例如为一金属硅化物的前清洗制作工艺，其例如至少含有一湿式或干式清洗制作工艺，例如为一含有稀释氢氟酸(dilutehydrofluoricacid,DHF)或去离子水(deionizedwater)的湿式清洗制作工艺，或是一含有SICONI(TrademarkofAppliedMaterials,Inc.)或以氩气撞击(Argonbombardment)的干式清洗制作工艺，但本发明不以此为限。另外，清洗制作工艺P1可还包含一在360℃去除水汽的制作工艺。接续，依序形成一钛层(未绘示)以及一氮化钛层(未绘示)顺应地覆盖通孔V1及V2以及介电层280。而后，例如进行一退火制作工艺等，形成一金属硅化物270于氮化钛层以及基底110之间。然后，覆盖一金属(未绘示)于通孔V1及V2以及介电层280上。之后，将金属、氮化钛层以及钛层平坦化，而形成接触插塞C3及C4。接触插塞C3包含一钛层292a、一氮化钛层294a以及一金属296a，而接触插塞C4包含一钛层292b、一氮化钛层294b以及一金属296b。
在此强调，本发明所覆盖的钛层必须在初镀(as-deposited)时仅具有小于500Mpa的压缩应力。优选者，钛层具有小于300Mpa的压缩应力。如此一来，当于后续制作工艺中形成氮化钛层时，甚至进行退火制作工艺以形成金属硅化物270时，钛层的应力可仍维持为具有小于1500Mpa(兆帕)的拉伸应力。因此，可避免钛层(或者其于后续进行金属硅化物制作工艺，而至少部分转换为金属硅化物)，由于应力过大而产生气泡。气泡破裂则会形成碎屑，当碎屑飞溅至其他区域，尤其是例如静态随机存取存储器(StaticRandom-AccessMemory,SRAM)等的密集区域，则会导致该区域的元件短路，而降低良率。在一实施例中，钛层由溅镀(sputtering)制作工艺形成，而其制作工艺温度为室温(roomtemperature)。因此，可通过降低溅镀制作工艺的溅镀偏压(bias)，致使所形成的钛层在初镀(as-deposited)时可具有小于500Mpa的压缩应力。再者，降低溅镀制作工艺时的溅镀偏压不仅可形成具有小于500Mpa的压缩应力的钛层，也可改善通孔V1及V2的顶部T2及T3在制作工艺中圆角化的问题，以防止形成于其中的接触插塞C3及C4彼此接触而短路。
更进一步而言，本实施例在进行退火制作工艺以形成金属硅化物270时，仅有与基底110接触的钛层会与基底110转换为金属硅化物270，而与栅极G接触的钛层则不会转换为金属硅化物。如图10所示，接触插塞C3底部的钛层以全面转换为金属硅化物270，但接触插塞C4底部的钛层292b仍完全保留。在另一实施例中，接触插塞C3底部的钛层可仅部分转换为金属硅化物270，而仍有部分保留。
综上所述，本发明提出一种半导体结构及其制作工艺，其形成在初镀(as-deposited)时仅具有小于500Mpa的压缩应力的钛层，因而即便再经过形成氮化钛层于其上的制作工艺高温，或者再经过形成金属硅化物于源/漏极中的制作工艺高温，仍可使钛层维持具有小于1500Mpa(兆帕)的拉伸应力。如此，本发明可避免因制作工艺的高温，促使所形成的半导体结构产生气泡而引发碎屑，污染其他区域的结构，而降低良率。
再者，具有小于500Mpa的压缩应力的钛层可例如由调整为低溅镀偏压(bias)的溅镀(sputtering)制作工艺形成，而其制作工艺温度为室温(roomtemperature)；氮化钛层可例如由金属有机化学气相沉积(metal-organicchemicalvapordeposition)制作工艺形成；形成金属硅化物的制作工艺可例如为一退火制作工艺，直接转换钛层与基底而得一钛硅金属硅化物，但本发明不以此为限。
本实施例所提出的第一及第二实施例将本发明应用于形成接触插塞的制作工艺中，但本发明也可应用于其他制作工艺，例如一直接硅晶穿孔(throughsiliconvia,TSV)制作工艺等填充凹槽或通孔的制作工艺。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (20)

1.一种半导体结构，包含有：
介电层，设置于一基底上，其中该介电层具有一通孔；
钛层，覆盖该通孔，其中该钛层具有小于1500Mpa(兆帕)的拉伸应力；
氮化钛层顺应地覆盖该钛层；以及
金属，填满该通孔。
2.如权利要求1所述的半导体结构，其中该通孔包含一接触洞，而该钛层、该氮化钛层以及该金属形成一接触插塞。
3.如权利要求1所述的半导体结构，还包含：
金属硅化物，设置于该氮化钛层以及该基底之间。
4.如权利要求3所述的半导体结构，其中该金属硅化物包含一钛硅金属硅化物。
5.如权利要求3所述的半导体结构，还包含：
栅极，设置于该通孔旁的该基底上；以及
源/漏极设置于该钛层下方的该基底中，且该金属硅化物设置于该源/漏极上。
6.如权利要求1所述的半导体结构，还包含：
栅极，设置于该钛层的正下方并与该钛层接触。
7.如权利要求1所述的半导体结构，其中该金属包含钨。
8.如权利要求1所述的半导体结构，其中该介电层包含一层间介电层。
9.一种半导体制作工艺，包含有
形成一介电层于一基底上，其中该介电层具有一通孔；
形成一钛层，顺应地覆盖该通孔，其中该钛层具有小于500Mpa的压缩应力；
形成一氮化钛层，顺应地覆盖该钛层；以及
填入一金属于该通孔中。
10.如权利要求9所述的半导体制作工艺，其中该钛层具有小于300Mpa的压缩应力。
11.如权利要求9所述的半导体制作工艺，其中该钛层由溅镀(sputtering)制作工艺形成。
12.如权利要求9所述的半导体制作工艺，其中该氮化钛层由金属有机化学气相沉积(metal-organicchemicalvapordeposition)制作工艺形成。
13.如权利要求12所述的半导体制作工艺，其中形成该氮化钛层的制作工艺温度为400℃。
14.如权利要求9所述的半导体制作工艺，其中在形成该氮化钛层之后，还包含：
形成一金属硅化物于该氮化钛层以及该基底之间。
15.如权利要求14所述的半导体制作工艺，其中形成该金属硅化物的步骤，包含：
进行一退火制作工艺，以将至少部分的该钛层以及部分的该基底转换为一钛硅金属硅化物。
16.如权利要求9所述的半导体制作工艺，其中在形成该介电层之后，还包含：
进行一清洗制作工艺，以清洗该通孔。
17.如权利要求9所述的半导体制作工艺，其中该通孔包含一接触洞，而该钛层、该氮化钛层以及该金属形成一接触插塞。
18.如权利要求17所述的半导体制作工艺，在形成该介电层之前，还包含：
形成一栅极于该基底上；以及
形成一源/漏极于该栅极侧边的该基底中，使该栅极位于该通孔旁，而该源/漏极于该氮化钛层正下方的该基底中。
19.如权利要求17所述的半导体制作工艺，在形成该介电层之前，还包含：
形成一栅极于该基底上，使该栅极设置于该钛层的正下方并与该钛层接触。
20.如权利要求9所述的半导体制作工艺，其中形成该氮化钛层之后，具有小于500Mpa的压缩应力的该钛层转化为具有大于1500Mpa的拉伸应力。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107093577A (zh) * 2017-04-17 2017-08-25 上海华虹宏力半导体制造有限公司 接触孔的制造方法
CN108666267A (zh) * 2017-04-01 2018-10-16 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN109148371A (zh) * 2017-06-16 2019-01-04 台湾积体电路制造股份有限公司 半导体装置及其制造方法
CN109427677A (zh) * 2017-08-24 2019-03-05 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN109545734A (zh) * 2017-09-22 2019-03-29 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN113053804A (zh) * 2021-03-10 2021-06-29 中国科学院微电子研究所 一种钨复合膜层及其生长方法、单片3dic

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9721896B2 (en) 2015-09-11 2017-08-01 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnection structure, fabricating method thereof, and semiconductor device using the same
CN107104051B (zh) * 2016-02-22 2021-06-29 联华电子股份有限公司 半导体元件以及其制作方法
TWI718304B (zh) * 2017-05-25 2021-02-11 聯華電子股份有限公司 半導體元件及其製作方法
US20220336367A1 (en) * 2021-04-15 2022-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Forming Liners to Facilitate The Formation of Copper-Containing Vias in Advanced Technology Nodes

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8786025B2 (en) * 2012-04-19 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method for forming same

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108666267A (zh) * 2017-04-01 2018-10-16 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN108666267B (zh) * 2017-04-01 2020-11-03 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN107093577A (zh) * 2017-04-17 2017-08-25 上海华虹宏力半导体制造有限公司 接触孔的制造方法
CN109148371A (zh) * 2017-06-16 2019-01-04 台湾积体电路制造股份有限公司 半导体装置及其制造方法
CN109427677A (zh) * 2017-08-24 2019-03-05 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN109545734A (zh) * 2017-09-22 2019-03-29 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN113053804A (zh) * 2021-03-10 2021-06-29 中国科学院微电子研究所 一种钨复合膜层及其生长方法、单片3dic
CN113053804B (zh) * 2021-03-10 2023-02-21 中国科学院微电子研究所 一种钨复合膜层及其生长方法、单片3dic

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