CN105405750A - 半导体元件、在其中增加表面掺杂浓度的方法及形成方法 - Google Patents

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Abstract

本文公开了一种半导体元件、在其中增加表面掺杂浓度的方法及形成方法。该半导体元件的形成方法包括：提供一基底；进行一掺杂注入工艺，以在该基底内形成一掺杂区；在进行该掺杂注入工艺之后，对该掺杂区进行一硼掺杂注入；对该硼掺杂注入进行退火；以及在该硼掺杂注入退火之后，在该掺杂区之上形成一硅化物层。本发明的方法可以很容易地与CMOS工艺的流程整合，并且不需要额外复杂的步骤去达到所需的结果。

Description

半导体元件、在其中增加表面掺杂浓度的方法及形成方法
本申请是申请号为201010602082.9、申请日为2010年12月17日、发明名称为“半导体元件、在其中增加表面掺杂浓度的方法及形成方法”的发明专利申请的分案申请。
技术领域
本发明涉及集成电路元件，特别涉及高表面掺杂浓度的半导体元件及其制造方法。
背景技术
半导体集成电路工业的发展已经快速地成长，针对集成电路的材料与设计上的技术发展，已经产生许多集成电路世代，每个世代都比先前的世代具有更小且更复杂的电路，这些技术进展使得集成电路的制造与工艺的复杂度增加。可以理解的是，就集成电路的工艺与制造而言，这些技术进展需要有相似的发展。在集成电路发展的演进上，随着几何尺寸(亦即使用工艺可以产生的最小元件或线)缩减的同时，机能密度(亦即每一芯片面积的内连线元件数目)通常也在增加，这种尺寸缩减的工艺通常可借由增加生产效能，以及降低相关成本而提供好处。
然而，这种尺寸缩减需要更小的元件接点，而因为较小的元件接点具有相对较高的电阻，其可能会导致元件的效能降低。传统的方法是使用硅锗(SiGe)制造这种接点，并且使用原位(in-situ)工艺提供硼注入，以降低电阻，这种外延(epitaxy；EPI)原位注入的好处会受到限制，因为其只能产生低浓度的表面轮廓。换言之，传统的离子束线(beamline)注入无法实现高表面浓度的掺杂轮廓。
因此，业界急需改良的高表面掺杂浓度的半导体元件及其制造方法，以克服上述的问题。
发明内容
为克服上述现有技术的缺陷，在此所揭示的一实施例提供高表面掺杂浓度的半导体元件及其制造方法，此方法包含形成半导体元件，其包含提供基底，在基底内形成掺杂区，在掺杂区之上形成应力层，对应力层进行硼掺杂注入，对硼掺杂注入进行退火，以及在硼掺杂注入退火之后，在应力层之上形成硅化物层。
在另一实施例中，提供高表面掺杂浓度的半导体元件及其制造方法，此方法包含提供基底，在基底上形成伪栅极结构，在基底内形成掺杂区，在掺杂区之上形成应力层，对应力层进行硼掺杂注入，对硼掺杂注入进行退火，在硼掺杂注入退火之后，在应力层之上形成硅化物层，以及使用金属栅极结构取代伪栅极结构。
在另一实施例中，提供半导体元件，其包含基底，在基底内形成的掺杂区，在掺杂区之上形成的应力层，注入至应力层中的硼掺杂物，接着注入的硼掺杂物经过退火，以及在硼掺杂物退火之后，在应力层之上形成的硅化物层。
根据本申请的一实施例，提供了一种形成半导体元件的方法，包括：
提供一基底；
进行一掺杂注入工艺，以在该基底内形成一掺杂区；
在进行该掺杂注入工艺之后，对该掺杂区进行一硼掺杂注入；
对该硼掺杂注入进行退火；以及
在该硼掺杂注入退火之后，在该掺杂区之上形成一硅化物层。
根据本申请的另一实施例，提供了一种在半导体元件中增加表面掺杂浓度的方法，包括：
提供一基底；
在该基底上形成一伪栅极结构，其中该伪栅极结构包含一伪栅极；
进行一掺杂注入工艺，以在该基底内形成一掺杂区；
在进行该掺杂注入工艺之后，对该掺杂区进行一硼掺杂注入；
对该硼掺杂注入进行退火；
在该硼掺杂注入退火之后，在该掺杂区之上形成一硅化物层；以及
以一金属栅极取代该伪栅极。
根据本申请的另一实施例，提供了一种半导体元件，包括：
一基底；
一掺杂区，设置于该基底内；
一硼掺杂物，注入至该掺杂区，其中该硼掺杂物具有一大于1E22原子数/立方公分的表面浓度；以及
一硅化物层，设置在该掺杂区之上。
本发明的方法可以很容易地与CMOS工艺的流程整合，并且不需要额外复杂的步骤去达到所需的结果。
为了让本发明的上述目的、特征、及优点能更明显易懂，以下配合附图，作详细说明如下：
附图说明
图1显示依据此揭示，高表面掺杂浓度的半导体元件的一实施例的剖面示意图。
图2显示依据此揭示的各种概念，制造半导体元件的方法的一实施例的流程图。
图3至图5显示依据图2的方法，制造一实施例的半导体元件的各种阶段的剖面示意图。
其中，附图标记说明如下：
100～方法；102、104、106、108、110、112、114、116～方法100的各步骤；200～半导体元件；202～基底；204～浅沟槽隔绝特征；206～nMOS元件；208～pMOS元件；210n、210p～栅极介电层；212n、212p～伪多晶硅栅极；230n、230p～硬掩模层；240n、240p～栅极结构；242～间隙壁；246～源极与漏极(S/D)区；248～SiGe特征；249～注入工艺；250～接点特征；270～介电层；274、278～金属层。
具体实施方式
此揭示有关于在基底上形成集成电路元件，特别有关于制造具有高表面掺杂浓度的元件。在形成SiGe之后，以及沉积硅化物(如NiSix)之前，于元件上进行一个或多个硼(B)注入工艺，此硼注入工艺提供高表面掺杂浓度，其对于降低SiGe(接点)的电阻(Rs)很有效，并且能借此提高元件的效能，以及提供较低的成本。参阅图1，额外的硼注入可包含一个或多个的等离子体掺杂注入工艺、低温注入工艺以和/或集束(cluster)注入工艺。等离子体注入因为具有表面波峰轮廓(peakprofile)，因此可提供最大的元件效能提升率(例如增加约6％)，而低温注入工艺与集束注入工艺则提供较小的元件效能提升率(例如增加约2-3％)。此元件也可具有栅极结构，以做为集成电路(包含场效应晶体管(FET)元件)的一部分。然而，可以理解的是，以下的揭示提供许多不同的实施例或例子，以实施发明的不同特征，下述元件与排列方式的特定例子用于简化此揭示，这些例子仅作为示范，并非用于限定此揭示。另外，在揭示的各种例子中，可重复使用标号以和/或字母，这些重复的标号是用于使揭示简化以及清楚地显示，并非用于表示各种实施例以和/或各种状态之间的关系。另外，虽然在此揭示中提供后栅极(gatelast)金属栅极工艺作为例子，本领域技术人员当可了解，于平面与鳍式场效应晶体管(finFET)型的元件中，也可以应用其他工艺以和/或使用其他材料。
图2显示依据此揭示，制造半导体元件的方法100的一实施例的流程图。同时参阅图3至图5，其显示依据图2的方法100，在制造的各阶段中，半导体元件200的剖面示意图。半导体元件200可以是集成电路或集成电路的一部分，其可包括静态随机存取存储器(staticrandomaccessmemory；SRAM)以和/或逻辑电路；无源元件，例如电阻器、电容器以及电感器；以及有源元件，例如P沟道场效应晶体管(P-channelfieldeffecttransistors；pFET)、N沟道场效应晶体管(N-channelFET；nFET)、金属氧化物半导体场效应晶体管(metal-oxidesemiconductorfieldeffecttransistors；MOSFET)、互补式金属氧化物半导体(complementarymetal-oxidesemiconductor；CMOS)晶体管或其他元件。
半导体元件200的一些特征可使用CMOS工艺的流程制造，因此，在图2的方法100之前、期间以及之后可以提供额外的工艺，并且一些其他的工艺在此仅简单地描述。例如，图3的半导体元件200所显示为形成硅锗(SiGe)之后，以及在各种掺杂区，例如元件200的源极与漏极区上形成硅化物(如NiSix)接点特征之前的状态。在此所讨论的特定特征如图式中显示，具有以“n”或“p”标示在其后的标号，这些特征除了与实施例中所示的元件的N侧或P侧有关之外，这些“n”或“p”的标示并不具有其他意义。
方法100由步骤102开始，在此提供半导体基底，此基底具有第一区与第二区。例如，在图3中，半导体元件200包含基底202，基底202包含具有结晶结构的硅基底(如晶片)。然而，在其他实施例中，也可以使用其他基底。基底202可包含各种掺杂型态，其取决于设计需求(例如p型基底以和/或n型基底)。此外，基底202可包含各种掺杂区，例如p型阱(p-wells)或n型阱(n-wells)。在其他例子中，基底202也可包含其他元素的半导体，例如锗以及钻石。此外，基底202可包含化合物半导体，例如碳化硅(siliconcarbide)、砷化镓(galliumarsenic)、砷化铟(indiumarsenide)或磷化铟(indiumphosphide)。再者，基底202可选择性地包含外延层(epitaxiallayer；epilayer)，其可以形变(strained)以提升效能，以和/或可包含在绝缘层上的硅(silicononinsulator；SOI)结构。
半导体元件200包含隔绝结构，例如在基底202内形成的浅沟槽隔绝(shallowtrenchisolation；STI)特征204，其使得一个或多个元件互相隔绝。在此实施例中，STI特征204可隔绝nMOS元件206与pMOS元件208。STI特征204可包含氧化硅、氮化硅、氮氧化硅、掺氟的硅玻璃(fluoride-dopedsilicateglass；FSG)以和/或低介电常数介电材料，其他的隔绝方法以和/或特征也可以取代STI，或者与STI一起使用。可使用例如反应性离子蚀刻(reactiveionetch；RIE)或感应耦合等离子体(ICP)的工艺在基底202内形成沟槽，然后使用沉积工艺在沟槽内填充绝缘材料，并进行化学机械研磨(CMP)工艺，形成STI特征204。
方法100持续进行至步骤104，在半导体基底之上形成高介电常数介电层。半导体元件200包含形成于基底之上的栅极介电层210，栅极介电层210包含界面层(interfaciallayer)，界面层可包含氧化硅层(例如热氧化或化学氧化层)，其厚度范围可从约至约栅极介电层210更可包含形成于界面层上的高介电常数(high-k)材料层，在一实施例中，高介电常数介电材料包含HfO2。其他高介电常数介电材料包含HfSiO、HfSiON、HfTaO、HfTaON、HfTiO、HfTiON、HfZrO、HfZrON、前述的组合以和/或其他适合的材料。高介电常数介电层可由原子层沉积(ALD)、化学气相沉积(CVD)或其他合适的技术形成，高介电常数介电层的厚度范围可包含从约至约
可在高介电常数介电层之上形成阻挡层(未绘出)，在一些实施例中，阻挡层可选择性地形成于高介电常数介电层之上。阻挡层可包含TiN或TaN，其厚度范围从约至约阻挡层可由各种沉积技术，例如ALD、CVD、物理气相沉积(PVD)或其他合适的工艺形成。
方法100持续进行至步骤106，在此于阻挡层之上形成硅层。半导体元件200更包含多晶硅层212，其借由CVD或其他合适的沉积工艺形成于阻挡层之上。例如，可使用硅烷(silane；SiH4)作为CVD工艺中的化学气体，以形成多晶硅层212。多晶硅层212包含的厚度范围可从约至约此半导体层可另外包含非晶硅层，以取代多晶硅层。
方法100持续进行至步骤108，在此于硅层之上形成硬掩模层。硬掩模层230形成于多晶硅层212之上，硬掩模层230可包含氧化硅，硬掩模层230包含的厚度范围可从约至约此外，硬掩模层230还可选择性地包含氮氧化硅以和/或其他适合的材料，可借由例如CVD、PVD或ALD的方法形成硬掩模层230。另外，可在硬掩模层230上形成抗反射涂层(anti-reflectivecoating；ARC)(未绘出)或底部抗反射涂层(bottomanti-reflectivecoating；BARC)(未绘出)，以提升后续公知的图案化工艺。可在硬掩模层230上形成图案化的光致抗蚀剂层(未绘出)，图案化的光致抗蚀剂层可包含nMOS元件206的栅极图案以及pMOS元件208的栅极图案，这些栅极图案可借由微影、浸润式微影、离子束写入或其他合适的工艺形成。
方法100持续进行至步骤110，在此将硬掩模层、硅层、阻挡层以及高介电常数介电层图案化，在第一区上形成第一栅极结构，并且在第二区上形成第二栅极结构。可使用图案化的光致抗蚀剂作为掩模，借由干式或湿式蚀刻工艺将硬掩模层230图案化，并且可使用图案化的掩模层将nMOS元件206的栅极结构240n图案化，并且将pMOS元件208的栅极结构240p图案化。栅极结构240n、240p可借由干式或湿式蚀刻工艺形成，或者由结合干式与湿式蚀刻的工艺形成。例如，在干式蚀刻工艺中可使用含氟的等离子体(如包含CF4的蚀刻气体)。另外，蚀刻工艺可包含多重的蚀刻步骤，以蚀刻各种栅极材料层。图案化的光致抗蚀剂层可借由剥离、灰化或其他工艺移除。
nMOS元件206的栅极结构240n包含硬掩模层230n、伪多晶硅栅极212n、阻挡层(如果有提供)以及栅极介电层210n(包含界面层与高介电常数介电层)。pMOS元件208的栅极结构240p包含硬掩模层230p、伪多晶硅栅极212p、阻挡层(如果有提供)以及栅极介电层210p(包含界面层与高介电常数介电层)。
在栅极结构240n、240p的侧壁上形成栅极间隙壁或侧壁间隙壁242，间隙壁242可包含多层型态，在此实施例中，间隙壁242可由氮化硅形成。此外，间隙壁242可由氧化硅、氮氧化硅、碳化硅、掺氟的硅玻璃(FSG)、低介电常数介电材料、前述的组合，以和/或其他合适的材料形成。间隙壁242的形成方法可包含沉积合适的介电材料，以及非等向性地蚀刻这些材料，形成间隙壁242的轮廓。于形成间隙壁242之前，可在栅极结构240n、240p的侧壁上形成衬垫层(未绘出)，衬垫层可包含介电材料，例如氧化硅、氮化硅，以和/或其他合适的材料。
在基底202内形成源极与漏极(S/D)区246，S/D区246可包含轻掺杂的源极/漏极区(LDD)，以及重掺杂的源极/漏极区。LDD区可在间隙壁242形成之前形成，S/D区246可借由注入p型或n型的掺杂物或不纯物至基底202内而形成，其取决于所需的晶体管型态(例如pMOS或nMOS)。S/D区246的形成方法可包含微影、离子注入、扩散，以和/或其他合适的工艺，之后进行退火工艺将S/D区246活化。退火工艺可借由合适的方法执行，例如快速退火(rapidthermalannealing；RTA)或毫秒退火(minisecondannealing)。另外，pMOS元件208的S/D区246可包含硅锗(SiGe)，例如在突起的S/D区的SiGe特征248。在一例子中，SiGe特征248可借由外延(epitaxy)工艺形成，使得SiGe特征可以在基底202内以结晶的状态形成。因此，在pMOS元件208内可达成形变的沟道，借此增加载子的移动率，并提升元件的效能。
方法100持续进行至步骤112，在元件200上进行注入工艺249，借此在靠近元件200的表面处提供额外的掺杂物浓度。在一实施例中，注入工艺249为硼(B)注入工艺。在SiGe(例如246以和/或248)形成之后，以及在硅化物(例如NiSix)沉积(如以下所述)之前，在元件上进行注入工艺249。此硼注入工艺提供高的表面掺杂浓度，对于降低SiGe(接点)的电阻(Rs)很有效，并且可提高元件的效能。在一实施例中，硼注入工艺249为等离子体掺杂注入工艺，此工艺的射频(RF)来源为约2MHz，脉冲式直流电源偏压的脉冲频率范围为约0.5KHz至10KHz。此工艺具有前驱物(例如B2H6以和/或其他类似的前驱物)，以及稀释气体(例如H2、Ar以和/或He)。在一实施例中，稀释气体的压力小于约6mtorr至约200mtorr，来源射频(RF)小于约1000W，脉冲式直流电源偏压小于约10KV，并且掺杂的剂量范围为约1E15-1E18，工艺温度小于约100℃。在另一实施例中，硼注入的进行为等离子体掺杂注入，其使用的参数为约5％-10％的B2H6，约90％-95％的H2，总流量为约120sccm至500sccm、6mtorr、725w、5KeV、1-1.5E16，并且退火条件为约900℃至1010℃的快速退火(RTA)，所产生的表面硼(B)浓度大于约1E22原子数/立方公分(atoms/cm3)。然而，可以理解的是，在此揭示中也可使用其他参数，例如，在不同的实施例中，于形成NiSix之前，可使用低温注入、集束(cluster)注入，以和/或等离子体注入的注入工具，进行额外的硼注入，提供额外的硼浓度。等离子体注入因为具有表面波峰轮廓，可提供最大的元件效能提升率(例如约6％的增加量)，而低温以及集束注入则提供较小的元件效能提升率(例如约2-3％的增加量)。
如图4所示，方法100持续进行至步骤114，在硼注入工艺(例如249)之后，在S/D区246上形成接点(contact)特征250，例如为硅化物(如NiSix)，并与S/D区246耦接。可在S/D区246以及SiGe特征248上，借由金属硅化物(salicide)(自行对准的硅化物；self-alignedsilicide)工艺或其他工艺形成接点特征250。例如，可紧邻着硅结构形成金属材料，然后将温度提高至退火温度，使得位于下方的硅与金属材料之间产生反应，形成硅化物，并且可将未反应的金属蚀刻除去。接点250可包含硅化镍(nickelsilicide)、硅化钴(cobaltsilicide)、硅化钨(tungstensilicide)、硅化钽(tantalumsilicide)、硅化钛(titaniumsilicide)、硅化铂(platinumsilicide)、硅化铒(erbiumsilicide)、硅化钯(palladiumsilicide)或前述的组合。硬掩模层230n、230p可在金属硅化物工艺中分别保护伪多晶硅层212n、212p。
方法100持续进行至步骤116，在此使用高介电金属栅极(high-kmetalgate；HKMG)的后栅极工艺完成元件的制造。可以理解的是，此元件的制造包含一个或多个步骤，其可包含下述工艺，以和/或本领域中可理解的其他工艺。
例如，在元件200上形成介电层。在图5中，介电层270例如为层间介电层(inter-layerorinter-leveldielectric；ILD)，其可覆盖在栅极结构240n、240p上形成。介电层270大抵上填充在相邻的元件206与208之间的间隙内，可借由高密度等离子体化学气相沉积(HDP-CVD)、旋转涂布(spin-on)、溅镀或其他合适的方法形成介电层270。在一实施例中，介电层270包含高密度等离子体(HDP)介电材料(如HDP氧化物)，HDP-CVD工艺包含低溅镀HDP-CVD工艺。此外，介电层270可选择性地包含旋转涂布玻璃(spin-on-glass；SOG)或高深宽比工艺(highaspectratioprocess；HARP)的介电材料。再者，介电层270可包括介电材料，例如氧化硅、氮化硅、氮氧化硅、旋转涂布玻璃(SOG)、掺氟的硅玻璃(FSG)、掺碳的氧化硅(carbondopedsiliconoxide)(如SiCOH)、黑钻(BlackAppliedMaterialsofSantaClara,California)、干凝胶(Xerogel)、气凝胶(Aerogel)、氟化非晶碳(amorphousfluorinatedcarbon)、聚对二甲苯(Parylene)、苯并环丁烯(bis-benzocyclobutenes；BCB)、助燃剂(Flare)、SiLK(DowChemical,Midland,Michigan)、聚酰亚胺(polyimide)、其他合适的多孔高分子材料、其他合适的介电材料，以和/或前述的组合。
在介电层270上进行化学机械研磨(chemicalmechanicalpolishing；CMP)，于后栅极工艺中可移除伪多晶硅栅极212p、212n，形成金属栅极结构以取代伪多晶硅栅极。因此，借由化学机械研磨(CMP)工艺将介电层270平坦化，直至分别达到或暴露出nMOS元件206与pMOS元件208的伪多晶硅栅极212p、212n的顶端部分。例如，可使用CMP工艺研磨介电层270与硬掩模层230n、230p，暴露出伪多晶硅栅极212p与212n。
从第一与第二栅极结构中移除多晶硅层，借此分别形成第一沟槽与第二沟槽，换言之，在CMP工艺之后，栅极结构240n、240p中的伪多晶硅栅极212p、212n被移除。在一实施例中，选择性地蚀刻多晶硅，以移除伪多晶硅栅极212p、212n。选择性的移除伪多晶硅栅极212p、212n可提供沟槽，并且可形成金属栅极在沟槽中。可使用湿式蚀刻以和/或干式蚀刻移除伪多晶硅栅极212p、212n，在一实施例中，湿式蚀刻工艺包含暴露在含有氢氧化物(例如氢氧化铵)的溶液、去离子水，以和/或其他合适的蚀刻剂溶液中。
形成第一金属层，其大抵上填充在第一沟槽中，例如，沉积金属层274填充在沟槽中，相当于212p。金属层274可包含适合用于形成金属栅极或其中一部分的任何金属材料，包含功函数层、衬垫层、界面层、晶种层、粘着层、阻挡层等，金属层274可借由PVD、CVD或其他合适的工艺形成。金属层274可包含P型功函数金属(P-金属)，其在pMOS元件208中提供适当执行的栅极电极，P-金属材料包含TiN、WN、TaN、导电金属氧化物，以和/或其他合适的材料。金属层274可进一步包含填充金属层，其形成于功函数金属层上，填充金属层可包含铝(Al)或钨(W)，或其他合适的材料。在一实施例中，填充金属层可包含Ti层，其作为湿润层；以及Al层，以填充沟槽剩余的部分。可使用CVD、PVD、电镀或其他合适的工艺沉积填充金属层，可进行CMP工艺将半导体元件200平坦化，CMP工艺可移除在沟槽外的金属层274，并提供半导体元件200的P金属栅极结构。
形成第二金属层，其大抵上填充在第二沟槽中，例如，沉积金属层278填充在沟槽中，相当于212n。金属层278可包含适合用于形成金属栅极或其中一部分的任何金属材料，包含功函数层、衬垫层、界面层、晶种层、粘着层、阻挡层等。金属层278可借由PVD、CVD或其他合适的工艺形成，金属层278可包含N型功函数金属(N-金属)，其在nMOS元件206中提供适当执行的栅极电极。N型金属材料可包含化合物，例如TiAl、TiAlN、其他铝化物(aluminides)，以和/或其他合适的材料。金属层278可进一步包含填充金属层，其形成于功函数金属层上。填充金属层可包含铝(Al)或钨(W)，或其他合适的材料。在一实施例中，填充金属层可包含Ti层，其作为湿润层；以及Al层，以填充沟槽剩余的部分。可使用CVD、PVD、电镀或其他合适的工艺沉积填充金属层，可进行CMP工艺将半导体元件200平坦化，CMP工艺可移除在沟槽外的金属层278，并提供半导体元件200的N金属栅极结构。可以理解的是，在一些实施例中，可先形成N金属，接着形成P金属，并且在形成nMOS元件206与pMOS元件208的金属栅极期间，可以实施N/P的图案化，使得一种元件与其他元件互相分开，反之亦然。
在实施例中，方法100可持续包含额外的工艺步骤，例如形成接点、内连线结构(如导线与导孔、金属层以及层间介电层，其提供至元件的电性内连接，此元件包含已形成的金属栅极)、钝化层等。例如，多层的内连接包含垂直的内连线，例如传统的导孔或接点；以及水平的内连线，例如金属线。各种内连接特征可由各种导电材料实施，包含铜、钨以及硅化物。在一例子中，使用镶嵌工艺形成铜相关的多层内连接结构。
可以理解的是，可实施上述的后栅极工艺形成金属栅极结构，然而，其他种类的元件(例如鳍式场效应晶体管(finFET)元件、平面元件等)也可使用上述的工艺形成，在此所述的方法可以很容易地与CMOS工艺的流程整合，并且不需要额外复杂的步骤去达到所需的结果。在此所揭示的实施例提供不同的优点，然而不是所有的实施例都需要具有特定的优点。
依据上述，此揭示提供元件及其制造方法，其包含具有高表面掺杂浓度的半导体元件。虽然本发明已揭露优选实施例如上，然而其并非用以限定本发明，本领域技术人员当可了解，在不脱离本发明的精神和范围内，当可做些许更动与润饰。例如，虽然实施例的方法为后栅极方式，在此所揭示的方法也可使用混合的工艺，其中一种金属栅极用前栅极(gatefirst)工艺的流程形成，并且其他的金属栅极用后栅极工艺的流程形成。因此，本发明的保护范围当视随附的权利要求所界定的范围为准。

Claims (10)

1.一种形成半导体元件的方法，包括：
提供一基底；
进行一掺杂注入工艺，以在该基底内形成一掺杂区；
在进行该掺杂注入工艺之后，对该掺杂区进行一硼掺杂注入；
对该硼掺杂注入进行退火；以及
在该硼掺杂注入退火之后，在该掺杂区之上形成一硅化物层。
2.如权利要求1所述的形成半导体元件的方法，还包括形成位于该掺杂区与该硅化物层之间的一应力层，其中使用硅锗形成该应力层,且使用硅化镍形成该硅化物层。
3.如权利要求1所述的形成半导体元件的方法，其中该硼掺杂注入为一等离子体注入工艺，其中该等离子体注入工艺使用一前驱物气体，包括B2H6，以及一稀释气体，包括H2、Ar、He以及前述的组合。
4.如权利要求3所述的形成半导体元件的方法，其中该等离子体注入工艺使用的气体包括B2H6以及H2，其中B2H6的比例为5％-10％，且H2的比例为90％-95％。
5.一种在半导体元件中增加表面掺杂浓度的方法，包括：
提供一基底；
在该基底上形成一伪栅极结构，其中该伪栅极结构包含一伪栅极；
进行一掺杂注入工艺，以在该基底内形成一掺杂区；
在进行该掺杂注入工艺之后，对该掺杂区进行一硼掺杂注入；
对该硼掺杂注入进行退火；
在该硼掺杂注入退火之后，在该掺杂区之上形成一硅化物层；以及
以一金属栅极取代该伪栅极。
6.如权利要求5所述的在半导体元件中增加表面掺杂浓度的方法，还包括形成位于该掺杂区与该硅化物层之间的一应力层，其中使用硅锗形成该应力层，且该掺杂区为源极或漏极区。
7.如权利要求5所述的在半导体元件中增加表面掺杂浓度的方法，其中该硼掺杂注入为一等离子体注入工艺，具有一来源射频为2MHz，以及一脉冲式直流电源偏压，该脉冲式直流电源偏压具有一脉冲频率为0.5KHz至10KHz。
8.如权利要求7所述的在半导体元件中增加表面掺杂浓度的方法，其中该等离子体注入工艺使用的气体包括B2H6以及H2，其中B2H6的比例为5％-10％，且H2的比例为90％-95％。
9.一种半导体元件，包括：
一基底；
一掺杂区，设置于该基底内；
一硼掺杂物，注入至该掺杂区，其中该硼掺杂物具有一大于1E22原子数/立方公分的表面浓度；以及
一硅化物层，设置在该掺杂区之上。
10.如权利要求9所述的半导体元件，还包括位于该掺杂区与该硅化物层之间的一应力层，其中该应力层包括硅锗,该硅化物层包括硅化镍。
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