JPS615569A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野゛］　　　・ 本発明は、高集積を可能とした半導体装置に関するもの
である。　　　゛ ［背景技術］　　　　・ スタティックＲＡＭの゛メモリセルは一般に６素子より
構成されている。すなわち、駆動素子と負荷素子よりな
る一対のインバータの入出力を互いに交差結合したフリ
ップフロップと、記憶内容の書き込みおよび読み出しの
ため、前記フリップフロップの記憶ノードに接続された
一対のトランスファゲート用素子である。スタティック
ＲＡＭは、これら６素子の具体的な構成によって、Ｅ／
Ｄ（エンハンスメント／デプリーション）′型、完全Ｃ
ＭＯ３（相補型ＭＯ８）型、高抵抗ポリシリコン負荷型
等に区分され“ている。　　　　・集積度の観点からこ
れら各型のスタティック・ＲＡＭを考察すれば、いずれ
の型も各素子は平面的に形成されていて、゛大きな面積
を特徴とする特許って、高集積化に難点があった。Ｅ／
Ｄ型、完全ＣＭＯ８型は６素子すべてが平面的に形成さ
れたトランジスタであって占有面積が大きい。また、高
抵抗ポリシリコン負荷型は、比較的小面積で済むが、微
細化が進むと、高抵抗ポリシリコン負荷の実現には限界
がありメモリセル設計上問題があった・ ９スタティックＲＡＭについては、「日経エレクトロニ
クスＪ　１９８２年４月１２日号のｐ１５９以下に示さ
れている。

［発明の目的］ 本発明の目的は、スタティックＲＡＭ等の基本となるイ
ンバータの負荷素子に高抵抗ポリシリコン負荷４を疎う
ことなく、高集積を可能とする半導体装置を提供するも
のである。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。

［発明の概要］ 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。すなわち、
インバータの駆動素子は、ウェル内に形成される通常の
平面的な構造を有するＭＩＳ素子より構成し、この駆動
ＭＩＳ素子のドレイン領域に半導体基板に達する溝を形
成している。

この縦方向に形成された溝の内周面を絶縁膜によって覆
っている。従って、駆動ＭＩＳ素子のドレイン領域と基
板が負荷素子のドレインソース領域となり、溝側部のウ
ェル領域が負荷素子のチャネル領域となる。溝内に埋込
まれた導電体を負荷素子のゲートとすることによって、
三次元的な縦構造のＭＩＳ負荷素子を形成することがで
きる。負荷素子に高抵抗ポリシリコンを使用せず、がっ
、縦構造のＭＩＳ負荷素子であるので高集積化を容易に
達成するものである。

［実施例］ 以下、本発明の半導体装置の一実施例を第１図および第
２図を参照して説明する。

第１図および第２図に示す実施例は本発明の半　　　　
　　　　（導体装置をＮチャネルＥ／Ｄ型インバータに
適用したものである。

図において、符番１は第１導電型の半導体基板であって
、Ｎ型シリコン半導体基板である。この基板１の上面に
は第２導電型の・ｐウェル２がたとえばＢ（ボロン）イ
オン打込みによって形成されている。Ｐウェル２内には
インバータの駆動ＭＩＳ（ＭＯＳ）素子（第１の半導体
素子）が公知のプロセスを用いて形成されている。すな
わち、Ｐウェル２にＡｓ（ひ素）、Ｐ（リン）等の選択
的イオン打込みを行ってＮ＋型ソース、ドレイン拡散層
３および４を形成している。ソース拡散層３とドレイン
拡散層４との間のＰウェル２はＭＯ８素子のチャネル層
５を形成し、この上面には５ｉ０２からなるゲート絶縁
膜（第１の絶縁膜）６を介してたとえばドープドポリシ
リコンのゲート電極７が形成されている。符号８は比較
的厚いフィールド５ｉ０２膜、符号９はＰＳＧ（リンク
・リケードガラス）等の層間絶縁膜である。

このような構造を有する駆動ＭＯ８素子の前記ドレイン
拡散層４を規定する平面内縦方向に、負荷素子のＭＩＳ
（ＭＯＳ）素子（第２の半導体素子）が形成されている
。すなわち、ドレイン拡散層４およびＰウェル２を経て
基板１迄達する溝１０が縦方向に形成されている。この
溝１０は公知の溝掘り技術を用いて容易に形成できる。

さらに、この溝１０の内周面には、たとえば熱酸化ある
いはＣＶＤ法番こよる絶縁膜（第２の絶縁膜）１１が形
成されている。この溝１０内には絶縁膜１１を形成した
後、導電体１２が埋込まれている。導電体１２は、たと
えば、不純物をドープしたポリシリコン等が可能であり
、この導電体１２は、第２の半導体素子のゲート電極を
形成している。

このようにドレイン拡散層４から縦方向に基板１にまで
溝１０を掘ることによって以下のようなトランジスタ動
作が可能である。第１の半導体素子のドレイン拡散層４
がソース拡散層として作用し、導電体１２およびゲート
絶縁膜１１側部のウェル領域２がチャネル層として作用
し、そして。

基板１がドレイン拡散層として作用する。このため、縦
型のＭＯ８素子を第１の駆動ＭＯ８素子のドレイン拡散
層４の平面内に形成できるので高集積化が可能となる。

第１図および第２図に示した実施例においては、Ｅ／Ｄ
型のインバータを構成するため、導電体１２とドレイン
拡散層４とは、たとえば、アルミニウム配線１３によっ
て電気的に接続されている。

第２図において、ＱｌのＭＯＳＦＥＴが第１図に示す埋
込み型ＭＯ８素子（第２の半導体素子）に相当し−Ｑ２
のＭＯＳＦＥＴが第１図に示す平面ＭＯ８素子（第１の
半導体素子）に相当する。

Ｑ＋のドレインは正電源Ｖｃｃに接続され、基板１に相
当する。Ｑ＋のゲートは導電体１２に相当し、アルミニ
ウム配線１３を介してそのソース（Ｑｌのドレイン拡散
層４）に接続されている。アルミニウム配線１３はイン
バータの出力端子Ｖ。

に接続される。また、Ｑｌのゲートはインバータの入力
端子Ｖｉに接続される。Ｑｌのソースは接地される。そ
して、ＱｌのＭＯＳＦＥＴをデプリーション型とし、Ｑ
ｌのＭＯＳＦＥＴをエンハンスメント型とすれば、高集
積化されたＥ／Ｄ型のインバータを実現することができ
る。

また、インバータの応用として、スタティックＲＡＭの
メモリセルを同様にしてつくることかできるが、従来平
面上に負荷ＭＯ８素子あるいは高抵抗ポリシリコンを形
成していたのに比較して格段に小面積となる。

［効果］ 以上説明したように、本発明の半導体装置は、平面的に
形成した駆動素子のドレイン拡散層から縦方向に基板に
達する迄溝を掘り、この溝の内周面に形成した絶縁膜お
よび溝内に埋込んだ導電体とを負荷素子のゲート絶縁膜
およびゲート電極としている。そして、溝の側部のドレ
イン拡散層、ウェル、および基板を負荷素子のＭ　Ｉ　
Ｓ　ＦＥＴの活性領域としている。従って、従来のよう
に高抵抗ポリシリコンを負荷抵抗として使用することな
く、デバイスのスケールダウンが容易である。また、平
面的に形成していた負荷素子、のＭＩＳＦＥＴを三次元
的に立体化しているので占有面積を小　　　　　　　−
さくでき集積度が上がるという効果が得られる。

以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが１本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、実施例にお
いては、ＮチャネルのＥ／Ｄ型インバータについて説明
したが、すべての導電□型を逆にすることによってＰチ
ャネルも可能であることは明らかである。

［利用分野］ 本発明の半導体装置は種々の回路に適用できるが、特に
インバータを基本として構成基れる各種論理回路、スタ
ティックＲＡＭ等に適用して有用である。

【図面の簡単な説明】

第１図は本発明の半導体装置をＥ／Ｄ型のインバータに
適用した一実施例を示す縦断面構造図、第２図は第１図
と等価な電気回路図である。

Claims (1)

1. 【特許請求の範囲】 １、第１導電型の半導体基板と、この基板の一主面に形
   成された第２導電型のウェル領域とを有し、このウェル
   領域に形成された第１導電型のソースドレイン拡散層と
   、これらソースドレイン間のチャネル層と、このチャネ
   ル層上面に第１の絶縁膜を介して形成されたゲートとを
   有する第１の半導体素子と、前記ドレイン拡散層ならび
   にウェル領域を経て基板に迄達する溝ならびにこの溝の
   内周面を覆う第２の絶縁膜を形成し、前記第１の半導体
   素子のドレイン拡散層および前記基板を、各々、ソース
   拡散層とドレイン拡散層とし、前記第２の絶縁膜側部の
   ウェル領域をチャネル層とし、前記溝内に埋込んだ導電
   体をゲートとする第２の半導体素子とより成ることを特
   徴とする半導体装置。 ２、前記第１の半導体素子はエンハンスメント型、前記
   第２の半導体素子はデプリーション型であり、半導体装
   置はＥ／Ｄ型インバータを構成している、特許請求の範
   囲第１項記載の半導体装置。