TWI736947B - 記憶體結構及其製造方法 - Google Patents

Abstract

一種記憶體結構，包括基底、第一電晶體、第二電晶體、介電島狀物與電容器。第一電晶體包括第一閘極、第一摻雜區與第二摻雜區。第一摻雜區與第二摻雜區位在第一閘極兩側的基底中。第二電晶體包括第二閘極、第三摻雜區與第四摻雜區。第三摻雜區與第四摻雜區位在第二閘極兩側的基底中。第二摻雜區與第三摻雜區位在第一閘極與第二閘極之間，且在第一方向上排列。介電島狀物位在第一閘極與第二閘極之間，且在第一方向上延伸。電容器電性連接於第一電晶體與第二電晶體之間，且跨設在介電島狀物上。

Description

記憶體結構及其製造方法

本發明是有關於一種半導體結構及其製造方法，且特別是有關於一種記憶體結構及其製造方法。

目前發展出一種記憶體結構，其包括彼此耦接的電晶體與電容器。在此種記憶體結構中，使用電容器作為儲存組件。因此，如何增加電容器的電容(capacitance)以提升記憶體元件的電性效能為目前業界持續努力的目標。

本發明提供一種記憶體結構及其製造方法，其可有效地增加電容器的電容，進而可提升記憶體元件的電性效能。

本發明提出一種記憶體結構，包括基底、第一電晶體、第二電晶體、介電島狀物與電容器。第一電晶體包括第一閘極、第一摻雜區與第二摻雜區。第一摻雜區與第二摻雜區位在第一閘極兩側的基底中。第二電晶體包括第二閘極、第三摻雜區與第四摻雜區。第三摻雜區與第四摻雜區位在第二閘極兩側的基底中。第二摻雜區與第三摻雜區位在第一閘極與第二閘極之間，且在第一方向上排列。介電島狀物位在第一閘極與第二閘極之間，且在第一方向上延伸。電容器電性連接於第一電晶體與第二電晶體之間，且跨設在介電島狀物上。

依照本發明的一實施例所述，在上述記憶體結構中，更可包括介電結構。介電結構設置在第一電晶體與第二電晶體上，且具有暴露出介電島狀物的開口結構。介電結構的頂部可高於介電島狀物的頂部。電容器可位在開口結構中。

依照本發明的一實施例所述，在上述記憶體結構中，介電島狀物在垂直於第一方向的第二方向上可具有彼此相對的第一側與第二側。開口結構可包括第一開口與第二開口。第一開口與第二開口分別可位在介電島狀物的第一側與第二側。第一開口與第二開口可在介電島狀物的上方相連通。

依照本發明的一實施例所述，在上述記憶體結構中，介電島狀物的位在第一方向上的端部與介電結構可彼此分離。

依照本發明的一實施例所述，在上述記憶體結構中，第一開口與第二開口可在介電島狀物的端部與介電結構之間相連通，而環繞介電島狀物。

依照本發明的一實施例所述，在上述記憶體結構中，介電島狀物的位在第一方向上的端部可連接於介電結構。

依照本發明的一實施例所述，在上述記憶體結構中，介電結構可包括第一介電層與第二介電層。第一介電層設置在第一電晶體與第二電晶體上。第一介電層的頂部與介電島狀物的頂部可等高。第二介電層設置在第一介電層上。第二介電層的頂部可高於介電島狀物的頂部。

依照本發明的一實施例所述，在上述記憶體結構中，電容器可包括第一電極、第二電極與絕緣層。第一電極設置在開口結構的表面上，且電性連接於第二摻雜區與第三摻雜區。第二電極設置在第一電極上。絕緣層設置在第一電極與第二電極之間。

本發明提出一種記憶體結構的製造方法，可包括以下步驟。在基底上形成第一電晶體。第一電晶體包括第一閘極、第一摻雜區與第二摻雜區。第一摻雜區與第二摻雜區位在第一閘極兩側的基底中。在基底上形成第二電晶體。第二電晶體包括第二閘極、第三摻雜區與第四摻雜區。第三摻雜區與第四摻雜區位在第二閘極兩側的基底中。第二摻雜區與第三摻雜區位在第一閘極與第二閘極之間，且在第一方向上排列。在第一閘極與第二閘極之間形成介電島狀物。介電島狀物在第一方向上延伸。形成電性連接於第一電晶體與第二電晶體之間的電容器。電容器跨設在介電島狀物上。

依照本發明的一實施例所述，在上述記憶體結構的製造方法中，介電島狀物的形成方法可包括以下步驟。形成覆蓋第一電晶體與第二電晶體的第一介電材料層。在第一閘極與第二閘極之間的第一介電材料層上形成硬罩幕層。硬罩幕層在第一方向上延伸。在第一介電材料層上形成第二介電材料層。第二介電材料層暴露出硬罩幕層，且圍繞硬罩幕層。在第二介電材料層上形成圖案化光阻層。圖案化光阻層暴露出至少一部分硬罩幕層與部分第二介電材料層。使用圖案化光阻層作為罩幕，移除部分第二介電材料層與部分第一介電材料層，而形成介電結構與介電島狀物。介電結構的頂部可高於介電島狀物的頂部。

依照本發明的一實施例所述，在上述記憶體結構的製造方法中，第二介電材料層的頂面與硬罩幕層的頂面可等高。

依照本發明的一實施例所述，在上述記憶體結構的製造方法中，圖案化光阻層可暴露出部分硬罩幕層。

依照本發明的一實施例所述，在上述記憶體結構的製造方法中，圖案化光阻層可暴露出整個硬罩幕層。

依照本發明的一實施例所述，在上述記憶體結構的製造方法中，更包括移除硬罩幕層，而使得介電結構具有暴露出介電島狀物的開口結構。電容器可位在開口結構中。

依照本發明的一實施例所述，在上述記憶體結構的製造方法中，介電島狀物在垂直於第一方向的第二方向上可具有彼此相對的第一側與第二側。開口結構可包括第一開口與第二開口。第一開口與第二開口分別可位在介電島狀物的第一側與第二側。第一開口與第二開口可在介電島狀物的上方相連通。

依照本發明的一實施例所述，在上述記憶體結構的製造方法中，介電島狀物的位在第一方向上的端部與介電結構可彼此分離。

依照本發明的一實施例所述，在上述記憶體結構的製造方法中，第一開口與第二開口可在介電島狀物的端部與介電結構之間相連通，而環繞介電島狀物。

依照本發明的一實施例所述，在上述記憶體結構的製造方法中，介電島狀物的位在第一方向上的端部可連接於介電結構。

依照本發明的一實施例所述，在上述記憶體結構的製造方法中，介電結構可包括第一介電層與第二介電層。第一介電層可藉由移除部分第一介電材料層而形成。第二介電層可藉由移除部分第二介電材料層而形成。

依照本發明的一實施例所述，在上述記憶體結構的製造方法中，更可包括在形成介電島狀物後，依序移除硬罩幕層與圖案化光阻層。

基於上述，在本發明所提出的記憶體結構中，介電島狀物位在第一閘極與第二閘極之間，且在第一方向上延伸。此外，電容器跨設在介電島狀物上，藉此可在不增加高度的情況下，有效地增加電容器的面積，進而可增加電容器的電容。如此一來，記憶體結構可具有較佳的資料保存能力，進而可提升記憶體元件的電性效能。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1A至圖1K為本發明一實施例的記憶體結構的製造流程上視圖。在圖1A至圖1K中省略圖2A至圖2K中的部分構件，以清楚繪示出圖1A至圖1K中各構件之間的配置關係。圖2A至圖2K為圖1A至圖1K的剖面圖，其中圖2A至圖2E為沿著圖1A至圖1E中的I-I’剖面線的剖面圖，且圖2F至圖2K為沿著圖1F至圖1K中的II-II’剖面線的剖面圖。圖3為圖2K中的介電島狀物150與介電層138a的上視圖。圖4A與圖4B分別為沿著圖1K中的I-I’剖面線與III-III’剖面線的剖面圖。

圖1A至圖1K為本發明一實施例的記憶體結構的製造流程剖面圖。圖2A至圖2K為圖1A至圖1K的上視圖。在圖2A至圖2K中省略圖1A至圖1K中的部分構件，以清楚繪示出圖2A至圖2K中各構件之間的配置關係。圖1A至圖1E為沿著圖2A至圖2E中的I-I’剖面線的剖面圖。圖1F至圖1K為沿著圖2F至圖2K中的I-I’剖面線的剖面圖。圖3為介電島狀物150與介電層138a的上視圖。

請參照圖1A與圖2A，可在基底100中形成隔離結構102，而定義出多個主動區AA。基底100可為半導體基底，如矽基底。隔離結構102例如是淺溝渠隔離結構，但本發明並不以此為限。隔離結構102的材料例如是氧化矽。

在基底100上形成電晶體104。電晶體104可為N型金氧半導體電晶體或P型金氧半導體電晶體。在本實施例中，電晶體104是以N型金氧半導體電晶體為例，但本發明並不以此為限。

電晶體104包括閘極106、摻雜區108與摻雜區110。閘極106設置在基底100上。閘極106的材料例如是摻雜多晶矽。在一些實施例中，電晶體104更可包括設置在閘極106上的金屬矽化物層(未示出)。摻雜區108與摻雜區110位在閘極106兩側的基底100中。摻雜區108與摻雜區110分別可作為源極或汲極。摻雜區108與摻雜區110分別可為N型摻雜區。在一些實施例中，電晶體104更可包括分別設置在摻雜區108與摻雜區110上的金屬矽化物層(未示出)。

此外，電晶體104更可包括介電層112、間隙壁114、輕摻雜汲極(lightly doped drain，LDD)116、輕摻雜汲極118與井區119中的至少一者。介電層112位在閘極106與基底100之間，藉此閘極106與基底100可彼此絕緣。介電層112的材料例如是氧化矽。間隙壁114設置在閘極106的側壁上。間隙壁114可為單層結構或多層結構。間隙壁114的材料例如是氧化矽、氮化矽或其組合。輕摻雜汲極116位在閘極106與摻雜區108之間的基底100中。輕摻雜汲極118位在閘極106與摻雜區110之間的基底100中。輕摻雜汲極116與輕摻雜汲極118分別可為N型摻雜區。在一些實施例中，「輕摻雜汲極(LDD)」亦可稱為「源極/汲極延伸區(source/drain extension，SDE)」)。井區119位在基底100中。井區119可為P型井區。摻雜區108、摻雜區110、輕摻雜汲極116與輕摻雜汲極118可位在基底100中。

在基底100上形成電晶體120。電晶體120與電晶體104可為不同導電型的電晶體。電晶體120可為N型金氧半導體電晶體或P型金氧半導體電晶體。在本實施例中，電晶體120是以P型金氧半導體電晶體為例，但本發明並不以此為限。

電晶體120包括閘極122、摻雜區124與摻雜區126。閘極122設置在基底100上。閘極122的材料例如是摻雜多晶矽。在一些實施例中，電晶體120更可包括設置在閘極122上的金屬矽化物層(未示出)。摻雜區124與摻雜區126位在閘極122兩側的基底100中。摻雜區124與摻雜區126分別可作為源極或汲極。摻雜區124與摻雜區126分別可為P型摻雜區。在一些實施例中，電晶體104更可包括分別設置在摻雜區124與摻雜區126上的金屬矽化物層(未示出)。此外，摻雜區110與摻雜區124位在閘極106與閘極122之間，且在第一方向D1上排列。

此外，電晶體120更可包括介電層128、間隙壁130、輕摻雜汲極132、輕摻雜汲極134與井區136中的至少一者。介電層128位在閘極122與基底100之間，藉此閘極122與基底100可彼此絕緣。介電層128的材料例如是氧化矽。間隙壁130設置在閘極122的側壁上。間隙壁130可為單層結構或多層結構。間隙壁130的材料例如是氧化矽、氮化矽或其組合。輕摻雜汲極132位在閘極122與摻雜區124之間的基底100中。輕摻雜汲極134位在閘極122與摻雜區126之間的基底100中。輕摻雜汲極132與輕摻雜汲極134分別可為P型摻雜區。井區136位在基底100中。井區136可為N型井區。摻雜區124、摻雜區126、輕摻雜汲極132與輕摻雜汲極134可位在基底100中。

另外，隔離結構102可位在摻雜區110與摻雜區124之間的基底100中，藉此可將電晶體104與電晶體120進行隔離。

在本實施例中，電晶體104與電晶體120的結構僅為舉例說明，本發明並不以此為限。所屬技術領域具有通常知識者可依照產品需求來調整電晶體104與電晶體120的結構。此外，電晶體104與電晶體120的形成方法為所屬技術領域具有通常知識者所周知，於此不再說明。此外，依據產品需求，電晶體104與電晶體120更可包括其他構件，如金屬矽化物層(未示出)，此為所屬技術領域具有通常知識者所周知，於此不再說明。

請參照圖1B與圖2B，形成覆蓋電晶體104與電晶體120的介電材料層138。介電材料層138的材料例如是氧化矽。舉例來說，介電材料層138可為硼磷矽玻璃(borophosphosilicate glass，BPSG)層。介電材料層138的形成方法例如是化學氣相沉積法。

接著，在介電材料層138上形成硬罩幕材料層140。硬罩幕材料層140的材料例如是金屬(如，鎢)。硬罩幕材料層140的形成方法例如是化學氣相沉積法或物理氣相沉積法。

然後，在硬罩幕材料層140上形成硬罩幕材料層142。硬罩幕材料層142的材料例如是氮化矽。硬罩幕材料層142的形成方法例如是化學氣相沉積法。

請參照圖1C與圖2C，對硬罩幕材料層142與硬罩幕材料層140進行圖案化製程，而在閘極106與閘極122之間的介電材料層138上形成硬罩幕層142a與硬罩幕層140a。硬罩幕層142a與硬罩幕層140a可在第一方向D1上延伸。此外，在對硬罩幕材料層140所進行的圖案化製程中，可加大蝕刻偏差(etch bias)，藉此可使得硬罩幕層140a的寬度小於設計準則所容許的最小尺寸(minimum rule)。在本實施例中，雖然硬罩幕層140a的形成方法是以上述方法為例來進行說明，但本發明並不以此為限。

請參照圖1D與圖2D，移除硬罩幕層142a，而暴露出硬罩幕層140a。硬罩幕層142a的移除方法例如是乾式蝕刻法。

請參照圖1E與圖2E，在介電材料層138上形成介電材料層144。介電材料層144暴露出硬罩幕層140a，且圍繞硬罩幕層140a。介電材料層144的頂面與硬罩幕層140a的頂面可等高。介電材料層144的材料例如是氧化矽，如四乙氧基矽烷(tetraethyl orthosilicate，TEOS)氧化矽。介電材料層144的形成方法例如是先形成覆蓋硬罩幕層140a的介電材料，再藉由化學機械研磨法移除部分介電材料，直到暴露出硬罩幕層140a，但本發明並不以此為限。

請參照圖1F與圖2F，在介電材料層144上形成圖案化光阻層146。圖案化光阻層146暴露出至少一部分硬罩幕層140a與部分介電材料層144。在本實施例中，圖案化光阻層146是以暴露出部分硬罩幕層140a為例來進行說明(圖1F)，但本發明並不以此為限。亦即，在本實施例中，圖案化光阻層146會覆蓋部分硬罩幕層140a。圖案化光阻層146例如是藉由微影製程所形成。

請參照圖1G與圖2G，使用圖案化光阻層146作為罩幕，移除部分介電材料層144與部分介電材料層138，而形成介電結構148與介電島狀物150。介電結構148的頂部可高於介電島狀物150的頂部。部分介電材料層144與部分介電材料層138的移除方法例如是乾式蝕刻法。

介電結構148可包括介電層138a與介電層144a。介電層138a可藉由移除部分介電材料層138而形成。介電層144a可藉由移除部分介電材料層144而形成。

請參照圖1H、圖2H與圖3，移除硬罩幕層140a，而使得介電結構148具有暴露出介電島狀物150的開口結構152。介電島狀物在第一方向D1上延伸。介電島狀物150的位在第一方向D1上的端部T1、T2可連接於介電層138a(介電結構148)(圖3)。介電島狀物150在垂直於第一方向D1的第二方向D2上可具有彼此相對的第一側S1與第二側S2。

開口結構152可包括開口152a與開口152b。開口152a與開口152b分別可位在介電島狀物150的第一側S1與第二側S2。開口152a與開口152b可在介電島狀物150的上方相連通。

在本實施例中，雖然介電島狀物150與開口結構152的形成方法是以上述方法為例來進行說明，但本發明並不以此為限。

請參照圖1I與圖2I，移除圖案化光阻層146。圖案化光阻層146的移除方法例如是乾式去光阻法(dry stripping)或濕式去光阻法(wet stripping)。

請參照圖1J與圖2J，在開口結構152的表面上共形地形成電極材料層154。電極材料層154的材料例如是Ti、TiN、Ta、TaN、Al、In、Nb、Hf、Sn、Zn、Zr、Cu、Y、W、Pt或其組合。電極材料層154的形成方法例如是化學氣相沉積法或物理氣相沉積法。

接著，在電極材料層154上共形地形成絕緣材料層156。絕緣材料層156的材料例如是高介電常數材料(high-k material)、氧化矽、氮化矽、氧化矽/氮化矽/氧化矽(oxide-nitride-oxide，ONO)或其組合。高介電常數材料例如是氧化鉭(Ta₂ O₅ )、氧化鋁(Al₂ O₃ )、氧化鉿(HfO₂ )、氧化鈦(TiO₂ )、氧化鋯(ZrO₂ )或其組合。絕緣材料層156的形成方法例如是化學氣相沉積法。

然後，在絕緣材料層156上形成填滿開口結構152的電極材料層158。電極材料層158的材料例如是Ti、TiN、Ta、TaN、Al、In、Nb、Hf、Sn、Zn、Zr、Cu、Y、W、Pt或其組合。電極材料層158的形成方法例如是化學氣相沉積法或物理氣相沉積法。

請參照圖1K、圖2K、圖4A與圖4B，移除開口結構152外部的電極材料層158、絕緣材料層156與電極材料層154，而形成電極158a、絕緣層156a與電極154a，且暴露出介電層144a。藉此，可形成電性連接於電晶體104與電晶體120之間的電容器160，且電容器160可位在開口結構152中。電容器164可包括電極154a、絕緣層156a與電極158a。電極154a設置在開口結構152的表面上，且電性連接於摻雜區110與摻雜區124。電極158a設置在電極154a上。絕緣層156a設置在電極154a與電極158a之間。在電容器164中，由於絕緣層156a設置在電極154a與電極158a之間，藉此可形成金屬-絕緣體-金屬(metal-insulator-metal，MIM)電容器。在本實施例中，雖然電容器160的形成方法是以上述方法為例來進行說明，但本發明並不以此為限。

電容器160跨設在介電島狀物150上，藉此可在不增加高度的情況下，有效地增加電容器160的面積，進而可增加電容器160的電容。在本實施例中，電容器160可在第二方向D2上跨設在介電島狀物150上。

以下，藉由圖1K、圖2K、圖4A與圖4B來說明本實施例的記憶體結構10。在本實施例中，此外，雖然記憶體結構10的形成方法是以上述方法為例進行說明，但本發明並不以此為限。

請參照圖1K、圖2K、圖4A與圖4B，記憶體結構10包括基底100、電晶體104、電晶體120、介電島狀物150與電容器160。記憶體結構10例如是二電晶體靜態隨機存取記憶體(two-transistor static random access memory，2T SRAM)，但本發明並不以此為限。電晶體104包括閘極106、摻雜區108與摻雜區110。摻雜區108與摻雜區110位在閘極106兩側的基底100中。電晶體120包括閘極122、摻雜區124與摻雜區126。摻雜區124與摻雜區126位在閘極122兩側的基底100中。摻雜區110與摻雜區124位在閘極106與閘極122之間，且在第一方向D1上排列。電晶體104與電晶體120中的其他構件已於上述實施例進行詳盡地說明，於此不再重複說明。介電島狀物150位在閘極106與閘極122之間，且在第一方向D1上延伸。介電島狀物150在垂直於第一方向D1的第二方向D2上可具有彼此相對的第一側S1與第二側S2。電容器160電性連接於電晶體104與電晶體120之間，且跨設在介電島狀物150上。電容器160可包括電極154a、電極158a與絕緣層156a。電極154a設置在開口結構152的表面上，且電性連接於摻雜區110與摻雜區124。電極158a設置在電極154a上。絕緣層156a設置在電極154a與電極158a之間。

此外，記憶體結構10更可包括介電結構148。介電結構148設置在電晶體104與電晶體120上，且具有暴露出介電島狀物150的開口結構152。介電結構148的頂部可高於介電島狀物150的頂部。舉例來說，介電結構148可包括介電層138a與介電層144a。介電層138a設置在電晶體104與電晶體120上。介電層138a的頂部與介電島狀物150的頂部可等高。介電層144a設置在介電層138a上。介電層144a的頂部可高於介電島狀物150的頂部。開口結構152可包括開口152a與開口152b。開口152a與開口152b分別可位在介電島狀物150的第一側S1與第二側S2。開口152a與開口152b可在介電島狀物150的上方相連通。電容器160可位在開口結構152中。

此外，記憶體結構10中的各構件的材料、設置方式、導電型態、形成方法與功效已於上述實施例進行詳盡地說明，於此不再重複說明。

基於上述實施例可知，在記憶體結構10及其製造方法中，介電島狀物150位在閘極106與閘極122之間，且在第一方向D1上延伸。此外，電容器160跨設在介電島狀物150上，藉此可在不增加高度的情況下，有效地增加電容器160的面積，進而可增加電容器160的電容。如此一來，記憶體結構10可具有較佳的資料保存能力，進而可提升記憶體元件的電性效能。

圖5為本發明另一實施例的記憶體結構的上視圖。圖6A至圖6C分別為沿著圖5中的I-I’剖面線、II-II’剖面線與III-III’剖面線的剖面圖。圖7為圖6A與圖6B中的介電島狀物250與介電層138a的上視圖。圖8為本發明另一實施例的記憶體結構對應於圖1F的步驟的上視圖。

請參照圖4A、圖5、圖6A至圖6C，記憶體結構20(圖5、圖6A至圖6C)與記憶體結構10(圖4A)在結構上的差異如下。在記憶體結構20中，介電島狀物250的位在第一方向D1上的端部T3、T4與介電結構148可彼此分離。如圖5與圖7所示，開口結構252可包括開口252a與開口252b。開口252a與開口252b分別可位在介電島狀物250的第一側S3與第二側S4。開口252a與開口252b可在介電島狀物250的端部T3與介電層138a(介電結構148)之間相連通，且開口252a與開口252b可介在電島狀物250的端部T4與介電層138a(介電結構148)之間相連通，而環繞介電島狀物250。如此一來，位在開口結構252中的電容器260可同時在第一方向D1上與第二方向D2上跨設在介電島狀物250上。此外，在記憶體結構20與記憶體結構10中，相同或相似的構件以相同或相似的符號表示，並省略其說明。

此外，請參照圖1F與圖8，記憶體結構20與記憶體結構10在製造方法上的差異如下。如圖8所示，相較於圖1F，在記憶體結構20的製程中，將硬罩幕層240a的尺寸設為小於圖案化光阻層146的開口，而使得圖案化光阻層146可暴露出整個硬罩幕層240a。此外，用於形成記憶體結構20的其餘製程可參考記憶體結構10的製造方法，於此省略其說明。

基於上述實施例可知，在記憶體結構20及其製造方法中，介電島狀物250位在閘極106與閘極122之間，且在第一方向D1上延伸。此外，電容器260跨設在介電島狀物250上，藉此可在不增加高度的情況下，有效地增加電容器260的面積，進而可增加電容器260的電容。如此一來，記憶體結構20可具有較佳的資料保存能力，進而可提升記憶體元件的電性效能。

綜上所述，在上述實施例的記憶體結構及其製造方法中，由於電容器跨設在介電島狀物上，因此可有效地增加電容器的電容，以提升記憶體元件的電性效能。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10、20:記憶體結構 100:基底 102:隔離結構 104、120:電晶體 106、122:閘極 108、110、124、126:摻雜區 112、128、138a、144a:介電層 114、130:間隙壁 116、118、132、134:輕摻雜汲極 119、136:井區 138、144:介電材料層 140、142:硬罩幕材料層 140a、142a、240a:硬罩幕層 146:圖案化光阻層 148:介電結構 150、250:介電島狀物 152、252:開口結構 152a、152b、252a、252b:開口 154、158:電極材料層 154a、158a:電極 156:絕緣材料層 156a:絕緣層 160、260:電容器 D1:第一方向 D2:第二方向 S1、S3:第一側 S2、S4:第二側 T1、T2、T3、T4:端部

圖1A至圖1K為本發明一實施例的記憶體結構的製造流程上視圖。 圖2A至圖2K為圖1A至圖1K的剖面圖。 圖3為圖2K中的介電島狀物150與介電層138a的上視圖。 圖4A與圖4B分別為沿著圖1K中的I-I’剖面線與III-III’剖面線的剖面圖。 圖5為本發明另一實施例的記憶體結構的上視圖。 圖6A至圖6C分別為沿著圖5中的I-I’剖面線、II-II’剖面線與III-III’剖面線的剖面圖。 圖7為圖6A與圖6B中的介電島狀物250與介電層138a的上視圖。 圖8為本發明另一實施例的記憶體結構對應於圖1F的步驟的上視圖。

10:記憶體結構

100:基底

102:隔離結構

110:摻雜區

119:井區

138a、144a:介電層

148:介電結構

150:介電島狀物

152:開口結構

152a、152b:開口

154a、158a:電極

156a:絕緣層

160:電容器

D2:第二方向

S1:第一側

S2:第二側

Claims (20)

1. 一種記憶體結構，包括： 基底； 第一電晶體，包括第一閘極、第一摻雜區與第二摻雜區，其中所述第一摻雜區與所述第二摻雜區位在所述第一閘極兩側的所述基底中； 第二電晶體，包括第二閘極、第三摻雜區與第四摻雜區，其中所述第三摻雜區與所述第四摻雜區位在所述第二閘極兩側的所述基底中，所述第二摻雜區與所述第三摻雜區位在所述第一閘極與所述第二閘極之間，且在第一方向上排列； 介電島狀物，位在所述第一閘極與所述第二閘極之間，且在所述第一方向上延伸；以及 電容器，電性連接於所述第一電晶體與所述第二電晶體之間，且跨設在所述介電島狀物上。
2. 如申請專利範圍第1項所述的記憶體結構，更包括： 介電結構，設置在所述第一電晶體與所述第二電晶體上，且具有暴露出所述介電島狀物的開口結構，其中所述介電結構的頂部高於所述介電島狀物的頂部，且所述電容器位在所述開口結構中。
3. 如申請專利範圍第2項所述的記憶體結構，其中 所述介電島狀物在垂直於所述第一方向的第二方向上具有彼此相對的第一側與第二側， 所述開口結構包括第一開口與第二開口， 所述第一開口與所述第二開口分別位在所述介電島狀物的所述第一側與所述第二側，且 所述第一開口與所述第二開口在所述介電島狀物的上方相連通。
4. 如申請專利範圍第3項所述的記憶體結構，其中所述介電島狀物的位在所述第一方向上的端部與所述介電結構彼此分離。
5. 如申請專利範圍第4項所述的記憶體結構，其中所述第一開口與所述第二開口在所述介電島狀物的所述端部與所述介電結構之間相連通，而環繞所述介電島狀物。
6. 如申請專利範圍第2項所述的記憶體結構，其中所述介電島狀物的位在所述第一方向上的端部連接於所述介電結構。
7. 如申請專利範圍第2項所述的記憶體結構，其中所述介電結構包括： 第一介電層，設置在所述第一電晶體與所述第二電晶體上，其中所述第一介電層的頂部與所述介電島狀物的頂部等高；以及 第二介電層，設置在所述第一介電層上，其中所述第二介電層的頂部高於所述介電島狀物的頂部。
8. 如申請專利範圍第2項所述的記憶體結構，其中所述電容器包括： 第一電極，設置在所述開口結構的表面上，且電性連接於所述第二摻雜區與所述第三摻雜區； 第二電極，設置在所述第一電極上；以及 絕緣層，設置在所述第一電極與所述第二電極之間。
9. 一種記憶體結構的製造方法，包括： 在基底上形成第一電晶體，其中所述第一電晶體包括第一閘極、第一摻雜區與第二摻雜區，且所述第一摻雜區與所述第二摻雜區位在所述第一閘極兩側的所述基底中； 在所述基底上形成第二電晶體，其中所述第二電晶體包括第二閘極、第三摻雜區與第四摻雜區，所述第三摻雜區與所述第四摻雜區位在所述第二閘極兩側的所述基底中，且所述第二摻雜區與所述第三摻雜區位在所述第一閘極與所述第二閘極之間，且在第一方向上排列； 在所述第一閘極與所述第二閘極之間形成介電島狀物，其中所述介電島狀物在所述第一方向上延伸；以及 形成電性連接於所述第一電晶體與所述第二電晶體之間的電容器，其中所述電容器跨設在所述介電島狀物上。
10. 如申請專利範圍第9項所述的記憶體結構的製造方法，其中所述介電島狀物的形成方法包括： 形成覆蓋所述第一電晶體與所述第二電晶體的第一介電材料層； 在所述第一閘極與所述第二閘極之間的所述第一介電材料層上形成硬罩幕層，其中所述硬罩幕層在所述第一方向上延伸； 在所述第一介電材料層上形成第二介電材料層，其中所述第二介電材料層暴露出所述硬罩幕層，且圍繞所述硬罩幕層； 在所述第二介電材料層上形成圖案化光阻層，其中所述圖案化光阻層暴露出至少一部分所述硬罩幕層與部分所述第二介電材料層；以及 使用所述圖案化光阻層作為罩幕，移除部分所述第二介電材料層與部分所述第一介電材料層，而形成介電結構與所述介電島狀物，其中所述介電結構的頂部高於所述介電島狀物的頂部。
11. 如申請專利範圍第10項所述的記憶體結構的製造方法，其中所述第二介電材料層的頂面與所述硬罩幕層的頂面等高。
12. 如申請專利範圍第10項所述的記憶體結構的製造方法，其中所述圖案化光阻層暴露出部分所述硬罩幕層。
13. 如申請專利範圍第10項所述的記憶體結構的製造方法，其中所述圖案化光阻層暴露出整個所述硬罩幕層。
14. 如申請專利範圍第10項所述的記憶體結構的製造方法，更包括移除所述硬罩幕層，而使得所述介電結構具有暴露出所述介電島狀物的開口結構，其中所述電容器位在所述開口結構中。
15. 如申請專利範圍第14項所述的記憶體結構的製造方法，其中 所述介電島狀物在垂直於所述第一方向的第二方向上具有彼此相對的第一側與第二側， 所述開口結構包括第一開口與第二開口， 所述第一開口與所述第二開口分別位在所述介電島狀物的所述第一側與所述第二側，且 所述第一開口與所述第二開口在所述介電島狀物的上方相連通。
16. 如申請專利範圍第15項所述的記憶體結構的製造方法，其中所述介電島狀物的位在所述第一方向上的端部與所述介電結構彼此分離。
17. 如申請專利範圍第16項所述的記憶體結構的製造方法，其中所述第一開口與所述第二開口在所述介電島狀物的所述端部與所述介電結構之間相連通，而環繞所述介電島狀物。
18. 如申請專利範圍第10項所述的記憶體結構的製造方法，其中所述介電島狀物的位在所述第一方向上的端部連接於所述介電結構。
19. 如申請專利範圍第10項所述的記憶體結構的製造方法，其中所述介電結構包括： 第一介電層，藉由移除部分所述第一介電材料層而形成；以及 第二介電層，藉由移除部分所述第二介電材料層而形成。
20. 如申請專利範圍第10項所述的記憶體結構的製造方法，更包括： 在形成所述介電島狀物後，依序移除所述硬罩幕層與所述圖案化光阻層。

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