KR20200004923A - 두 개의 트랜지스터들과 하나의 캐패시터를 갖는 메모리 셀을 가지며, 기준 전압과 결합된 트랜지스터들의 바디 영역들을 갖는 장치 - Google Patents

두 개의 트랜지스터들과 하나의 캐패시터를 갖는 메모리 셀을 가지며, 기준 전압과 결합된 트랜지스터들의 바디 영역들을 갖는 장치 Download PDF

Info

Publication number
KR20200004923A
KR20200004923A KR1020207000309A KR20207000309A KR20200004923A KR 20200004923 A KR20200004923 A KR 20200004923A KR 1020207000309 A KR1020207000309 A KR 1020207000309A KR 20207000309 A KR20207000309 A KR 20207000309A KR 20200004923 A KR20200004923 A KR 20200004923A
Authority
KR
South Korea
Prior art keywords
memory cell
transistor
source
region
regions
Prior art date
Application number
KR1020207000309A
Other languages
English (en)
Other versions
KR102332456B1 (ko
Inventor
카말 엠. 카르다
챈드라 모울리
스리니바스 풀루구타
라제시 엔. 굽타
Original Assignee
마이크론 테크놀로지, 인크
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이크론 테크놀로지, 인크 filed Critical 마이크론 테크놀로지, 인크
Publication of KR20200004923A publication Critical patent/KR20200004923A/ko
Application granted granted Critical
Publication of KR102332456B1 publication Critical patent/KR102332456B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
    • H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
    • H01L27/0727—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors
    • H01L27/0733—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors in combination with capacitors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/27—ROM only
    • H10B20/40—ROM only having the source region and drain region on different levels, e.g. vertical channel
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823487—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823885—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H01L21/845—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body including field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
    • H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
    • H01L27/0727—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors
    • H01L27/108—
    • H01L27/10897—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors with potential-jump barrier or surface barrier
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H10B12/0383—Making the capacitor or connections thereto the capacitor being in a trench in the substrate wherein the transistor is vertical
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
    • H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/27—ROM only
    • H10B20/50—ROM only having transistors on different levels, e.g. 3D ROM
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops

Abstract

일부 실시예들은 두 개의 트랜지스터들과 하나의 캐패시터를 갖는 메모리 셀을 포함한다. 트랜지스터들은 제1 트랜지스터 및 제2 트랜지스터이다. 캐패시터는 제1 트랜지스터의 소스/드레인 영역과 결합된 제1 노드를 가지며, 제2 트랜지스터의 소스/드레인 영역과 결합된 제2 노드를 갖는다. 메모리 셀은 제1 트랜지스터의 소스/드레인 영역과 인접한 제1 바디 영역을 가지며, 제2 트랜지스터의 소스/드레인 영역에 인접한 제2 바디 영역을 갖는다. 제1 바디 연결 라인은 메모리 셀의 제1 바디 영역을 제1 기준 전압에 결합시킨다. 제2 바디 연결 라인은 메모리 셀의 제2 바디 영역을 제2 기준 전압에 결합시킨다. 제1 및 제2 기준 전압들은 서로 동일하거나, 또는 서로 상이할 수 있다.

Description

두 개의 트랜지스터들과 하나의 캐패시터를 갖는 메모리 셀을 가지며, 기준 전압과 결합된 트랜지스터들의 바디 영역들을 갖는 장치
관련 특허 정보
이 특허는 2017년 8월 31일자로 출원된, 미국 임시 출원 일련 번호 제62/552,995호에 대한 우선권을 주장한다.
기술분야
두 개의 트랜지스터들과 하나의 캐패시터를 갖는 메모리 셀을 가지며, 기준 전압들과 결합된 트랜지스터들의 바디 영역들을 갖는 장치.
다이내믹 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM)는 현대 컴퓨팅 아키텍처에 사용된다. DRAM은 대안적인 유형들의 메모리에 비해 구조적 단순성, 저렴한 비용 및 빠른 속도의 이점들을 제공할 수 있다.
DRAM에서의 사용을 약속한 메모리 셀은 두 개의 트랜지스터들과 하나의 캐패시터를 갖는 메모리 셀 구성(소위 2T-1C 메모리 셀 구성)이다. 2T-1C 메모리 셀은 메모리 셀 구성(2)과 같이 도 1에 개략적으로 예시된다. 메모리 셀의 두 개의 트랜지스터들은 T1 및 T2로 라벨링되며, 메모리 셀의 캐패시터는 CAP로 라벨링된다.
T1의 한 소스/드레인 영역은 캐패시터(CAP)의 제1 노드와 연결되고, T1의 다른 소스/드레인 영역은 제1 비교 비트라인(comparative bitline)(BL-1)과 연결된다. T1의 게이트는 워드라인(WL)과 연결된다. T2의 한 소스/드레인 영역은 캐패시터(CAP)의 제2 노드와 연결되고, T2의 다른 소스/드레인 영역은 제2 비교 비트라인(BL-2)과 연결된다. T2의 게이트는 워드라인(WL)과 연결된다.
비교 비트라인들(BL-1 및 BL-2)은 메모리 셀의 메모리 상태를 확인하기 위해 이 둘의 전기적 특성들(예컨대, 전압)을 비교하는 회로(4)로 연장된다. 회로(4)는 감지 증폭기(sense amplifier)를 포함할 수 있다. 비교 라인들(BL-1 및 BL-2)은 메모리 셀들을 처리하기 위한 탠덤(tandem)으로 사용되며, 일부 양태에서는 단일 디지트 라인(digit line)으로서 함께 기능하는 것으로 간주될 수 있다.
메모리 셀 구성(2)의 트랜지스터들에 대해 발생할 수 있는 문제가 도 2를 참조하여 설명된다. 트랜지스터(T1)는 워드라인(WL), 비트라인(BL-1) 및 캐패시터(CAP)의 영역과 함께 예시되며, 캐패시터의 전기적 노드들 중 하나의 일부만이 도시되어 있다. 트랜지스터(T1)는 반도체 물질의 수직 필러(vertical pillar)(5)를 포함한다. 절연 물질(insulative material)(3)은 수직 필러(5)에 나라한 워드라인(WL) 위로 제공된다. 워드라인(WL)과 수직 필러(5) 사이의 절연 물질(3)의 영역들은 게이트 절연체(gate dielectric)에 해당할 수 있으며, 절연 물질(3)의 다른 영역들과 상이한 조성을 가질 수 있다.
절연 물질(3)은, 예를 들어, 실리콘 디옥사이드(silicon dioxide)를 포함하여, 임의의 적절한 조성을 포함할 수 있다.
수직 필러(5)는 임의의 적절한 조성을 포함할 수 있으며, 일부 실시예들에서는 적절히 도핑된 실리콘을 포함할 수 있다. 수직 필러(5)는 트랜지스터(T1)의 바디 영역(10)을 포함하며, 트랜지스터(10)의 소스/드레인 영역들(14 및 16)을 포함한다.
바디 영역(10)은 소스/드레인 영역들(14 및 16)로부터 수직으로 오프셋 되는 것으로 도시되며, 소스/드레인 영역들(14 및 16) 사이에 있다. 소스/드레인 영역(14)과 바디 영역(10) 사이의 대략적인 경계는 점선(13)으로 예시되며, 소스/드레인 영역(16)과 바디 영역(10) 사이의 대략적인 경계는 점선(15)으로 예시된다. 소스/드레인 영역들(14 및 16)은 수직 필러(5)의 반도체 물질의 도전성 도핑(conductively-doped) 영역들일 수 있다.
비트라인(BL-1)은 절연 물질(7)에 의해 지지된다. 이러한 절연 물질은, 예를 들어, 실리콘 디옥사이드, 실리콘 나이트라이드(silicon nitride) 등과 같은, 임의의 적절한 조성 또는 조합을 포함할 수 있다.
트랜지스터(T1)는 두 가지 동작 모드들(A 및 B)로 예시된다. 동작 모드(A)는 캐패시터(CAP)와 비트라인(BL-1) 사이의 전기적 분리(electrical isolation)가 있으며, 동작 모드(B)는 캐패시터(CAP)와 비트라인(BL-1) 사이의 전기적 결합(electrical coupling)이 있다. 동작 모드(A)는 워드라인(WL)을 따라 저전압이 통과되거나 전압이 없는 워드라인(WL)의 동작 상태에 해당할 수 있다. 동작 모드(B)는 워드라인에 근접한 바디 영역(10)의 세그먼트들로 전하 캐리어들(charge carriers)을 끌어당겨, 소스/드레인 영역들(14 및 16) 간 바디 영역(10)을 따라 (점선으로 예시된) 도전성 채널들(12)을 형성하기 위해 워드라인(WL)을 따라 충분한 전압이 통과되는 워드라인(WL)의 동작 상태에 해당될 수 있다. 소스/드레인 영역들(14 및 16)은 비트라인(BL-1) 및 캐패시터(CAP)에 각각 결합된 도전성 영역들이므로, 도전성 채널들(12)은 캐패시터(CAP)와 비트라인(BL-1)을 서로 전기적으로 결합시킨다.
예시된 트랜지스터(T1)와 관련하여 발생할 수 있는 문제는 바디 영역(10)이 플로팅 바디(floating body)라는 것이다. 결과적으로, 이러한 트랜지스터(즉, 메모리 셀(2))를 포함하는 메모리 셀은 저하된 전하 보유력, 전력 분배 문제들 및/또는 기타 문제들로 이어질 수 있는 플로팅 바디 효과(floating body effects)를 겪을 수 있다.
도시되지 않았지만, 트랜지스터(T2)(도 1에 도시됨)는 트랜지스터(T1)의 플로팅 바디(10)와 유사한 플로팅 바디를 포함할 수 있으며; 이는 메모리 셀(2)의 플로팅 바디 효과를 악화시킬 수 있다.
트랜지스터들(T1 및 T2)과 관련된 위에 논의된 플로팅 바디 효과를 완화시키는 메모리 셀 구성을 개발하고, 이러한 메모리 셀 구성을 통합하는 메모리 어레이를 개발하는 것이 바람직할 것이다.
도 1은 2개의 트랜지스터 및 1 개의 캐패시터를 가지는 종래 메모리 셀의 개략도이다.
도 2는 두 동작 모드에서 종래 트랜지스터 영역의 개략적인 단면도를 도시한다.
도 3은 예시적인 메모리 어레이 영역의 개략적인 단면도이다.
도 4 및 5는 도 3의 메모리 어레이에 수직한 단면을 따라 도시된 도 3의 메모리 어레이의 개략적인 단면도들이다. 도 5는 도 4의 메모리 어레이에 대한 대안적인 구성을 도시한다. 도 4 및 5의 도면들은 도 3의 라인(4/5-4/5)을 따른 것이고, 도 3의 도면은 도 4 및 5의 라인(3-3)을 따른 것이다.
도 6 및 7은 그림 3의 단면을 기준으로 한 단면 외면을 따라 도시된 그림 3의 메모리 어레이의 개략적인 단면도들이다. 도 6은 도 7의 메모리 어레이에 대한 대안적인 구성을 도시한다.
도 8은 예시적인 메모리 어레이 영역의 개략적인 단면도이다.
도 9 및 10은 도 8의 메모리 어레이에 수직한 단면을 따라 도시된 도 8의 메모리 어레이의 개략적인 단면도들이다. 도 10은 도 9의 메모리 어레이에 대한 대안적인 구성을 도시한다. 도 9 및 10의 도면들은 도 8의 라인(9/10-9/10)을 따른 것이고, 도 8의 도면은 도 9 및 10의 라인(8-8)을 따른 것이다.
도 11 및 12는 그림 8의 단면을 기준으로 한 단면 외면을 따라 도시된 그림 8의 메모리 어레이의 개략적인 단면도들이다. 도 11은 도 12의 메모리 어레이에 대한 대안적인 구성을 도시한다.
도 13은 또 다른 예시적인 메모리 어레이 영역의 개략적인 단면도이다.
도 14 및 15는 도 13의 메모리 어레이에 수직한 단면을 따라 도시된 도 13의 메모리 어레이의 개략적인 단면도들이다. 도 15는 도 14의 메모리 어레이에 대한 대안적인 구성을 도시한다. 도 14 및 15의 도면은 도 13의 라인(14/15-14/15)을 따른 것이고, 도 13의 도면은 도 14 및 15의 라인(13-13)을 따른 것이다.
도 16은 예시적인 메모리 어레이를 갖는 예시적인 장치의 영역과, 메모리 어레이에 걸쳐 연장된 라인들에 전기적 연결을 만들기 위한 메모리 주변의 예시적인 영역의 개략적인 단면도이다.
일부 실시예들은 배경기술 섹션에서 위에 설명된 종래 구성들에서 발생하는 것과 같이 전기적으로 플로팅되도록 두는 대신 트랜지스터들의 바디 영역들이 기준 전압들과 결합되는 2T-1C 메모리 셀을 포함한다. 메모리 어레이의 트래지스터들의 모든 바디 영역들은 동일한 기준 전압과 결합될 수 있거나; 또는 대안적으로, 메모리 어레이의 트랜지스터들의 하나 이상의 바디 영역들은 바디 영역들의 나머지들과 상이한 기준 전압과 결합될 수 있다. 바디 영역들로부터 원하는 기준 전압들을 갖는 도전성 컴포넌트들로 연장되도록 도전성 경로들(즉, 바디 연결 라인들)이 제공될 수 있다. 임의의 적절한 기준 전압(들)이 사용될 수 있으며, 일부 실시예들에서 기준 전압(들)은 접지 전압 및/또는 공통 평면 전압을 포함할 수 있다. 예시적인 실시예들이 도 3-16을 참조하여 설명된다.
도 3을 참조하면, 장치(20)는 메모리 어레이(22)의 영역을 포함한다. 메모리 어레이는 24a 및 24b로 예시되는 두 개의 메모리 셀들로 된 복수의 메모리 셀들(24)을 포함한다. 점선(19)은 메모리 셀(24a)의 대략적인 경계를 개략적으로 예시하도록 제공된다.
메모리 셀들(24a 및 24b)은 베이스(base)(21)에 의해 지지된다. 베이스(21)는 반도체 물질을 포함할 수 있으며; 예를 들어, 단결정질 실리콘(monocrystalline silicon)을 포함하거나, 본래 단결정질 실리콘으로 이루어져 있거나, 또는 단결정 실리콘으로 구성될 수 있다. 베이스(21)는 반도체 기판으로 불릴 수 있다. "반도체 기판(semiconductor substrate)"이라는 용어는, 제한하는 것은 아니나, (단독으로 또는 다른 물질들을 포함하는 어셈블리에서의) 반도체 웨이퍼와 같은 벌크(bulk) 반도체 물질들, 및 (단독으로 또는 다른 물질들을 포함하는 어셈블리에서의) 반도체 물질 층들을 포함하는, 반도체 물질을 포함하는 임의의 구성을 의미한다. "기판(substrate)"이라는 용어는, 제한하는 것은 아니나, 위에 설명된 반도체 기판들을 포함하는, 임의의 지지 구조체를 지칭한다. 일부 어플리케이션들에서, 베이스(21)는 집적 회로 제조와 관련된 하나 이상의 물질들을 포함하는 반도체 기판에 해당할 수 있다. 이러한 물질들은, 예를 들어, 내화성 금속 물질(refractory metal materials), 배리어 물질(barrier materials), 확산 물질(diffusion materials), 절연 물질(insulator materials) 등 중 하나 이상을 포함할 수 있다. 베이스(21)의 상부 영역과 메모리 어레이(22)의 예시된 부분의 하부 영역 사이에 갭(gap)이 제공되어 베이스(21)와 메모리 어레이(22)의 예시된 부분 사이에 추가적인 컴포넌트들, 구조들 등이 제공될 수 있음을 나타낸다. 다른 실시예들에서, 메모리 어레이(22)의 예시된 부분은 베이스(21)의 상부 표면에 직접 대향될 수 있다.
각 메모리 셀(24a 및 24b)은 두 개의 트랜지스터들을 포함하며; 메모리 셀(24a)의 트랜지스터들은 26a 및 28a로 라벨링되며, 메모리 셀(24b)의 트랜지스터들은 26b 및 28b로 라벨링된다. 트랜지스터들(26a 및 26b)은 각각 메모리 셀들(24a 및 24b)의 제1 트랜지스터들(T1)에 해당하며; 트랜지스터들(28a 및 28b)은 각각 메모리 셀들(24a 및 24b)의 제2 트랜지스터들(T2)에 해당한다. 일부 실시예들에서, 트랜지스터들(26a, 28a, 26b 및 28b)은 각각 제1, 제2, 제3 및 제4 트랜지스터들로 지칭될 수 있다.
트랜지스터들(26a, 26b, 28a 및 28b)은 반도체 필러들(40-43) 내의 영역들 및 필러들(40-43) 아래의 공간 영역들(spacing regions)(79)을 포함한다. 구체적으로, 트랜지스터(26a)는 반도체 필러(40) 내의 채널 영역(50)을 포함하며; 이러한 채널 영역은 한 쌍의 소스/드레인 영역들(51 및 52) 사이에 있다. 소스/드레인 영역(51)은 필러(40) 내에 있으며, 소스/드레인 영역(52)은 필러(40) 아래의 공간 영역(79) 내에 있다. 트랜지스터(28a)는 반도체 필러(41) 내의 채널 영역(54)을 포함하며, 이러한 채널 영역은 한 쌍의 소스/드레인 영역들(55 및 56) 사이에 있다. 트랜지스터(26b)는 반도체 필러(42) 내의 채널 영역(58)을 포함하며, 이러한 채널 영역은 한 쌍의 소스/드레인 영역들(59 및 60) 사이에 있다. 트랜지스터(28b)는 반도체 필러(43) 내의 채널 영역(62)을 포함하며, 이러한 채널 영역은 한 쌍의 소스/드레인 영역들(63 및 64) 사이에 있다. 일부 실시예들에서, 소스/드레인 영역들(51, 52, 55, 56, 59, 60, 63 및 64)은 각각 제1, 제2, 제3, 제4, 제5, 제6, 제7 및 제8 소스/들인 영역들로 지칭될 수 있다.
반도체 필러들(40-43), 및 필러들 아래의 공간 영역들(79)은 임의의 적절한 반도체 물질 또는 반도체 물질들의 조합을 포함할 수 있으며; 일부 실시예들에서는, 실리콘 및 게르마늄 중 하나 또는 둘 다를 포함하거나, 본래 실리콘 및 게르마늄 중 하나 또는 둘 다로 이루어져 있거나, 또는 실리콘 및 게르마늄 중 하나 또는 둘 다로 구성될 수 있다. 반도체 필러들(40-43) 내의 채널 영역들(50, 54, 58 및 62), 및 소스/드레인 영역들(51, 52, 55, 56, 59, 60, 63 및 64)은 적절히 도핑된 영역들을 포함할 수 있다. 예를 들어, 소스/드레인 영역들은 피러들 및 공간 영역들(79) 내의 고농도 도핑(heavily-doped) 영역들을 포함할 수 있으며, 채널 영역들은 필러들 내의 임계-전압 도핑 영역을 포함할 수 있다. 필러들(41-43) 내의 소스/드레인 영역들과 채널 영역들 사이의 경계들은 도 3에 예시되지 않으며, 임의의 적절한 위치들에 제공될 수 있다.
트랜지스터들(26a, 28a, 26b 및 28b)은 각각 바디 영역들(64, 66, 68 및 70)을 포함하며; 이러한 바디 영역들은 도 2를 참조하여 위에 설명된 바디 영역(10)(즉, 각각의 트랜지스터들의 소스/드레인 영역들 사이에 수직으로)과 유사하다. 그러나, 도 2의 종래 구성과 대조적으로, 트랜지스터들(26a, 28a, 26b 및 28b)의 바디 영역들(64, 66, 68 및 70)은 전기적으로 플로팅되지 않지만, 대신에 각각 바디 연결 라인들(또는 구조체들)(65, 67, 69 및 71)을 통해 기준 전압에 연결된다. 바디 연결 라인들은 도 3의 단면도에 대해 페이지의 안과 밖으로 연장된다. 바디 연결 라인들의 대략적인 상부 경계들은 점선들(61)로 개략적으로 예시된다. 바디 연결 라인들의 대략적인 하부 경계들은 공간 영역들(79)과의 계면들을 따르는 것으로 간주될 수 있다.
바디 연결 라인들(65, 67, 69 및 71)은 각각 제1, 제2, 제3 및 제4 바디 연결 라인들(또는 구조체들)로 지칭될 수 있다. 제1 바디 연결 라인(65)은 제1 메모리 셀(24a)의 제1 바디 영역(64)을 제1 기준 전압(72)에 연결한다. 제2 바디 연결 라인(67)은 제1 메모리 셀(24a)의 제2 바디 영역(66)을 제2 기준 전압(73)에 연결한다. 제3 바디 연결 라인(69)은 제2 메모리 셀(24b)의 제3 바디 영역(68)을 제3 기준 전압(74)에 연결한다. 제4 바디 연결 라인(71)은 제2 메모리 셀(24b)의 제4 바디 영역(70)을 제4 기준 전압(75)에 연결한다.
일부 실시예들에서, 기준 전압들(72-75)은 모두 공통 기준 전압일 수 있다. 이러한 공통 기준 전압은, 예를 들어, 접지 전압, 공통 플레이트 전압 등을 포함하는, 임의의 적절한 전압일 수 있다. 일부 실시예들에서, 기준 전압들(72-75) 중 적어도 하나는 기준 전압들(72-75)의 적어도 다른 하나와 상이할 수 있다.
제1 트랜지스터들(26a 및 26b)은 각각 트랜지스터 게이트들(27a 및 27b)을 포함하며; 제2 트랜지스터들(28a 및 28b)은 각각 트랜지스터 게이트들(29a 및 29b)을 포함한다. 트랜지스터 게이트들(27a, 27b, 29a 및 29b)은 도 1의 워드라인(WL)에 해당하는 워드라인(38)과 결합될 수 있다. 예시된 실시예에서, 트랜지스터 게이트들은 반도체 필러들(40-43) 근처의 워드라인(38)의 영역들에 의해 포함된다.
워드라인(38)은, 예를 들어, 다양한 금속들(예컨대, 티타늄, 텅스텐, 코발트, 니켈, 백금 등), 금속 함유 조성물들(예컨대, 금속 실리사이드, 금속 나이트라이드, 금속 카바이드 등), 및/또는 도전성 도핑 반도체 물질들(예컨대, 도전성 도핑 실리콘, 도전성 도핑 게르나늄 등) 중 하나 이상과 같은 임의의 적절한 전기 전도성 물질을 포함할 수 있다.
각 메모리 셀(24a 및 24b)은 캐패시터를 포함하며; 메모리 셀(24a)의 캐패시터는 캐패시터(30a)로 라벨링되며, 메모리 셀(24b)의 캐패시터는 캐패시터(30b)로 라벨링된다. 캐패시터들은 도 1의 CAP로 라벨링된 캐패시터에 해당한다.
각 캐패시터는 제1 노드(즉 제1 전극)(32), 제2 노드(즉, 제2 전극)(34), 및 제1 및 제2 노드들 사이의 유전체 물질(36)을 포함한다.
제1 및 제2 노드들(32 및 34)은, 예를 들어, 다양한 금속들(예컨대, 티타늄, 텅스텐, 코발트, 니켈, 백금 등), 금속 함유 조성들(예컨대, 금속 실리사이드, 금속 나이트라이드, 금속 카바이드 등), 및/또는 도전성 도핑 반도체 물질들(예컨대, 도전성 도핑 실리콘, 도전성 도핑 게르나늄 등) 중 하나 이상과 같은 임의의 적절한 전기 전도성 물질들을 포함할 수 있다. 제1 및 제2 노드들(32 및 34)은 일부 실시예들에서는 서로 동일한 조성을 포함할 수 있으며, 다른 실시예들에서는 서로 상이한 조성들을 포함할 수 있다.
유전체 물질(36)은 임의의 적절한 조성 또는 조성들의 조합을 포함할 수 있으며; 일부 실시예들에서는 실리콘 디옥사이드, 실리콘 나이트라이드, 알루미늄 옥사이드(aluminum oxide), 하프늄 옥사이드(hafnium oxide), 지르코늄 옥사이드(zirconium oxide) 등 중 하나 이상을 포함할 수 있다. 일부 실시예들에서, 유전체 물질(36)은 캐패시터 유전체 물질로 지칭될 수 있으며, 제1 및 제2 전극들(32 및 34) 사이의 캐패시터 유전막으로 간주될 수 있다.
제1 캐패시터(30a)는 제1 트랜지스터(26a)의 제1 소스/드레인 영역(51)과 결합된 제1 노드(32), 및 제2 트랜지스터(28a)의 제3 소스/드레인 영역(55)와 결합된 제2 노드(34)를 갖는다. 제2 캐패시터(30b)는 제3 트랜지스터(26b)의 제5 소스/드레인 영역(59)과 결합된 제1 노드(32)를 가지며, 제4 트랜지스터(28b)의 제7 소스/드레인 영역(63)과 결합된 제2 노드(34)를 갖는다.
제1 메모리 셀(24a)의 필러들(40 및 41)은 한 쌍의 공간 영역들(79)을 통해 비교 비트라인들(76a 및 78a)에 각각 결합된다. 비교 비트라인들(76a 및 78a)은 도 1의 비트라인들(BL-1 및 BL-2)과 유사하며, 메모리 셀(24a)의 메모리 상태를 확인하기 위해 비교 비트라인들(76a 및 78a)의 전기적 특성들(예컨대, 전압)을 비교하기에 적합한 회로(4A)(예컨대, 감지 증폭기)로 연장된다. 마찬가지로, 제2 메모리 셀(24b)의 필러들(42 및 43)은 한 쌍의 공간 영역들(79)을 통해 비교 비트라인들(76b 및 78b)에 각각 결합된다. 비교 비트라인들(76b 및 78b)은 메모리 셀(24b)의 메모리 상태를 확인하기 위해 비교 비트라인들(76b 및 78b)의 전기적 특성들(예컨대, 전압)을 비교하기에 적합한 회로(4B)(예컨대, 감지 증폭기)로 연장된다.
비교 비트라인들(76a, 78a, 76b 및 78b)은, 예를 들어, 다양한 금속들(예컨대, 티타늄, 텅스텐, 코발트, 니켈, 백금 등), 금속 함유 조성물들(예컨대, 금속 실리사이드, 금속 나이트라이드, 금속 카바이드 등), 및/또는 도전성 도핑 반도체 물질들(예컨대, 도전성 도핑 실리콘, 도전성 도핑 게르나늄 등) 중 하나 이상과 같은 임의의 적절한 전기 전도성 물질들을 포함할 수 있다.
비교 비트라인들(76a, 78a, 76b 및 78b)은 도 2를 참조하여 위에 설명된 절연 물질(7)에 의해 지지된다.
절연 물질(3)은 메모리 셀들(24a 및 24b) 주위에 워드라인(38)을 따라 연장된다. 워드라인(38)과 수직 필러들(40-43) 사이의 절연 물질(3)의 영역들은 게이트 절연체에 해당할 수 있으며, 절연 물질(3)의 다른 영역들과 상이한 조성을 가질 수 있다.
도 3의 메모리 셀(24a)은 기본 기판(21)로부터 수직으로 오프셋 되는 메모리 셀의 예로 간주될 수 있다. 메모리 셀(24a)은 서로에 대해 횡방향으로 오프셋 되는 제1 및 제2 트랜지스터들(26a 및 28a)을 가지며, 제1 및 제2 캐패시터들(26a 및 28a)에 대해 수직으로 오프셋 되는 캐패시터(30a)를 갖는다. 메모리 셀(24b)은 기본 기판(21)으로부터 수직으로 오프셋 되는 유사한 메모리 셀의 예로 간주될 수 있다.
동작 시, 메모리 어레이(22)의 메모리 셀에 고유하게 액세스하기 위해 전압들의 조합이 워드라인 및 한 쌍의 비교 비트라인들에 인가될 수 있다. 예를 들어, 메모리 셀(24a)에 고유하게 액세스하기 위해 전압들의 조합이 워드라인(38) 및 비교 비트라인들(76a 및 78a)에 인가될 수 있다. 전압들은 또한 메모리 셀의 색세스 동안 바디 연결 라인들(예컨대, 제1 메모리 셀(24a)의 바디 연결 라인들(65 및 67))을 따라 인가될 수 있다. 바디 연결 라인들에 대한 전압들은 원하는 동작에 따라 바디 영역들(예컨대, 제1 메모리 셀(24a)의 바디 영역들(64 및 66)) 내에 전하 축적을 촉진 또는 억제시키는 데 사용될 수 있으며, 누설 전류들 및 임계 전압들을 통한 제어를 제공한다. 제2 메모리 셀(24b)은 워드라인(38), 비교 비트라인들(76b/78b), 및 바디 연결 라인들(69/71)을 사용하여 유사하게 동작될 수 있다.
도 4는 도 3의 평면에 수직한 평면을 따르며, 그리고 도 3의 라인(4/5-4/5)를 따르는 메모리 어레이(22)의 단면을 도시한다. 도 4는 추가적인 메모리 셀들(24h, 24i 및 24j)과 함께 메모리 셀(24a)을 도시한다. 메모리 셀들(24h, 24i 및 24j)은 캐패시터들(30h, 30i 및 30j)을 각각 포함한다.
메모리 셀들(24h, 24i 및 24j)은 메모리 셀(24a)의 T1 트랜지스터와 유사한 T1 트랜지스터들을 포함하며; 메모리 셀(24a)의 반도체 필러(40)와 유사한 반도체 필러들(라벨링되지 않음)을 포함한다. 메모리 셀들(24h, 24i 및 24j)의 반도체 필러들은 워드라인들(80, 81 및 81)과 나란히 있으며; 메모리 셀(24a)의 반도체 필러(40)와 나란히 있는 워드라인(38)과 유사하다.
비교 피트라인(76a)은 도 4의 단면의 평면을 따라 연장되며, 바디 연결 라인(구조체)(65)은 비교 비트라인들(76a) 위로 이러한 비교 비트라인과 실질적으로 평행하게 연장된다("실질적으로 평행한(substantially parallel)"이라는 용어는 제조 및 측정의 적정한 공차 내에서 평행하다는 것을 의미함). 바디 연결 구조체(65)는 "라인(line)"으로 지칭되나, 이는 바디 연결 구조체(65)가 임의의 적절한 구성을 가질 수 있는 것으로 이해되어야 하며; 일부 실시예들에서는 물결 모양(wavy) 등으로 구부러질 수 있다.
바디 연결 라인(65)은 도핑된 반도체 물질을 포함할 수 있으며; 일부 실시예들에서는, 거기에 적절한 도펀트(dopant)를 가지는 실리콘 및 게르마늄 중 하나 또는 둘 다를 포함하거나, 본래 실리콘 및 게르마늄 중 하나 또는 둘 다로 이루어져 있거나, 또는 실리콘 및 게르마늄 중 하나 또는 둘 다로 구성될 수 있다. 바디 연결 라인(65)은 소스/드레인 영역들(51 및 52)에 반대의 도전성 타입을 가질 수 있다. 예를 들어, 소스/드레인 영역들(51 및 52)이 n-타입 영역들(즉, 주된 캐리어 타입으로 n-타입 캐리어를 가짐)인 실시예들에서, 바디 연결 라인(65)은 p-타입 영역(즉, 주된 캐리어 타입으로 p-타입 캐리어들을 가질 수 있음)일 수 있으며; 소스/드레인 영역들이 p-타입 영역들인 실시예들에서, 바디 연결 라인(65)은 n-타입 영역일 수 있다. 도시된 실시에에서, 바디 연결 라인(65)은 공간 영역(79)에 의해 비교 비트라인(76a)로부터 이격된다. 공간 영역(79)은 바디 연결 라인(65) 및 비교 비트라인(76a)에 실질적으로 평행하고, 바디 연결 라인(65)과 비교 비트라인(76a) 사이에 삽입되는 라인으로 구성된다. 공간 영역(79)은 일부 실시예들에서 바디 연결 라인(65)으로 동일한 반도체 물질을 포함할 수 있으며, 다른 실시예들에서 바디 연결 라인(65)과 상이한 반도체 물질을 포함할 수 있다. 공간 영역(79)은 도전성 도핑되며, 소스/드레인 영역(52)을 포함한다.
특히, 소스/드레인 영역(52)은 바디 연결 라인(65)의 두께(T)에 의해 채널 영역(50)으로부터 이격된다. 일부 실시예들에서, 바디 연결 라인(65)의 두께(T)는 이는 바디 연결 라인을 따라 저항을 줄일 수 있기 때문에 비교적 큰 것이 바람직할 수 있다. 그러나, 두꺼운 두께(T)는 비교 비트라인(76a)과 채널 영역(50) 사이의 도전성을 감소시킬 수 있으며, 이는 구동 전류를 감소시킬 수 있으며 -- 결과적으로 동작 속도가 느려질 수 있다. 따라서, 최적의 두께(T)는 바디 연결 라인(65)을 따라 낮은 저항을 달성하기 위한 원하는 큰 두께와, 비교 비트라인(76a)과 채널 영역(50) 사이의 강한 결합을 달성하기 위한 좁은 두께 사이에서 절충될 수 있다. 예시적인 실시예들(예를 들어, 도 7에 대해 아래에 논의된 실시예)에서, 워드라인 형태들은 바디 연결 라인의 강화된 두께를 적어도 부분적으로 보상하도록 수정될 수 있다.
도 5는 도 4의 단면과 유사하지만, 포켓 영역들(84)이 바디 연결 라인(65)를 따라 형성되는 실시예에 따른 단면을 도시한다. 이러한 포켓 영역들은 바디 연결 라인의 다른 영역들보다 더 높은 전하 캐리어 농도를 가질 수 있으며, 바디 연결 라인(65)을 따라 전도성을 향상시킬 수 있다. 포켓 영역들(84)은 워드라인들을 마스크로 사용하면서 바디 연결 라인(65)으로 도펀트를 주입함(implanting)함으로써 워드라인들(38, 80, 81 및 82) 이후에 형성될 수 있다. 일부 실시예들에서, 장치(20)는 포켓 영역(84)을 형성한 이후에 가열될 수 있으며, 이는 포켓 영역들(84)로부터 바디 연결 라인(65)의 다른 영역들로 도펀트를 확산시킬 수 있다. 일부 실시예들에서, 워드라인들(38, 80, 81 및 82)은 중간 영역들(intervening regions)(83)에 의해 서로 이격되는 것으로 간주될 수 있으며, 포켓 영역들(84)은 중간 영역들(83)으로부터 수직으로 오프셋 되는 (그리고 도시된 실시예에서는 중간 영역들(83) 바로 아래에 있는) 바디 연결 라인(65)의 세그먼트들(85) 내에 형성되는 것으로 간주될 수 있다. 일부 실시예들에서, 바디 연결 라인(65)은 포켓 영역들(84)을 가지는 세그먼트들(85)을 포함하고, 세그먼트들(85) 사이의 영역들(87)을 포함하는 것으로 간주될 수 있다. 세그먼트들(85) 및 영역들(87)은 동일한 주된 전하 캐리어 타입(예컨대, 둘 다 P-타입일 수 있음)을 포함할 수 있으며; 세그먼트들(85)은 영역들(87)보다 더 높은 전하 캐리어 농도를 포함한다.
바디 연결 라인들(67, 69 및 71)은 바디 연결 라인(65)에 대해 설명된 바와 동일한 구성을 포함할 수 있다.
도 6은 도 3의 단면에 평행한 단면을 따르나, 도 3의 단면에 대해 오프셋 되는 메모리 어레이(22)를 도시한다. 도 6의 단면은 워드라인(38)을 따른다. 캐패시터들(30a 및 30b)은 도 6의 단면의 평면 뒤에 있으며, 따라서 점선(즉, 팬텀) 뷰(view)로 도시된다. 필러들(40-43)은 또한 도 6의 단면의 뒤에 있으며, 또한 점선 뷰로 도시된다.
워드라인(38)은 제1 트랜지스터(26a)를 따르는 제1 게이트 영역으로서, 제1 게이트 영역은 게이트(27a)에 해당하는, 제1 게이트 영역; 제2 트랜지스터(28a)를 따르는 제2 게이트 영역으로서, 제2 게이트 영역은 게이트(29a)에 해당하는, 제2 게이트 영역; 제3 트랜지스터(26b)를 따른 제3 게이트 영역으로서, 제3 게이트 영역은 게이트(27b)에 해당하는, 제3 게이트 영역; 및 제4 트랜지스터(28b)를 따르는 제4 게이트 영역으로서, 제4 게이트 영역은 게이트(29b)에 해당하는, 제4 게이트 영역을 포함하는 것으로 간주될 수 있다. 제1, 제2, 제3 및 제4 게이트 영역들(27a, 29a, 27b 및 29b)은 제1, 제2, 제3 및 제4 바디 영역들(64, 66, 68 및 70)에 각각 근접해 있다(바디 영역들(64, 66, 68 및 70)은 도 6의 단면의 평면 뒤의 필러들(40-43)의 영역들 내에 있으며, 따라서 도 6의 점선 화살표로 표시됨).
워드라인(38)은 제1 및 제2 게이트 영역들(27a 및 29a) 사이의 제1 세그먼트(100), 제2 및 제3 게이트 영역들(29a 및 27b) 사이의 제2 세그먼트(102), 및 제3 및 제4 게이트 영역들(27b 및 29b) 사이의 제3 세그먼트(104)를 포함한다.
일부 실시예들에서, 워드라인(38)의 제1 게이트 영역(27a)은 상부 표면(105a) 및 하부 표면(107a)을 갖는 것으로 간주될 수 있고; 제2 게이트 영역(29a)은 상부 표면(105c) 및 하부 표면(107c)를 갖는 것으로 간주될 수 있고; 제3 게이트 영역(27b)은 상부 표면(105e) 및 하부 표면(107e)을 갖는 것으로 간주될 수 있으며; 제4 게이트 영역(29b)은 상부 표면(105g) 및 하부 표면(107g)을 갖는 것으로 간주될 수 있다. 워드라인(38)의 제1 세그먼트(100)는 상부 표면(105b) 및 하부 표면(107b)을 갖는 것으로 간주될 수 있고; 워드라인(38)의 제2 세그먼트(102)는 상부 표면(105d) 및 하부 표면(107d)을 갖는 것으로 간주될 수 있으며; 워드라인(38)의 제3 세그먼트(104)는 상부 표면(105f) 및 하부 표면(107f)을 갖는 것으로 간주될 수 있다.
일부 실시예들에서, 제1 및 제2 게이트 영역들(27a 및 29a)의 상부 표면들(105a 및 105c)은 제1 및 제2 상부 표면들로 지칭될 수 있으며, 워드라인(38)의 제1 세그먼트(100)의 상부 표면(105b)은 제3 상부 표면으로 지칭될 수 있다. 또한, 제1 및 제2 게이트 영역들(27a 및 29a)의 하부 표면들(107a 및 107c)은 제1 및 제2 하부 표면들로 지칭될 수 있으며, 워드라인(38)의 제1 세그먼트(100)의 하부 표면(107b)은 제3 하부 표면으로 지칭될 수 있다. 도시된 실시예에서, 제3 상부 표면(105b)은 실질적으로 제1 및 제2 상부 표면들(105a 및 105c)과 실질적으로 편평하다("실질적으로 편평한(substantially planar)"이라는 용어는 제조 및 측정의 적정한 공차 내에서 편평하다는 것을 의미함). 또한, 제3 하부 표면(107b)은 제1 및 제2 하부 표면들(107a 및 107c)과 실질적으로 편평하다. 도 6의 특정 어플리케이션에서, 워드라인(38)의 전체 상부 표면은 실질적으로 편평하며, 워드라인(38)의 전체 하부 표면은 실질적으로 편평하다.
도 6의 실시예는 바디 연결 라인들의 두께(예컨대, 도 4에 도시된 바디 연결 라인(65)의 두께(T))가 충분히 얇아 트랜지스터들(예컨대, 트랜지스터(26a))의 채널 영역들과, 채널 영역들로부터 바디 연결 라인들의 반대쪽 면들에 있는 소스/드레인 영역들(예컨대, 소스/드레인 영역(52)(도 4에 도시됨)) 사이에 적절한 전기적 결합이 존재할 경우 적합할 수 있다. 다른 실시예들에서, 워드라인들에 인접한 바디 연결 라인들을 통해 전기적 결합을 향상시키기 위해 워드라인들의 형태들을 수정하는 것이 바람직할 수 있다. 예를 들어, 도 7은 도 6에 사용된 것과 동일한 평면을 따르나, 워드라인(38)이 도 6의 실시예에 대해 수정된 실시예에 따른, 메모리 어레이(22)를 도시한다.
도 7의 워드라인(38)은 도 6의 워드라인(38)과 마찬가지로, 서로에 대해 모두 실질적으로 편평한 상부 표면들(105a, 105b, 105c, 105d, 105e, 105f 및 105g)을 갖는다. 그러나, 도 6의 워드라인(38)과 달리, 도 7의 워드라인(38)의 하부 표면들의 일부는 다른 것에 대해 수직으로 오프셋 된다. 구체적으로, 워드라인 세그먼트들(100, 102 및 104)의 하부 표면들(107b, 107d 및 107f)은 워드라인(38)의 게이트 영역들(27a, 29a, 27b 및 29b)의 하부 표면들(107a, 107c, 107e 및 107g) 아래로 수직으로 오프셋 된다. 이는 바디 연결 라인들(65, 67, 69 및 71)에 워드라인이 안장되는 안장 영역들(saddle regions)(108)(또는 삽입(inset) 영역들)을 생성한다. 안장 영역들(108)에 의해 제공된 바디 연결 라인들(65, 67, 69 및 71)에 걸친 워드라인들의 수직 오버랩은 전압이 워드라인(38)을 따라 인가되면 도전성 채널들이 바디 연결 라인들(65, 67, 69 및 71) 내에 형성되게 할 수 있으며, 이는 바디 연결 라인들의 한 면에 있는 채널 영역들과 바디 연결 라인들의 반대쪽 면에 있는 소스/드레인 영역들 사이(예컨대, 채널 영역(50)과 트랜지스터(26a)에 대해 개략적으로 도시된 소스/드레인 영역(52) 사이)의 효과적인 전기적 결합을 가능하게 할 수 있다. 안장 영역들(108)은, 예를 들어, 곡선 형태들, 포물선 형태들 등을 포함하여 임의의 적절한 형태들을 가질 수 있다. 워드라인의 형태는 안장 영역들(108)이 적절한 양으로 바디 연결 라인들(65, 67, 69 및 71)을 수직으로 오버랩하도록 맞춰질 수 있다.
일부 실시예들에서, 도 3을 참조하여 위에 설명된 유형의 메모리 셀들(24a 및 24b)은 비교 비트라인들(예컨대, 비교 비트라인들(76a, 78a, 76b, 및 78b))이 메모리 셀들 사이에 공유되는 구성의 메모리 어레이에 통합될 수 있다. 예를 들어, 도 8은 메모리 셀(24a)이 비교 비트라인들(76a 및 78a)가 메모리 셀(24c)을 공유하고; 메모리 셀(24b)이 비교 비트라인들(76b 및 78b)과 메모리 셀(24d)을 공유하는 구성의 메모리 어레이(22)의 영역을 도시한다. 예시된 실시예에서, 축(110)은 비교 비트라인들(76a, 78a, 76b 및 78b)을 통해 연장되며, 미러 평면을 정의한다. 미러 평면의 한 면에 있는 메모리 셀들(24c 및 24d)은 미러 평면의 반대쪽 면에 있는 메모리 셀들(24a 및 24b)의 실질적인 미러 이미지들이며; 여기서, "실질적인 미러 이미지(substantially mirror image)"라는 용어는 제조 및 측정의 적정한 공차 내에서 미러 이미지를 의미한다. 일부 실시예들에서, 메모리 셀들(24a 및 24c)은 각각 제1 및 제2 메모리 셀들로 이러한 메모리 셀들은 공유 비교 비트라인들(76a 및 78a)을 통해 연장되는 평면(110)에 대해 서로 실질적인 미리 이미지들이다.
도 8의 메모리 어레이(22)는 제1 워드라인(38)으로부터 수직으로 오프셋 된 제2 워드라인(38a)을 포함하여 도시되며; 제2 워드라인(38a)은 메모리 셀들(24c 및 24d)의 트랜지스터들(26c, 28c, 26d 및 28d)에 걸쳐 연장된다.
메모리 셀들(24a 및 24b)은 도 3을 참조하여 위에 설명된 바디 영역들(64, 66, 68 및 70)을 가지며; 메모리 셀들(24c 및 24d)는 유사한 바디 영역들(64a, 66a, 68a 및 70a)을 갖는다. 바디 영역들(64, 66, 68 및 70)은 바디 연결 라인들(65, 67, 69 및 71)과 결합되며; 바디 영역들(64a, 66a, 68a 및 70a)은 유사한 바디 연결 라인들(65a, 67a, 69a 및 71a)과 결합된다. 바디 연결 라인들(65, 67, 69 및 71)은 기준 전압들(72, 73, 74 및75)로 연장되며; 바디 연결 라인들(65a, 67a, 69a 및 71a)은 유사한 기준 전압들(72a, 73a, 74a 및 75a)로 연장된다. 기준 전압들(72, 73, 74, 75, 72a, 73a, 74a 및 75a)은 모두 서로 동일할 수 있다. 대안적으로, 기준 전압들(72, 73, 74, 75, 72a, 73a, 74a 및 75a) 중 하나 이상은 기준 전압들(72, 73, 74, 75, 72a, 73a, 74a 및 75a) 중 하나 이상의 다른 전압과 상이할 수 있다.
바디 연결 라인들(65a, 67a, 69a 및 71a)은 바디 연결 라인들(65, 67, 69 및 71)에 대해 위에 설명된 임의의 물질들을 포함할 수 있으며; 일부 실시예들에서는 도전성 도핑 반도체 물질(예컨대, 도전성 도핑 실리콘, 도전성 도핑 게르마늄 등)을 포함할 수 있다.
바디 연결 라인들(65a, 67a, 69a 및 71a)은 공간 영역들(79)에 의해 비교 비트라인들(76a, 78a, 76b 및 78b)로부터 이격된다. 일부 실시예들에서, 바디 연결 라인들(65a, 67a, 69a 및 71a)은 제1 도전성 타입(예컨대, n-타입 또는 p-타입)으로 도핑된 반도체 물질을 포함할 수 있으며, 공간 영역들은 제1 도전성 타입과 다른 제2 도전성 타입으로 도핑된 반도체 물질을 포함할 수 있다.
일부 실시예들에서, 트랜지스터들(26a 및 28a)은 제1 메모리 셀(24a)의 트랜지스터들로 간주되며; 이러한 트랜지스터들은 각각 제1, 제2, 제3 및 제4 소스/드레인 영역들(51, 52, 55 및 56)을 포함한다. 트랜지스터들(26c 및 28c)은 제2 메모리 셀(24c)의 트랜지스터들로 간주되며; 이러한 트랜지스터들은 각각 제5, 제6, 제7 및 제8 소스/드레인 영역들(51a, 52a, 55a 및 56a)을 포함한다. 제2, 제4, 제6 및 제8 소스/드레인 영역들(52, 56, 52a 및 56a)은 공간 영역들(79) 내에 있다.
바디 연결 라인들(65, 67, 69 및 71)은 비교 비트라인들(76a, 78a, 76b 및 78b)에 실질적으로 평행하게 연장되며, 도 8의 단면에 대해 페이지의 안과 밖으로 연장된다. 마찬가지로, 바디 연결 라인들(65a, 67a, 69a 및 71a)은 비교 비트라인들(76a, 78a, 76b 및 78b)에 실질적으로 평행하게 연장되며, 도 8의 단면에 대해 페이지의 안과 밖으로 연장된다. 일부 실시예들에서, 바디 연결 라인들(65 및 67)은 제1 메모리 셀(24a)과 연관된 제1 바디 연결 라인들로 바디 연결 라인들(65a 및 67a)은 제2 메모리 셀(24c)과 연관된 제3 및 제4 바디 연결 라인들로 지칭될 수 있다. 이러한 실시예들에서, 제1 및 제3 바디 연결 라인들(65 및 65a)은 서로에 대해 그리고 제1 비교 비트라인(76a)에 대해 실질적으로 평행한 것으로 간주될 수 있으며; 제2 및 제4 바디 연결 라인들(67 및 67a)은 서로에 대해 그리고 제2 비교 비트라인(78a)에 대해 실질적으로 평행한 것으로 간주될 수 있다.
도 9는 도 8의 평면에 수직한 평면을 따르고, 도 8의 라인(9/10-9/10)을 따르는 메모리 어레이(22)의 영역을 도시한다. 도 9는 (위에 설명된) 도 4의 도면과 유사하며, 추가 메모리 셀들(24h, 24i, 24j, 24x, 24y 및 24z)과 함께 메모리 셀들(24a 및 24c)을 도시한다. 메모리 셀들(24h, 24i, 24j, 24x, 24y 및 24z)은 각각 캐패시터들(30h, 30i, 30j, 30x, 30y 및 30z)을 포함한다.
메모리 셀들(24h, 24i, 24j, 24x, 24y 및 24z)은 메모리 셀들(24a 및 24c)의 T1 트랜지스터들과 유사한 T1 트랜지스터들을 포함하며; 메모리 셀들(24a 및 24c)의 반도체 필러들(40 및 40a)과 유사한 반도체 필러들(라벨링되지 않음)을 포함한다. 메모리 셀들(24h, 24i, 24j, 24x, 24y 및 24z)의 반도체 필러들은 워드라인들(80, 81, 82, 80a, 81a 및 82a)과 나란히 있으며; 메모리 셀들(24a 및 24c)의 반도체 필러들(40 및 40a)과 나란히 있는 워드라인(38 및 38a)과 유사하다.
비교 비트라인(76a)은 도 9의 단면의 평면을 따라 연장된다. 바디 연결 라인(65)은 비교 비트라인(76a) 위로 이러한 비교 비트라인과 실질적으로 평행하게 연장되며, 바디 연결 라인(65a)은 비교 비트라인(76a) 아래로 비교 비트라인과 실질적으로 평행하게 연장된다. 도시된 실시예에서, 바디 연결 라인들(65 및 65a)은 바디 연결 라인들(65 및 65a)에 원하는 기준 전압들(72 및 72a)을 제공하기 위해 구성된 컨트롤러(130)와 결합된다. 컨트롤러는 일부 실시예들에서는 (예를 들어, 로직 회로와 같은) 제어 회로를 포함할 수 있거나, 또는 다른 실시예들에서는 단순히 접지 또는 다른 고정 전압으로 유지된 플레이트 또는 다른 구조체일 수 있다.
공간 영역들(79)은 바디 연결 라인들(65 및 65a)에 그리고 비교 비트라인(76a)에 실질적으로 평행한 라인들로 구성된다.
도 10은 도 9의 단면과 유사하지만, (도 5를 참조하여 위에 설명된 구성과 유사한) 포켓 영역들(84)이 바디 연결 라인들(65 및 65a)을 따라 형성되는 실시예에 따른 단면을 도시한다. 이러한 포켓 영역들은 도 5를 참조하여 위에 설명된 것과 동일한 이점들을 제공할 수 있다.
도 11은 도 8의 단면에 평행하지만, 도 8의 단면에 대해 오프셋 되는 단면을 따르는 메모리 어레이(22)를 도시한다. 도 11의 단면은 워드라인들(38 및 38a)을 따른다. 캐패시터들(30a, 30b, 30c 및 30d)은 도 11의 단면의 평면 뒤에 있으며, 따라서 점선 뷰로 도시된다.
워드라인(38)은 제1, 제2, 제3 및 제4 게이트 영역들(27a, 29a, 27b 및 29b)을 포함하며; 마찬가지로 워드라인(38a)은 제7, 제8, 제9 및 제10 게이트 영역들(27c, 29c, 27d 및29d)을 포함한다.
워드라인(38)은 도 6을 참조하여 위에 설명된 상부 표면들(105a, 105b, 105c, 105d, 105e, 105f 및 105g); 및 하부 표면들(107a, 107b, 107c, 107d, 107e, 107f 및 107g)을 포함한다. 워드라인(38a)은 유사한 상부 표면들(120a, 120b, 120c, 120d, 120e, 120f 및 120g); 및 유사한 하부 표면들(122a, 122b, 122c, 122d, 122e, 122f 및 122g)을 포함한다.
도 11의 실시예에서, 워드라인(38)의 상부 표면들(105a, 105b, 105c, 105d, 105e, 105f 및 105g)은 모두 실질적으로 서로 평행하며; 워드라인(38)의 하부 표면들(107a, 107b, 107c, 107d, 107e, 107f 및 107g)은 모두 실질적으로 서로 평행하다. 또한, 워드라인(38a)의 상부 표면들(120a, 120b, 120c, 120d, 120e, 120f 및 120g)은 모두 실질적으로 서로 평행하며; 워드라인(38a)의 하부 표면들(122a, 122b, 122c, 122d, 122e, 122f 및 122g)은 모두 실질적으로 서로 평행하다.
도 6의 것과 유사한 도 11의 실시예는 바디 연결 라인들의 두께들(예컨대, 도 8의 바디 연결 라인들(65 및 65a)의 두께들)이 충분히 얇아 트랜지스터들(예컨대, 트랜지스터들(26a 및 26c))의 채널 영역들과 채널 영역들로부터 바디 연결 라인들의 반대쪽 면들에 있는 소스/드레인 영역들(예컨대, 소스/드레인 영역들(52 및 52a)(도 8에 도시됨)) 사이에 적절한 전기적 결합이 존재할 경우 적합할 수 있다. 다른 실시예들에서, 도 7을 참조하여 위에 논의된 수정과 유사한 워드라인들의 형태들을 수정하는 것이 바람직할 수 있다. 예를 들어, 도 12는 도 11에 사용된 것과 동일한 평면을 따르지만, 워드라인들(38 및 38a)이 도 11의 실시예에 대해 수정된 실시예에 따른 메모리 어레이(22)를 도시한다.
도 12의 워드라인(38)은 실질적으로 서로 편평한 모든 상부 표면들(105a, 105b, 105c, 105d, 105e, 105f 및 105g)을 가지며, 도 12의 워드라인(38a)은 실질적으로 서로 편평한 워드라인(38a)의 모든 하부 표면들(122a, 122b, 122c, 122d, 122e, 122f 및 122g)을 갖는다. 그러나, 워드라인(38)의 하부 부분은 도 7을 참조하여 위에 논의된 것과 유사한 안장 영역들(108)을 포함하며, 워드라인(38a)의 상부 부분은 유사한 안장 영역들(108a)을 포함한다.
도시된 실시예에서, 워드라인(38)의 하부 표면들(107b, 107d 및 107f)은 워드라인 세그먼트들(100, 102 및 104)을 따르며; 게이트 영역들(27a, 29a, 27b 및 29b)의 하부 표면들(107a, 107c, 107e 및 107g) 아래로 수직으로 오프셋 된다. 마찬가지로, 워드라인(38a)의 상부 표면들(120b, 120d 및 120f)은 워드라인 세그먼트들(100a, 102a 및 104a)에 따르며; 게이트 영역들(27c, 29c, 27d 및 29d)의 상부 표면들(120a, 120c, 120e 및 120g) 위로 수직으로 오프셋 된다.
일부 실시예들에서, 게이트 영역(27c)은 제1 상부 표면(120a)을 가지는 제1 게이트 영역으로 지칭될 수 있고, 게이트 영역(29c)은 제2 상부 표면(120c)을 가지는 제2 게이트 영역으로 지칭될 수 있으며, 워드라인(38a)의 세그먼트(100a)는 제1 및 제2 상부 표면들(120a, 102c) 사이의 제3 상부 표면(120b)을 갖는 것으로 간주될 수 있다. 제3 상부 표면(120b)은 도 12의 실시예에서 제1 및 제2 상부 표면들(120a 및 120c)에 대해 수직으로 오프셋 되며, 특히 이러한 제1 및 제2 상부 표면들 위에 있다.
도 3-12의 2T-1C 메모리 셀들(예컨대, 메모리 셀(24a))은 서로 횡방향으로 인접한 트랜지스터들(예컨대, 트랜지스터들(26a 및 28a)), 및 트랜지스터들에 대해 수직으로 오프셋 된 캐패시터(예컨대, 캐패시터(30a)를 갖는다. 다른 실시예들에서, 트랜지스터들은 서로에 대해서 뿐만 아니라 캐패시터에 대해 수직으로 오프셋 될 수 있다. 예를 들어, 도 13은 메모리 어레이(22)를 포함하는 장치(20)의 영역을 도시하며, 도시된 영역은 도 3을 참조하여 위에 설명된 메모리 셀들과 유사한 한 쌍의 메모리 셀들(24a 및 24b)을 포함한다. 그러나, 도 13의 각각의 메모리 셀들(24a 및 24b)은 서로의 위에 수직으로 적층된 두 개의 트랜지스터들을 포함하며, 트랜지스터들 사이의 캐패시터를 포함하며; 메모리 셀(24a)의 트랜지스터들은 트랜지스터들(26a 및 28a)이고, 메모리 셀(24a)의 캐패시터는 캐패시터(30a)이며; 메모리 셀(24b)의 트랜지스터들은 트랜지스터들(26b 및 28b)이고, 메모리 셀(24b)의 캐패시터는 캐패시터(30b)로 라벨링된다. 일부 실시예들에서, 트랜지스터들(26a, 28a, 26b 및 28b)은 각각 제1, 제2, 제3 및 제4 트랜지스터들로 로 지칭될 수 있다.
캐패시터들(30a 및 30b)은 도 3을 참조하여 위에 설명된 제1 노드(32), 제2 노드(34) 및 유전체 물질(36)을 포함한다.
도 3의 인접 메모리 셀들(24a 및 24b)은 공통 워드라인을 공유했다. 이와 달리, 도 13의 인접 메모리 셀들(24a 및 24b)은 디지트 라인을 공유하며; 이러한 디지트 라인은 비교 비트라인들(76a 및 78a)을 포함한다. 비교 비트라인들(76a 및 78a)은 비교 비트라인들의 전기적 특성들을 비교할 수 있는 회로(4)로 연장된다.
반도체 필러들(40-43)은 비교 비트라인들(76a 및 78a)로부터 수직으로 연장되며, 공간 영역들(79)에 의해 이러한 비교 비트라인들로부터 이격된다.
트랜지스터들(26a, 28a, 26b 및 28b)은 반도체 필러들(40-43) 내의 소스/드레인 영역들(51, 55, 59 및 63)을 포함하며, 또한 반도체 필러들(40-43) 내의 채널 영역들(50, 54, 58 및 62)을 포함한다. 추가적으로, 트랜지스터들(26a, 28a, 26b 및 28b)은 필러들(40-43)에 인접한 공간 영역들(79) 내의 소스/드레인 영역들(52, 56, 60 및 64)을 포함한다. 소스/드레인 영역들(51, 52, 55, 56, 59, 60, 63 및 64)은 각각 제1, 제2, 제3, 제4, 제5, 제6, 제7 및 제8 소스/드레인 영역들로 지칭될 수 있다.
트랜지스터들(26a, 28a, 26b 및 28b)은 각각 바디 영역들(64, 66, 68 및 70)을 포함하며; 이는 바디 연결 라인들(200 및 202)을 통해 적절한 전압에 연결된다. 바디 연결 라인들(200 및 202)은 도 3을 참조하여 위에 설명된 바디 연결 라인들(65, 67, 69 및 71)과 유사하며, 바디 연결 라인들(65, 67, 69 및 71)에 대해 위에 설명된 것과 동일한 조성들을 포함할 수 있다. 그러나, 인접 메모리 셀들(24a 및 24b)은 도 3의 실시예에 도시된 네 개의 상이한 바디 연결 라인들(65, 67, 69 및 71)이 아닌, 바디 연결 라인들(200 및 202)을 공유한다. 바디 연결 라인들(200 및 202)은 도 13의 단면도에 대해 페이지의 평면을 따라 연장된다. 트랜지스터들(26a, 28a, 26b 및 28b)의 바디 연결 라인들과 채널 영역들(50, 54, 58 및 62)의 대략적인 경계들은 점선(61)으로 개략적으로 예시된다. 바디 연결 라인들과 소스/드레인 영역들(52, 56, 60 및 64)의 대략적인 경계들은 공간 영역들(79)과의 계면들을 따르는 것으로 간주될 수 있다.
바디 연결 라인들(200 및 202)은 각각 제1 및 제2 바디 연결 라인들로 지칭될 수 있다. 제1 바디 연결 라인(202)은 바디 영역들(64 및 68)을 제1 기준 전압(72)에 연결하고, 제2 바디 연결 라인(202)은 바디 영역들(66 및 70)을 제2 기준 전압(73)을 결합한다. 제1 및 제2 기준 전압들(72 및 73)은 일부 실시예들에서 서로 동일할 수 있으며, 다른 실시예들에서는 서로 상이할 수 있다.
제1 워드라인(38)은 제1 및 제2 트랜지스터들(26a 및 28a)을 따라 연장되며; 제2 워드라인(38a)은 제3 및 제4 트랜지스터들(26b 및 28b)을 따라 연장된다.
도 14는 도 13의 평면에 수직한 평면을 따르고, 도 13의 라인(14/15-14/15)을 따르는 메모리 어레이(22)의 단면을 도시한다. 도 14의 평면은 워드라인(38)을 따른다. 메모리 셀(24a)은 도 14에 도시되지만, 도 14의 평면 뒤에 있기 때문에 점선 뷰로 되어 있다. 다른 메모리 셀들(24h 및 24i)은 워드라인(38)을 포함하는 로우(row)를 따르며, 메모리 셀(24a)와 실질적으로 동일하며; 마찬가지로 메모리 셀(24a)은 도 14의 평면 뒤에 있다.
워드라인(38)은 상부 영역(210) 및 하부 영역(212)을 갖는 것으로 도시된다. 상부 영역(210)은 편평한 상부 표면(211), 및 편평한 하부 표면(213)을 가지며; 하부 영역(212)은 편평한 상부 표면(215) 및 편평한 하부 표면(217)을 갖는다. 따라서, 워드라인(38)의 상부 및 하부 부분들(210 및 212)은 바디 연결 라인들(200 및 202)의 영역들에는 수직으로 오버랩하기 위해 안장 영역들(즉, 도 7의 영역들(108)과 유사)이 없다. 도 14의 실시예는 일부 어플리케이션들에서 수용 가능할 수 있다. 다른 어플리케이션들에서, 도 7의 영역들(108)과 유사한 안장 영역들이 바람직할 수 있다. 도 15는 도 14의 실시예와 유사하지만, 바디 연결 라인들(200 및 202)의 일부분들이 도 7을 참조하여 이에 설명된 유형들의 이점들을 달성하기 위해 워드라인(38)에 의해 수직으로 오버랩되도록 상부 및 하부 영역들(210 및 212)이 안장 영역(108)(도 7의 것과 유사)을 포함하는 실시예를 도시한다.
일부 실시예들에서, 바디 라인 연결은 제2 상호 연결로 라우팅될 수 있고, 비교 비트라인은 제1 상호 연결로 라우팅될 수 있으며, 제2 상호 연결은 제1 상호 연결 내에 네스티드(nested)될 수 있다. 이는 도 16에 예시된다. 구체적으로, 메모리 셀(24a)의 일부가 예시되며, 이러한 일부는 워드라인(38) 및 반도체 물질(300)을 포함한다. 필러(40) 및 바디 연결 라인(65)은 반도체 물질(300)으로부터 패턴화된다. 바디 연결 라인(65)은 공간 영역(79)에 의해 기본 비교 비트라인(76a)으로부터 이격된다. 비교 비트라인(76a)은 제1 상호 연결(310)로 연장되며, 바디 연결 라인(65)은 제2 상호 연결(312)로 연장된다. 메모리 셀(24a)은 장치(즉, 어셈블리)(20)의 메모리 어레이 영역(22) 내에 있을 수 있으며; 제1 및 제2 상호 연결들(310 및 312)은 메모리 어레이 영역 주변의 영역(320) 내에 있을 수 있다. 예시된 실시예에서, 제2 상호 연결(312)은 반도체 물질(300)이 상호 연결(312)로 연장 시 비교 비트라인(76a)의 물질을 가로지르지 않도록 제1 상호 연결(310) 내에 네스티드된다.
위에 논의된 구조체들은 전자 시스템들로 통합될 수 있다. 이러한 전자 시스템들은, 예를 들어, 메모리 모듈, 장치 드라이버, 전력 모듈, 통신 모듈, 프로세서 모듈 및 어플리케이션 별 모듈에 사용될 수 있으며, 다층의, 다중칩 모듈을 포함할 수 있다. 전자 시스템들은, 예를 들어, 카메라, 무선 장치, 디스플레이, 칩셋, 셋톱 박스, 게임, 조명, 차량, 시계, 텔레비전, 휴대폰, 개인용 컴퓨터, 자동차, 산업 제어 시스템, 항공기 등과 같은 광범위한 시스템들 중 어느 하나일 수 있다.
달리 명시되지 않는 한, 본 출원에 설명된 다양한 재료(materials), 물질(substances), 조성물 등은 예를 들어, 원자층 증착(ALD), 화학적 증기 증착(CVD), 물리적 증기 증착(PVD) 등을 포함하여, 현재 공지되거나 아직 개발되지 않은 임의의 적절한 방법들로 형성될 수 있다.
“유전체” 및 “절연성”이라는 용어는 절연 전기 특성들을 갖는 물질들을 설명하기 위해 사용될 수 있다. 이 용어들은 이 개시에서 동의어로 간주된다. 어떤 경우에는 "유전체" 그리고 다른 경우에는 "절연성"(또는 "전기적으로 절연성")이라는 용어의 사용은 다음의 청구 범위 내에서 선행 근거를 단순화하기 위해 이 개시 내에서 언어 변형을 제공하는 것일 수 있으며, 임의의 상당한 화학적 또는 전기적 차이를 나타내는 데 사용되지 않는다.
도면에서 다양한 실시예들의 특정 배향은 단지 예시적인 목적이며, 실시예들은 일부 어플리케이션들에서 도시된 배향에 대해 회전될 수 있다. 본 출원에 제공된 설명 및 다음의 청구 범위는 구조체가 도면의 특정 방향에 있는지, 또는 그러한 방향에 대해 회전되는지에 관계없이 다양한 특징들 사이에 설명된 관계를 갖는 임의의 구조체들에 관한 것이다.
첨부된 도면들의 단면도들은 단면들의 평면들 내의 특징들만을 도시하며, 도면들을 단순화하기 위해 (달리 지시되지 않는 한) 단면들의 평면들 뒤의 물질들을 나타내지 않는다.
구조체가 다른 구조체 "상에(on)" 또는 "에 대향하여(against)"와 같이 위와 같이 언급될 때, 이는 다른 구조체 상에 바로 있을 수 있거나 또는 중간 구조체들이 존재할 수 있다. 이와 달리, 구조체가 "바로 위에(directly on)" 또는 "직접 대향하여(directly against)"로 언급될 때, 중간 구조체들은 존재하지 않는다.
구조체들(예컨대, 레이어들, 물질들 등)은 구주체들이 기본 베이스(예컨대, 기판)로부터 일반적으로 위로 연장되는 것을 나타내기 위해 "수직으로 연장되는(extending vertically)"으로 언급될 수 있다. 수직으로 연장되는 구조체들은 베이스의 상부 표면에 대해 실질적으로 직각으로 연장될 수 있거나, 그렇지 않을 수 있다.
일부 실시예들은 두 개의 트랜지스터들과 하나의 캐패시터를 갖는 메모리 셀을 포함한다. 두 개의 트랜지스터들은 제1 트랜지스터 및 제2 트랜지스터이다. 캐패시터는 제1 트랜지스터의 소스/드레인 영역과 결합된 제1 노드를 가지며, 제2 트랜지스터의 소스/드레인 영역과 결합된 제2 노드를 갖는다. 상기 메모리 셀은 상기 제1 트랜지스터의 상기 소스/드레인 영역으로부터 수직으로 오프셋 된 제1 바디 영역을 가지며, 상기 제2 트랜지스터의 상기 소스/드레인 연역으로부터 수직으로 오프셋 된 제2 바디 영역을 갖는다. 제1 바디 연결 라인은 메모리 셀의 제1 바디 영역을 제1 기준 전압에 결합시킨다. 제2 바디 연결 라인은 메모리 셀의 제2 바디 영역을 제2 기준 전압에 결합시킨다.
일부 실시예들은 제1 메모리 셀 및 제2 메모리 셀을 포함하는 장치를 포함한다. 제1 메모리 셀은 두 개의 트랜지스터들과 하나의 캐패시터를 갖는다. 제1 메모리 셀의 두 개의 트랜지스터들은 제1 트랜지스터 및 제2 트랜지스터이다. 제1 트랜지스터는 제1 및 제2 소스/드레인 영역들을 가지며, 제2 트랜지스터는 제3 및 제4 소스/드레인 영역들을 갖는다. 제1 메모리 셀의 캐패시터는 제1 캐패시터이다. 제1 캐패시터는 제1 트랜지스터의 제1 소스/드레인 영역과 결합된 제1 노드를 가지며, 제2 트랜지스터의 제3 소스/드레인 영역과 결합된 제2 노드를 갖는다. 제1 메모리 셀은 제1 트랜지스터의 제1 및 제2 소스/드레인 영역들 사이의 제1 바디 영역을 가지며, 제2 트랜지스터의 제3 및 제4 소스/드레인 영역들 사이의 제2 바디 영역을 갖는다. 제2 메모리 셀은 두 개의 트랜지스터들과 하나의 캐패시터를 갖는다. 제2 메모리 셀의 두 개의 트랜지스터들은 제3 트랜지스터 및 제4 트랜지스터이다. 제3 트랜지스터는 제5 및 제6 소스/드레인 영역들을 가지며, 제4 트랜지스터는 제7 및 제8 소스/드레인 영역들을 갖는다. 제2 메모리 셀의 캐패시터는 제2 캐패시터이다. 제2 캐패시터는 제3 트랜지스터의 제5 소스/드레인 영역과 결합된 제3 노드를 가지며, 제4 트랜지스터의 제7 소스/드레인 영역과 결합된 제4 노드를 갖는다. 제2 메모리 셀은 제3 트랜지스터의 제5 및 제6 소스/드레인 영역들 사이의 제3 바디 영역을 가지며, 제4 트랜지스터의 제7 및 제8 소스/드레인 영역들 사이의 제4 바디 영역을 갖는다. 제1 바디 연결 라인은 제1 메모리 셀의 제1 바디 영역 및 제2 메모리 셀의 제3 바디 영역을 제1 기준 전압에 결합시킨다. 제2 바디 연결 라인은 제1 메모리 셀의 제2 바디 영역 및 제2 메모리 셀의 제4 바디 영역을 제2 기준 전압에 결합시킨다.
일부 실시예들은 제1 메모리 셀 및 제2 메모리 셀을 포함하는 장치를 포함한다. 제1 메모리 셀은 두 개의 트랜지스터들과 하나의 캐패시터를 갖는다. 제1 메모리 셀의 두 개의 트랜지스터들은 제1 트랜지스터 및 제2 트랜지스터이다. 제1 트랜지스터는 제1 및 제2 소스/드레인 영역들을 가지며, 제2 트랜지스터는 제3 및 제4 소스/드레인 영역들을 갖는다. 제1 메모리 셀의 캐패시터는 제1 캐패시터이다. 제1 캐패시터는 제1 트랜지스터의 제1 소스/드레인 영역과 결합된 제1 노드를 가지며, 제2 트랜지스터의 제3 소스/드레인 영역과 결합된 제2 노드를 갖는다. 제1 메모리 셀은 제1 트랜지스터의 제1 및 제2 소스/드레인 영역들 사이의 제1 바디 영역을 가지며, 제2 트랜지스터의 제3 및 제4 소스/드레인 영역들 사이의 제2 바디 영역을 갖는다. 제2 메모리 셀은 두 개의 트랜지스터들과 하나의 캐패시터를 갖는다. 제2 메모리 셀의 두 개의 트랜지스터들은 제3 트랜지스터 및 제4 트랜지스터이다. 제3 트랜지스터는 제5 및 제6 소스/드레인 영역들을 가지며, 제4 트랜지스터는 제7 및 제8 소스/드레인 영역들을 갖는다. 제2 메모리 셀의 캐패시터는 제2 캐패시터이다. 제2 캐패시터는 제3 트랜지스터의 제5 소스/드레인 영역과 결합된 제3 노드를 가지며, 제4 트랜지스터의 제7 소스/드레인 영역과 결합된 제4 노드를 갖는다. 제2 메모리 셀은 제3 트랜지스터의 제5 및 제6 소스/드레인 영역들 사이의 제3 바디 영역을 가지며, 제4 트랜지스터의 제7 및 제8 소스/드레인 영역들 사이의 제4 바디 영역을 갖는다. 제2 메모리 셀은 제1 메모리 셀과 제1 및 제2 비교 비트라인들을 공유한다. 제1 바디 연결 라인은 제1 메모리 셀의 제1 바디 영역을 제1 기준 전압에 결합시킨다. 제2 바디 연결 라인은 제1 메모리 셀의 제2 바디 영역을 제2 기준 전압에 결합시킨다. 제3 바디 연결 라인은 제2 메모리 셀의 제3 바디 영역을 제3 기준 전압에 결합시킨다. 제4 바디 연결 라인은 제2 메모리 셀의 제4 바디 영역을 제4 기준 전압에 결합시킨다.

Claims (20)

  1. 장치에 있어서,
    두 개의 트랜지스터들과 하나의 캐패시터를 갖는 메모리 셀로서; 상기 두 개의 트랜지스터들은 제1 트랜지스터 및 제2 트랜지스터이며; 상기 캐패시터는 상기 제1 트랜지스터의 소스/드레인 영역과 결합된 제1 노드를 갖고, 상기 제2 트랜지스터의 소스/드레인 영역과 결합된 제2 노드를 가지며; 상기 메모리 셀은 상기 제1 트랜지스터의 상기 소스/드레인 영역으로부터 수직으로 오프셋 된 제1 바디 영역을 갖고, 상기 제2 트랜지스터의 상기 소스/드레인 영역으로부터 수직으로 오프셋 된 제2 바디 영역을 가지는, 상기 메모리 셀;
    상기 메모리 셀의 상기 제1 바디 영역을 제1 기준 전압을 가지는 제1 도전성 영역에 결합시키는 제1 바디 연결 라인; 및
    상기 메모리 셀의 상기 제2 바디 영역을 제2 기준 전압을 가지는 제2 도전성 영역에 결합시키는 제2 바디 연결 라인을 포함하는, 장치.
  2. 제1항에 있어서, 상기 메모리 셀은 기본 지지 기판으로부터 수직으로 오프셋 되며; 상기 제1 및 제2 트랜지스터들은 서로의 위에 수직으로 적층되며, 상기 캐패시터는 상기 수직으로 적층된 제1 및 제2 트랜지스터들 사이에 있는, 장치.
  3. 제1항에 있어서, 상기 메모리 셀은 기본 지지 기판으로부터 수직으로 오프셋 되며; 상기 제1 및 제2 트랜지스터들은 서로에 대해 횡방향으로 오프셋 되며, 상기 캐패시터는 상기 제1 및 제2 트랜지스터들에 대해 수직으로 오프셋 되는, 장치.
  4. 제1항에 있어서, 상기 제1 및 제2 도전성 영역들은 공통 도전성 구조체로 구성되는, 장치.
  5. 제1항에 있어서, 상기 제1 및 제2 기준 전압들은 서로 동일한, 장치.
  6. 제1항에 있어서, 상기 메모리 셀의 상기 제1 및 제2 트랜지스터들과 결합된 워드라인을 포함하며; 상기 워드라인은 상기 제1 및 제2 트랜지스지터들의 제1 및 제2 게이트 영역들을 각각 포함하고; 상기 제1 및 제2 게이트 영역들은 상기 제1 및 제2 바디 영역들 근처에 있으며; 상기 워드라인의 세그먼트는 상기 제1 및 제2 게이트 영역들 사이에 있으며; 상기 메모리 셀과 워드라인은 기본 지지 기판 위에 있으며; 상기 캐패시터는 상기 워드라인에 대해 수직으로 오프셋 되는, 장치.
  7. 제6항에 있어서,
    상기 워드라인의 상기 제1 게이트 영역은 제1 상부 표면 및 제1 하부 표면을 가지며;
    상기 워드라인의 상기 제2 게이트 영역은 제2상부 표면 및 제2하부 표면을 가지며;
    상기 워드라인의 상기 세그먼트는 상기 제1 및 제2 게이트 영역들의 상기 제1 및 제2 상부 표면들 사이의 제3 상부 표면을 가지며;
    상기 워드라인의 상기 세그먼트는 상기 제1 및 제2 게이트 영역들의 상기 제1 및 제2 하부 표면들 사이의 제3 하부 표면을 가지며;
    상기 제3 상부 표면은 상기 제1 및 제2 상부 표면들과 실질적으로 편평하며;
    상기 제3 하부 표면은 상기 제1 및 제2 하부 표면들과 실질적으로 편평한, 장치.
  8. 제6항에 있어서,
    상기 캐패시터는 상기 워드라인 위에 있으며;
    상기 워드라인의 상기 제1 게이트 영역은 제1 상부 표면 및 제1 하부 표면을 가지며;
    상기 워드라인의 상기 제2 게이트 영역은 제2상부 표면 및 제2 하부 표면을 가지며;
    상기 워드라인의 상기 세그먼트는 상기 제1 및 제2 게이트 영역들의 상기 제1 및 제2 상부 표면들 사이의 제3 상부 표면을 가지며;
    상기 워드라인의 상기 세그먼트는 상기 제1 및 제2 게이트 영역들의 상기 제1 및 제2 하부 표면들 사이의 제3 하부 표면을 가지며;
    상기 제3 상부 표면은 상기 제1 및 제2 상부 표면들과 실질적으로 편평하며;
    상기 제3 하부 표면은 상기 제1 및 제2 하부 표면들에 대해 수직으로 오프셋 되는, 장치.
  9. 제6항에 있어서,
    상기 캐패시터는 상기 워드라인 아래에 있으며;
    상기 워드라인의 상기 제1 게이트 영역은 제1 상부 표면 및 제1 하부 표면을 가지며;
    상기 워드라인의 상기 제2 게이트 영역은 제2상부 표면 및 제2 하부 표면을 가지며;
    상기 워드라인의 상기 세그먼트는 상기 제1 및 제2 게이트 영역들의 상기 제1 및 제2 상부 표면들 사이의 제3 상부 표면을 가지며;
    상기 동일한 워드라인의 상기 세그먼트는 상기 제1 및 제2 게이트 영역들의 상기 제1 및 제2 하부 표면들 사이의 제3 하부 표면을 가지며;
    상기 제3 상부 표면은 상기 제1 및 제2 상부 표면들에 대해 수직으로 오프셋 되며;
    상기 제3 하부 표면은 상기 제1 및 제2 하부 표면들과 실질적으로 편평한, 장치.
  10. 제6항에 있어서,
    상기 제1 및 제2 바디 연결 라인들은 전하 캐리어로 도전성 도핑된 반도체 물질을 포함하며;
    상기 워드라인은 중간 영역들에 의해 이격된 복수의 워드라인들 중 하나이며;
    상기 제1 및 제2 바디 연결 라인들의 세그먼트들은 상기 중간 영역들로부터 수직으로 오프셋 되며;
    포켓 영역들은 상기 세그먼트들 내에 있으며, 상기 포켓 영역들은 상기 세그먼트들 사이의 상기 제1 및 제2 바디 연결 라인들의 영역들보다 더 높은 전하 캐리어 농도를 갖는, 장치.
  11. 장치에 있어서,
    두 개의 트랜지스터들과 하나의 캐패시터를 갖는 제1 메모리 셀로서; 상기 제1 메모리 셀의 상기 두 개의 트랜지스터들은 제1 트랜지스터 및 제2 트랜지스터이며; 상기 제1 트랜지스터는 제1 및 제2 소스/드레인 영역들을 갖고, 상기 제2 트랜지스터는 제3 및 제4 소스/드레인 영역들을 가지며; 상기 제1 메모리 셀의 상기 캐패시터는 제1 캐패시터이며; 상기 제1 캐패시터는 상기 제1 트랜지스터의 상기 제1 소스/드레인 영역과 결합된 제1 노드를 갖고, 상기 제2 트랜지스터의 상기 제3 소스/드레인 영역과 결합된 제2 노드를 가지며; 상기 제1 메모리 셀은 상기 제1 트랜지스터의 상기 제1 및 제2 소스/드레인 영역들 사이의 제1 바디 영역을 갖고, 상기 제2 트랜지스터의 상기 제3 및 제4 소스/드레인 영역들 사이의 제2 바디 영역을 갖는, 상기 제1 메모리 셀;
    두 개의 트랜지스터들과 하나의 캐패시터를 갖는 제2 메모리 셀로서; 상기 제2 메모리 셀의 상기 두 개의 트랜지스터들은 제3 및 제4 트랜지스터이며; 상기 제3 트랜지스터는 제5 및 제6 소스/드레인 영역들을 갖고, 상기 제4 트랜지스터는 제7 및 제8 소스/드레인 영역들을 가지며; 상기 제2 메모리 셀의 상기 캐패시터는 제2 캐패시터이며; 상기 제2 캐패시터는 상기 제3 트랜지스터의 상기 제5 소스/드레인 영역과 결합된 제3 노드를 갖고, 상기 제4 트랜지스터의 상기 제7 소스/드레인 영역과 결합된 제4 노드를 가지며; 상기 제2 메모리 셀은 상기 제3 트랜지스터의 상기 제5 및 제6 소스/드레인 영역들 사이의 제3 바디 영역을 갖고 상기 제4 트랜지스터의 상기 제7 및 제8 소스/드레인 영역들 사이의 제4 바디 영역을 갖는, 상기 제2 메모리 셀;
    상기 제1 메모리 셀의 상기 제1 바디 영역 및 상기 제2 메모리 셀의 상기 제3 바디 영역을 제1 기준 전압에 결합시키는 제1 바디 연결 라인; 및
    상기 제1 메모리 셀의 상기 제2 바디 영역 및 상기 제2 메모리 셀의 상기 제4 바디 영역을 제2 기준 전압에 결합시키는 제2 바디 연결 라인을 포함하는, 장치.
  12. 제11항에 있어서, 상기 제1 및 제2 기준 전압들은 서로 동일한, 장치.
  13. 제11항에 있어서, 상기 제1 및 제2 메모리 셀들은 디지트 라인을 공유하며; 상기 디지트 라인은,
    상기 제1 트랜지스터의 상기 제2 소스/드레인 영역 및 상기 제3 트랜지스터의 상기 제6 소스/드레인 영역에 결합된 제1 비교 비트라인; 및
    상기 제2 트랜지스터의 상기 제4 소스/드레인 영역 및 상기 제4 트랜지스터의 상기 제8 소스/드레인 영역에 결합된 제2 비교 비트라인을 포함하는, 장치.
  14. 제13항에 있어서,
    제1 워드라인은 상기 제1 메모리 셀의 상기 제1 및 제2 트랜지스터들과 결합되고;
    제2 워드라인은 상기 제2 메모리 셀의 상기 제3 및 제4 트랜지스터들과 결합되는, 장치.
  15. 제13항에 있어서, 상기 제1 및 제2 바디 연결 라인들은 제1 도전성 타입으로 도핑되고, 상기 제1 도전성 타입과 상이한 제2 도전성 타입으로 도핑된 반도체 물질을 포함하는 공간 영역들에 의해 상기 제1 및 제2 비교 비트라인들로부터 이격되며; 상기 공간 영역들은 상기 제2, 제4, 제6 및 제8 소스/드레인 영역들을 포함하는, 장치.
  16. 장치에 있어서,
    두 개의 트랜지스터들과 하나의 캐패시터를 갖는 제1 메모리 셀로서; 상기 제1 메모리 셀의 상기 두 개의 트랜지스터들은 제1 트랜지스터 및 제2 트랜지스터이며; 상기 제1 트랜지스터는 제1 및 제2 소스/드레인 영역들을 갖고, 상기 제2 트랜지스터는 제3 및 제4 소스/드레인 영역들을 가지며; 상기 제1 메모리 셀의 상기 캐패시터는 제1 캐패시터이며, 상기 제1 캐패시터는 상기 제1 트랜지스터의 상기 제1 소스/드레인 영역과 결합된 제1 노드를 갖고, 상기 제2 트랜지스터의 상기 제3 소스/드레인 영역과 결합된 제2 노들을 가지며; 상기 제1 메모리 셀은 상기 제1 트랜지스터의 상기 제1 및 제2 소스/드레인 영역들 사이의 제1 바디 영역을 갖고, 상기 제2 트랜지스터의 상기 제3 및 제4 소스/드레인 영역들 사이의 제2 바디 영역을 갖는, 상기 제1 메모리 셀;
    두 개의 트랜지스터들과 하나의 캐패시터를 갖는 제2 메모리 셀로서; 상기 제2 메모리 셀의 상기 두 개의 트랜지스터들은 제3 및 제4 트랜지스터이며; 상기 제3 트랜지스터는 제5 및 제6 소스/드레인 영역들을 갖고, 상기 제4 트랜지스터는 제7 및 제8 소스/드레인 영역들을 가지며; 상기 제2 메모리 셀의 상기 캐패시터는 제2 캐패시터이며; 상기 제2 캐패시터는 상기 제3 트랜지스터의 상기 제5 소스/드레인 영역과 결합된 제3 노드를 갖고, 상기 제4 트랜지스터의 상기 제7 소스/드레인 영역과 결합된 제4 노드를 가지며; 상기 제2 메모리 셀은 상기 제3 트랜지스터의 상기 제5 및 제6 소스/드레인 영역들 사이의 제3 바디 영역을 갖고, 상기 제4 트랜지스터의 상기 제7 및 제8 소스/드레인 영역들 사이의 제4 바디 영역을 갖는, 상기 제2 메모리 셀;
    상기 제2 메모리 셀은 상기 제1 메모리 셀과 제1 및 제2 비교 비트라인들을 공유하며;
    상기 제1 메모리 셀의 상기 제1 바디 영역을 제1 기준 전압에 결합시키는 제1 바디 연결 라인;
    상기 제1 메모리 셀의 상기 제2 바디 영역을 제2 기준 전압에 결합시키는 제2 바디 연결 라인;
    상기 제2 메모리 셀의 상기 제3 바디 영역을 제3 기준 전압에 결합시키는 제3 바디 연결 라인; 및
    상기 제2 메모리 셀의 상기 제4 바디 영역을 제4 기준 전압에 결합시키는 제4 바디 연결 라인을 포함하는, 장치.
  17. 제16항에 있어서, 상기 제1 및 제3 바디 연결 라인들은 상기 제1 비교 비트라인에 실질적으로 평행하고; 상기 제2 및 제4 바디 연결 라인들은 상기 제2 비교 비트라인에 실질적으로 평행하며; 상기 제1, 제2, 제3 및 제 4 바디 연결 라인들은 도전성 도핑 반도체 물질을 포함하는, 장치.
  18. 제16항에 있어서, 상기 제1 및 제2 비교 비트라인들은 금속을 포함하는, 장치.
  19. 제18에 있어서, 상기 제1, 제2, 제3 및 제4 바디 연결 라인들은 제1 도전성 타입으로 도핑되고, 상기 제1 도전성 타입과 상이한 제2 도전성 타입으로 도핑된 반도체 물질을 포함하는 공간 영역들에 의해 상기 제1 및 제2 비교 비트라인들로부터 이격되며; 상기 공간 영역들은 상기 제2, 제4, 제6 및 제8 소스/드레인 영역들을 포함하는, 장치.
  20. 제16항에 있어서, 상기 제1 및 제2 비교 비트라인들을 통과하는 축은 미러 평면을 정의하며; 상기 제2 메모리 셀은 상기 제1 메모리 셀로부터 상기 미러 평면의 반대쪽 면에 있으며, 실질적으로 상기 미러 평면에 걸친 상기 제1 메모리 셀의 미러 이미지인, 장치.
KR1020207000309A 2017-08-31 2018-07-23 두 개의 트랜지스터들과 하나의 캐패시터를 갖는 메모리 셀을 가지며, 기준 전압과 결합된 트랜지스터들의 바디 영역들을 갖는 장치 KR102332456B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201762552995P 2017-08-31 2017-08-31
US62/552,995 2017-08-31
PCT/US2018/043313 WO2019045905A1 (en) 2017-08-31 2018-07-23 APPARATUS HAVING MEMORY CELLS HAVING TWO TRANSISTORS AND CAPACITOR, AND BODY REGIONS OF TRANSISTORS COUPLED AT REFERENCE VOLTAGES

Publications (2)

Publication Number Publication Date
KR20200004923A true KR20200004923A (ko) 2020-01-14
KR102332456B1 KR102332456B1 (ko) 2021-12-02

Family

ID=65437506

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020207000309A KR102332456B1 (ko) 2017-08-31 2018-07-23 두 개의 트랜지스터들과 하나의 캐패시터를 갖는 메모리 셀을 가지며, 기준 전압과 결합된 트랜지스터들의 바디 영역들을 갖는 장치

Country Status (5)

Country Link
US (3) US10381357B2 (ko)
EP (1) EP3676872A4 (ko)
KR (1) KR102332456B1 (ko)
CN (1) CN110785843A (ko)
WO (1) WO2019045905A1 (ko)

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10121553B2 (en) 2015-09-30 2018-11-06 Sunrise Memory Corporation Capacitive-coupled non-volatile thin-film transistor NOR strings in three-dimensional arrays
US11120884B2 (en) 2015-09-30 2021-09-14 Sunrise Memory Corporation Implementing logic function and generating analog signals using NOR memory strings
US9892800B2 (en) 2015-09-30 2018-02-13 Sunrise Memory Corporation Multi-gate NOR flash thin-film transistor strings arranged in stacked horizontal active strips with vertical control gates
US9842651B2 (en) 2015-11-25 2017-12-12 Sunrise Memory Corporation Three-dimensional vertical NOR flash thin film transistor strings
KR102171724B1 (ko) 2016-08-31 2020-10-30 마이크론 테크놀로지, 인크 메모리 셀 및 메모리 어레이
CN109196584B (zh) * 2016-08-31 2022-07-19 美光科技公司 感测放大器构造
KR20180130581A (ko) 2016-08-31 2018-12-07 마이크론 테크놀로지, 인크 메모리 셀 및 메모리 어레이
EP3507830A4 (en) 2016-08-31 2020-04-01 Micron Technology, Inc. STORAGE CELLS AND STORAGE ARRAYS
CN110192280A (zh) 2017-01-12 2019-08-30 美光科技公司 存储器单元、双晶体管单电容器存储器单元阵列、形成双晶体管单电容器存储器单元阵列的方法及用于制造集成电路的方法
JP7203054B2 (ja) 2017-06-20 2023-01-12 サンライズ メモリー コーポレイション ３次元ｎｏｒ型メモリアレイアーキテクチャ及びその製造方法
US10608008B2 (en) 2017-06-20 2020-03-31 Sunrise Memory Corporation 3-dimensional nor strings with segmented shared source regions
US10692874B2 (en) 2017-06-20 2020-06-23 Sunrise Memory Corporation 3-dimensional NOR string arrays in segmented stacks
CN110753962A (zh) 2017-08-29 2020-02-04 美光科技公司 存储器电路
EP3676872A4 (en) * 2017-08-31 2020-11-25 Micron Technology, Inc. DEVICES HAVING MEMORY CELLS CONTAINING TWO TRANSISTORS AND ONE CAPACITOR, AND OF WHICH THE BODY REGIONS OF THE TRANSISTORS ARE COUPLED TO REFERENCE VOLTAGES
US10475812B2 (en) 2018-02-02 2019-11-12 Sunrise Memory Corporation Three-dimensional vertical NOR flash thin-film transistor strings
US10748931B2 (en) 2018-05-08 2020-08-18 Micron Technology, Inc. Integrated assemblies having ferroelectric transistors with body regions coupled to carrier reservoirs
US11751391B2 (en) 2018-07-12 2023-09-05 Sunrise Memory Corporation Methods for fabricating a 3-dimensional memory structure of nor memory strings
CN112567516A (zh) 2018-07-12 2021-03-26 日升存储公司 三维nor存储器阵列的制造方法
US11069696B2 (en) * 2018-07-12 2021-07-20 Sunrise Memory Corporation Device structure for a 3-dimensional NOR memory array and methods for improved erase operations applied thereto
TWI713195B (zh) 2018-09-24 2020-12-11 美商森恩萊斯記憶體公司 三維ｎｏｒ記憶電路製程中之晶圓接合及其形成之積體電路
EP3891780A4 (en) 2018-12-07 2022-12-21 Sunrise Memory Corporation METHODS OF FORMING NETWORKS OF MULTILAYER VERTICAL NOR TYPE MEMORY CHAINS
US11670620B2 (en) 2019-01-30 2023-06-06 Sunrise Memory Corporation Device with embedded high-bandwidth, high-capacity memory using wafer bonding
CN113424319A (zh) 2019-02-11 2021-09-21 日升存储公司 垂直薄膜晶体管以及作为用于三维存储器阵列的位线连接器的应用
WO2020181049A1 (en) * 2019-03-06 2020-09-10 Micron Technology, Inc. Integrated assemblies having transistor body regions coupled to carrier-sink-structures; and methods of forming integrated assemblies
KR20210002775A (ko) 2019-06-27 2021-01-11 삼성전자주식회사 반도체 메모리 소자
TWI736947B (zh) * 2019-08-05 2021-08-21 力晶積成電子製造股份有限公司 記憶體結構及其製造方法
US11515309B2 (en) 2019-12-19 2022-11-29 Sunrise Memory Corporation Process for preparing a channel region of a thin-film transistor in a 3-dimensional thin-film transistor array
US10903360B1 (en) * 2020-01-13 2021-01-26 International Business Machines Corporation Vertically integrated memory cells with complementary pass transistor selectors
US11675500B2 (en) 2020-02-07 2023-06-13 Sunrise Memory Corporation High capacity memory circuit with low effective latency
US11507301B2 (en) 2020-02-24 2022-11-22 Sunrise Memory Corporation Memory module implementing memory centric architecture
US11561911B2 (en) 2020-02-24 2023-01-24 Sunrise Memory Corporation Channel controller for shared memory access
US11462282B2 (en) * 2020-04-01 2022-10-04 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor memory structure
US11705496B2 (en) 2020-04-08 2023-07-18 Sunrise Memory Corporation Charge-trapping layer with optimized number of charge-trapping sites for fast program and erase of a memory cell in a 3-dimensional NOR memory string array
US11587938B2 (en) * 2020-06-10 2023-02-21 Micron Technology, Inc. Methods of incorporating leaker devices into capacitor configurations to reduce cell disturb, and capacitor configurations incorporating leaker devices
US11335775B2 (en) 2020-08-27 2022-05-17 Micron Technology, Inc. Integrated assemblies and methods of forming integrated assemblies
US11937424B2 (en) 2020-08-31 2024-03-19 Sunrise Memory Corporation Thin-film storage transistors in a 3-dimensional array of nor memory strings and process for fabricating the same
KR20220043981A (ko) * 2020-09-28 2022-04-06 삼성전자주식회사 반도체 메모리 장치
JP2022077593A (ja) * 2020-11-12 2022-05-24 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US11842777B2 (en) 2020-11-17 2023-12-12 Sunrise Memory Corporation Methods for reducing disturb errors by refreshing data alongside programming or erase operations
US11848056B2 (en) 2020-12-08 2023-12-19 Sunrise Memory Corporation Quasi-volatile memory with enhanced sense amplifier operation
US11398266B1 (en) 2021-01-08 2022-07-26 Micron Technology, Inc. Integrated assemblies having memory cells with capacitive units and reference-voltage-generators with resistive units
US11443788B1 (en) 2021-03-17 2022-09-13 Micron Technology, Inc. Reference-voltage-generators within integrated assemblies
TW202310429A (zh) 2021-07-16 2023-03-01 美商日升存儲公司 薄膜鐵電電晶體的三維記憶體串陣列

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5299155A (en) * 1991-03-01 1994-03-29 Sharp Kabushiki Kaisha Dynamic random access memory device with capacitor between vertically aligned FETs
KR20050003326A (ko) * 2003-06-24 2005-01-10 이상윤 3차원 집적회로 구조 및 제작 방법
KR20060126795A (ko) * 2004-03-11 2006-12-08 미크론 테크놀로지,인코포레이티드 매립된 비트라인을 갖는 반도체 구조물 및 상기 반도체구조물을 형성하기 위한 방법
US7378702B2 (en) * 2004-06-21 2008-05-27 Sang-Yun Lee Vertical memory device structures
US20140131810A1 (en) * 2012-02-15 2014-05-15 Unisantis Electronics Singapore Pte. Ltd Semiconductor memory device

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0541502A (ja) * 1991-05-28 1993-02-19 Sharp Corp 半導体記憶装置
US5357460A (en) * 1991-05-28 1994-10-18 Sharp Kabushiki Kaisha Semiconductor memory device having two transistors and at least one ferroelectric film capacitor
KR0141218B1 (ko) * 1993-11-24 1998-07-15 윤종용 고집적 반도체장치의 제조방법
TW297948B (en) * 1996-08-16 1997-02-11 United Microelectronics Corp Memory cell structure of DRAM
US6130470A (en) * 1997-03-24 2000-10-10 Advanced Micro Devices, Inc. Static random access memory cell having buried sidewall capacitors between storage nodes
JP2000077619A (ja) * 1998-08-27 2000-03-14 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
JP2002063790A (ja) * 2000-08-18 2002-02-28 Seiko Epson Corp メモリセル及び半導体装置
JP2002359296A (ja) * 2001-06-01 2002-12-13 Mitsubishi Electric Corp 半導体記憶装置
CN100336226C (zh) * 2001-12-14 2007-09-05 株式会社日立制作所 半导体器件
US8164933B2 (en) * 2007-04-04 2012-04-24 Semiconductor Energy Laboratory Co., Ltd. Power source circuit
US8154086B2 (en) * 2008-01-29 2012-04-10 Unisantis Electronics Singapore Pte Ltd. Semiconductor surround gate SRAM storage device
US8212298B2 (en) * 2008-01-29 2012-07-03 Unisantis Electronics Singapore Pte Ltd. Semiconductor storage device and methods of producing it
JP2011014754A (ja) * 2009-07-03 2011-01-20 Elpida Memory Inc 半導体集積回路装置
US7936187B1 (en) * 2009-12-03 2011-05-03 Nxp B.V. Switch-body NMOS-PMOS switch with complementary clocked switch-body NMOS-PMOS dummies
KR102015762B1 (ko) * 2010-02-19 2019-08-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 메모리 장치, 그 구동 방법, 및 반도체 장치 제작 방법
US8896087B2 (en) * 2010-06-02 2014-11-25 Infineon Technologies Ag Shallow trench isolation area having buried capacitor
US8283715B2 (en) * 2010-08-12 2012-10-09 Rexchip Electronics Corporation Method and apparatus for buried word line formation
US8916478B2 (en) * 2011-12-19 2014-12-23 Unisantis Electronics Singapore Pte. Ltd. Method for manufacturing semiconductor device and semiconductor device
US9312257B2 (en) * 2012-02-29 2016-04-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20140017272A (ko) * 2012-07-31 2014-02-11 에스케이하이닉스 주식회사 반도체 소자 및 이의 제조 방법
FR2996680A1 (fr) * 2012-10-10 2014-04-11 St Microelectronics Rousset Memoire non volatile comportant des transistors de selection verticaux
US8878271B2 (en) * 2013-03-01 2014-11-04 Micron Technology, Inc. Vertical access device and apparatuses having a body connection line, and related method of operating the same
US9349418B2 (en) * 2013-12-27 2016-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving the same
JP2017108397A (ja) * 2015-11-30 2017-06-15 株式会社半導体エネルギー研究所 信号処理回路、及び該信号処理回路を有する半導体装置
JP6807725B2 (ja) * 2015-12-22 2021-01-06 株式会社半導体エネルギー研究所 半導体装置、表示パネル、及び電子機器
KR20180130581A (ko) 2016-08-31 2018-12-07 마이크론 테크놀로지, 인크 메모리 셀 및 메모리 어레이
KR102134532B1 (ko) * 2016-08-31 2020-07-20 마이크론 테크놀로지, 인크 메모리 셀들 및 메모리 어레이들
CN109196584B (zh) * 2016-08-31 2022-07-19 美光科技公司 感测放大器构造
EP3676872A4 (en) * 2017-08-31 2020-11-25 Micron Technology, Inc. DEVICES HAVING MEMORY CELLS CONTAINING TWO TRANSISTORS AND ONE CAPACITOR, AND OF WHICH THE BODY REGIONS OF THE TRANSISTORS ARE COUPLED TO REFERENCE VOLTAGES

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5299155A (en) * 1991-03-01 1994-03-29 Sharp Kabushiki Kaisha Dynamic random access memory device with capacitor between vertically aligned FETs
KR20050003326A (ko) * 2003-06-24 2005-01-10 이상윤 3차원 집적회로 구조 및 제작 방법
KR20060126795A (ko) * 2004-03-11 2006-12-08 미크론 테크놀로지,인코포레이티드 매립된 비트라인을 갖는 반도체 구조물 및 상기 반도체구조물을 형성하기 위한 방법
US7378702B2 (en) * 2004-06-21 2008-05-27 Sang-Yun Lee Vertical memory device structures
US20140131810A1 (en) * 2012-02-15 2014-05-15 Unisantis Electronics Singapore Pte. Ltd Semiconductor memory device

Also Published As

Publication number Publication date
CN110785843A (zh) 2020-02-11
US20200203338A1 (en) 2020-06-25
EP3676872A4 (en) 2020-11-25
US10381357B2 (en) 2019-08-13
WO2019045905A1 (en) 2019-03-07
US11302703B2 (en) 2022-04-12
US10607988B2 (en) 2020-03-31
KR102332456B1 (ko) 2021-12-02
US20190259769A1 (en) 2019-08-22
EP3676872A1 (en) 2020-07-08
US20190067298A1 (en) 2019-02-28

Similar Documents

Publication Publication Date Title
KR102332456B1 (ko) 두 개의 트랜지스터들과 하나의 캐패시터를 갖는 메모리 셀을 가지며, 기준 전압과 결합된 트랜지스터들의 바디 영역들을 갖는 장치
KR102171724B1 (ko) 메모리 셀 및 메모리 어레이
US9418728B2 (en) Dual-port static random-access memory cell
US7378702B2 (en) Vertical memory device structures
US8823113B2 (en) Gate electrode and gate contact plug layouts for integrated circuit field effect transistors
US8106449B2 (en) Semiconductor device
KR101331748B1 (ko) 4.5ｆ2 ｄｒａｍ 셀들에 사용되는 접지된 게이트를 갖는트렌치 분리 트랜지스터 및 그 제조 방법
US20100200913A1 (en) Semiconductor storage device
US8472227B2 (en) Integrated circuits and methods for forming the same
US8710592B2 (en) SRAM cells using shared gate electrode configuration
KR20220045018A (ko) 2차원 재료들을 포함하는 집적 조립체들
US9472542B2 (en) DRAM arrays, semiconductor constructions and DRAM array layouts
US20210296319A1 (en) Semiconductor memory device and method of forming the same
US4622570A (en) Semiconductor memory
US20140284690A1 (en) Semiconductor device
TWI552337B (zh) 電晶體
US10332891B1 (en) Method and device to reduce finFET SRAM contact resistance
JP2020035802A (ja) 半導体記憶装置
US8710575B1 (en) Semiconductor device, integrated circuit and method of manufacturing an integrated circuit
US8405159B2 (en) Semiconductor device
US20130062773A1 (en) Contact for a non-volatile memory and method therefor
US20180277559A1 (en) Semiconductor memory device and method for manufacturing same
US20230380134A1 (en) Semiconductor structure and method for manufacturing same
US11038027B2 (en) Integrated assemblies having polycrystalline first semiconductor material adjacent conductively-doped second semiconductor material
JPH0214567A (ja) 半導体集積回路装置の製法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant