JP2020035802A - 半導体記憶装置 - Google Patents

半導体記憶装置 Download PDF

Info

Publication number
JP2020035802A
JP2020035802A JP2018158713A JP2018158713A JP2020035802A JP 2020035802 A JP2020035802 A JP 2020035802A JP 2018158713 A JP2018158713 A JP 2018158713A JP 2018158713 A JP2018158713 A JP 2018158713A JP 2020035802 A JP2020035802 A JP 2020035802A
Authority
JP
Japan
Prior art keywords
region
insulating film
semiconductor
semiconductor substrate
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2018158713A
Other languages
English (en)
Inventor
哲也 古川
Tetsuya Furukawa
哲也 古川
智彰 篠
Tomoaki Shino
智彰 篠
野口　充宏
Mitsuhiro Noguchi
充宏 野口
伸一 渡邉
Shinichi Watanabe
伸一 渡邉
西田　征男
Masao Nishida
征男 西田
啓安 田中
Hiroyasu Tanaka
啓安 田中
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Priority to JP2018158713A priority Critical patent/JP2020035802A/ja
Priority to US16/271,992 priority patent/US10840257B2/en
Priority to CN201910115197.6A priority patent/CN110867450B/zh
Publication of JP2020035802A publication Critical patent/JP2020035802A/ja
Priority to US17/071,332 priority patent/US11462556B2/en
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Abstract

【課題】高集積化が可能な半導体記憶装置を提供する。【解決手段】窒化シリコン等の第２絶縁膜５１２が、半導体面１００表面の半導体部に接する第１部分５１３を備えている。また第１部分５１３は、小領域１２２を取り囲んでいる。単結晶シリコン及び窒化シリコンにおける水素の拡散係数は、酸化シリコン等における水素の拡散係数よりも小さいため、第１部分５１３によって小領域１２２を取り囲むことにより、メモリセルアレイ２００が設けられる領域とボウ素ゲートトランジスタ４００が設けられる領域への水素の拡散を好適に抑制可能である。これにより、ボウ素ゲートトランジスタ４００のゲート電極４２０への水素の拡散を抑制し、ボウ素トランジスタ４００の不良を好適に抑制可能である。【選択図】図３

Description

本実施形態は、半導体記憶装置に関する。
半導体記憶装置の高集積化が進んでいる。
特開２０１６−１７１２４３号公報
高集積化が可能な半導体記憶装置を提供する。
一の実施形態に係る半導体記憶装置は、表面に半導体部及び絶縁部が設けられた半導体基板と、半導体基板の第１領域に設けられたメモリセルアレイと、半導体基板の第２領域に設けられた第１トランジスタと、半導体基板の第３領域に設けられた第２トランジスタと、半導体基板の表面、第１トランジスタ及び第２トランジスタを覆う絶縁性の積層膜と、を備える。第１トランジスタ及び第２トランジスタは、半導体基板の一部を含む半導体層と、半導体層に対向するゲート電極と、半導体層及びゲート電極の間に設けられたゲート絶縁膜と、を備える。第２トランジスタのゲート電極中のホウ素（Ｂ）の濃度は、第１トランジスタのゲート電極中のホウ素の濃度よりも大きい。絶縁性の積層膜は、半導体基板の表面に接する第１絶縁膜と、第１絶縁膜に接し、第１絶縁膜よりも水素（Ｈ）の拡散係数が小さい第２絶縁膜と、を備える。第２絶縁膜は半導体基板の半導体部に接する第１部分を備え、第１部分は第３領域の外縁に沿って延伸し第３領域を取り囲む。
一の実施形態に係る半導体記憶装置は、表面に半導体部及び絶縁部が設けられた半導体基板と、半導体基板の第１領域に設けられたメモリセルアレイと、半導体基板の第２領域に設けられたトランジスタと、半導体基板の表面及びトランジスタを覆う絶縁性の積層膜と、を備える。トランジスタは、半導体基板の一部を含む半導体層と、半導体層に対向するゲート電極と、半導体層及びゲート電極の間に設けられたゲート絶縁膜と、を備える。絶縁性の積層膜は、半導体基板の表面に接する第１絶縁膜と、第１絶縁膜に接し、第１絶縁膜よりも水素（Ｈ）の拡散係数が小さい第２絶縁膜と、を備える。第２絶縁膜は半導体基板の半導体部に接する第１部分を備え、第１部分は第１領域及び第２領域の境界部分に沿って第１領域と第２領域とを仕切る様に延伸する。
一の実施形態に係る半導体記憶装置は、表面に半導体部及び絶縁部が設けられた半導体基板と、半導体基板の第１領域に設けられたメモリセルアレイと、半導体基板の第２領域に設けられたトランジスタと、半導体基板の表面及びトランジスタを覆う絶縁性の積層膜と、を備える。トランジスタは、半導体基板の一部を含む半導体層と、半導体層に対向するゲート電極と、半導体層及びゲート電極の間に設けられたゲート絶縁膜と、を備える。絶縁性の積層膜は、半導体基板の表面に接する第１絶縁膜と、第１絶縁膜に接し、第１絶縁膜よりも水素（Ｈ）の拡散係数が小さい第２絶縁膜と、を備える。第２絶縁膜は半導体基板の半導体部に接する第１部分を備え、第１部分は半導体基板の表面の外縁に沿って延伸し第１領域及び第２領域を取り囲む。
第１の実施形態に係る半導体記憶装置の模式的な平面図である。 同半導体記憶装置の模式的な断面図である。 同半導体記憶装置の模式的な断面図である。 比較例に係る半導体記憶装置の模式的な断面図である。 同半導体記憶装置の模式的な断面図である。 第１の実施形態に係る半導体記憶装置について説明するための模式的な平面図である。 第２の実施形態に係る半導体記憶装置の模式的な平面図である。 同半導体記憶装置の模式的な平面図である。 変形例に係る半導体記憶装置の模式的な平面図である。 変形例に係る半導体記憶装置の模式的な平面図である。 変形例に係る半導体記憶装置の模式的な断面図である。
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、基板の表面と交差する方向を第１方向とする場合、この第１方向に沿って基板から離れる向きを上と、基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、一の構成が「基板の上方」に設けられている、と言った場合には、この一の構成が第１方向に沿って基板から離れて設けられている事を意味する事とする。また、他の構成が一の構成の「下方」に設けられている、と言った場合には、他の構成が一の構成よりも基板に近い事を意味する事とする。また、第１方向と交差する方向を第２方向とした場合、第２方向と交差する面を側面と呼ぶ。
［第１の実施形態］
［構成］
図１は、第１の実施形態に係る半導体記憶装置の模式的な平面図である。説明の都合上、図１では一部の構成を省略する。
本実施形態に係る半導体記憶装置は、半導体基板１００を備える。半導体基板１００の表面には、メモリセルアレイ領域１１０及び周辺領域１２０が設けられている。また、半導体基板１００の表面には、半導体基板１００表面の外縁に沿って延伸し、メモリセルアレイ領域１１０及び周辺領域１２０を取り囲むエッジ領域１３０が設けられている。
メモリセルアレイ領域１１０には、複数の小領域１１１が設けられている。図示の例においては、Ｘ方向に２つの小領域１１１が並んでおり、Ｙ方向に２つの小領域１１１が並んでいる。これら小領域１１１には、それぞれ、メモリセルアレイ２００と、メモリセルアレイ２００を制御するロウデコーダ２０１と、が設けられている。また、メモリセルアレイ領域１１０には、各小領域１１１の外縁に沿って延伸し、各小領域１１１を取り囲む複数のガードリング領域１１２が設けられている。
周辺領域１２０には、複数の小領域１２１，１２２が設けられている。小領域１２１には、ゲート電極にホウ素（Ｂ）等の不純物を含む複数のトランジスタ３００（以下、「リンゲートトランジスタ３００」と呼ぶ。）が設けられている。小領域１２２には、ゲート電極にホウ素（Ｂ）等の不純物を含む複数のトランジスタ４００（以下、「ホウ素ゲートトランジスタ４００」と呼ぶ。）が設けられている。また、周辺領域１２０には、各小領域１２２の外縁に沿って延伸し、各小領域１２２を取り囲む複数のガードリング領域１２３が設けられている。
エッジ領域１３０には、半導体基板１００表面の外縁に沿って延伸し、メモリセルアレイ領域１１０及び周辺領域１２０を取り囲むガードリング領域１３１が設けられている。
尚、ダイシング前のウェハ１００´には、図６に示す通り、半導体基板１００となる領域と、この領域の外縁に沿って延伸しこの領域を取り囲むダイシング領域１４０と、が設けられている。ダイシング領域１４０には、小領域１４１及びダミーセルアレイ６０１が設けられている。小領域１４１にはテスト回路６００が設けられ、このテスト回路６００にも上述のホウ素ゲートトランジスタ４００が設けられている。また、ダイシング領域１４０には、各小領域１４１の外縁に沿って延伸し、各小領域１４１を取り囲む複数のガードリング領域１４２が設けられている。ダミーセルアレイ６０１は、メモリセルアレイ２００とほぼ同様の構成を有するものの、メモリセルアレイ２００よりも小さい。また、ダイシング領域１４０には、各ダミーセルアレイ６０１の外縁に沿って延伸し、各ダミーセルアレイ６０１を取り囲む複数のガードリング領域６０２が設けられている。
図２は、メモリセルアレイ領域１１０の小領域１１１及び周辺領域１２０の小領域１２２の一部を示す模式的なＹＺ断面図である。図２では一部の構成を省略する。
半導体基板１００上には、メモリセルアレイ２００を含むメモリ層ＭＬと、メモリ層ＭＬの下方に設けられたトランジスタ層ＴＬと、が設けられている。また、メモリ層ＭＬとトランジスタ層ＴＬとの間には、窒化シリコン（Ｓｉ３Ｎ４）等のバリア絶縁膜５００が設けられている。
メモリ層ＭＬのメモリセルアレイ領域１１０には、メモリセルアレイ２００が設けられる。メモリセルアレイ２００は、Ｚ方向に積層された複数の導電層２１０及び絶縁層２１１と、これら複数の導電層２１０及び絶縁層２１１を貫通してＺ方向に延伸する複数のメモリ構造２２０と、メモリ構造２２０の下端に接続された配線２２１と、Ｚ方向に延伸するコンタクト２３０と、を備える。
導電層２１０は、それぞれ、Ｘ方向及びＹ方向に配設された複数のメモリセルの制御ゲート電極、及び、これら複数の制御ゲート電極に接続された配線として機能する。導電層２１０は、例えば、窒化チタン（ＴｉＮ）等のバリア金属膜及びタングステン（Ｗ）等の金属膜を含む略板状の導電層である。絶縁層２１１は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁層である。
メモリ構造２２０は、それぞれ、Ｚ方向に延伸する円筒状の半導体層、この半導体層と制御ゲート電極との間に設けられた電荷蓄積部、及び、これらの間に設けられた絶縁膜を備える。半導体層は、例えば多結晶シリコン（ｐ−Ｓｉ）等の半導体層であり、Ｚ方向に配設された複数のメモリセルのチャネル領域として機能する。電荷蓄積部は、例えば窒化シリコン等の電荷を蓄積可能な絶縁膜、導電膜又は半導体膜である。これらの間に設けられた絶縁膜は、例えば、酸化シリコン等の絶縁膜である。
コンタクト２３０は、図示しない他のコンタクトや配線等を介して導電層２１０、メモリ構造２２０、配線２２１等に接続される。また、コンタクト２３０は、複数の導電層２１０及び絶縁層２１１を貫通し、バリア絶縁膜５００を貫通して配線２４２に接続される。コンタクト２３０と導電層２１０との間には、酸化シリコン等の絶縁層２３１が設けられている。また、コンタクト２３０と絶縁層２３１との間には、窒化チタン等のバリア金属膜２３２が設けられている。
トランジスタ層ＴＬのメモリセルアレイ領域１１０には、電界効果型のトランジスタ２４０と、トランジスタ２４０をコンタクト２３０に接続する複数のコンタクト２４１及び配線２４２と、が設けられている。トランジスタ２４０は、例えば、半導体基板１００の一部を含む半導体層と、半導体基板１００及びメモリセルアレイ２００の間に設けられたゲート電極と、半導体基板１００及びゲート電極の間に設けられたゲート絶縁膜と、を備え、ロウデコーダ２０１（図１）等の一部として機能する。コンタクト２４１及び配線２４２のＸＹ方向の側面及び下面には、それぞれ、バリア金属膜２４３及びバリア金属膜２４４が設けられている。
トランジスタ層ＴＬの周辺領域１２０には、半導体基板１００の一部を含む複数の電界効果型のホウ素ゲートトランジスタ４００と、これらホウ素ゲートトランジスタ４００をトランジスタ２４０のゲート電極等に接続する複数のコンタクト４０１及び配線４０２と、が設けられている。コンタクト４０１及び配線４０２のＸＹ方向の側面及び下面には、それぞれ、バリア金属膜４０３及びバリア金属膜４０４が設けられている。
また、これら構成の間には、酸化シリコン等の層間絶縁層５０１が設けられる。
図３は、周辺領域１２０の、小領域１２１及び小領域１２２の境界部分の構成を示す模式的なＹＺ断面図である。図３では一部の構成を省略する。
図３に示す通り、半導体基板１００には、リンゲートトランジスタ３００及びホウ素ゲートトランジスタ４００が設けられる。また、半導体基板１００、リンゲートトランジスタ３００及びホウ素ゲートトランジスタ４００は、絶縁性の積層膜５１０によって覆われる。また、これら構成の間には、酸化シリコン等の層間絶縁層５０２が設けられる。また、これら構成及び層間絶縁層５０１の間には、窒化シリコン等のバリア絶縁膜５０３が設けられる。また、ガードリング領域１２３には、層間絶縁層５０１、バリア絶縁膜５０３、層間絶縁層５０２、及び、積層膜５１０を貫通してＺ方向に延伸し、半導体基板１００に接続されたコンタクト５０４が設けられる。コンタクト５０４の外周面及び下面には、バリア金属膜５０５が設けられている。尚、コンタクト５０４は、省略することも可能である。
半導体基板１００には、リン（Ｐ）等のＮ型の不純物を含み、Ｎ型半導体として機能するＮウェル１０１が設けられている。また、Ｎウェル１０１には、ホウ素（Ｂ）等のＰ型の不純物を含み、Ｐ型半導体として機能するＰウェル１０２が設けられている。更に、半導体基板１００には、Ｎウェル１０１及びＰウェル１０２を分断する酸化シリコン等のＳＴＩ１０３が設けられている。リンゲートトランジスタ３００が設けられる小領域１２１等において、半導体基板１００の表面はＰウェル１０２の一部である。また、ホウ素ゲートトランジスタ４００が設けられる小領域１２２等において、半導体基板１００の表面はＮウェル１０１の一部である。また、ガードリング領域１２３において、半導体基板１００の表面は、Ｎウェル１０１若しくはＰウェル１０２の一部、又は、Ｎウェル１０１もＰウェル１０２もＳＴＩも設けられていない半導体基板１００の表面の一部である。以下、半導体基板１００表面のうち、Ｎウェル１０１及びＰウェル１０２に対応する部分、並びに、Ｎウェル１０１もＰウェル１０２もＳＴＩも設けられていない部分を、「半導体部」と呼ぶことがある。また、ＳＴＩに対応する部分を、「絶縁部」と呼ぶことがある。
例えば、本実施形態のリンゲートトランジスタ３００は、半導体層３１０と、ゲート電極３２０と、これらの間に設けられたゲート絶縁膜３３０と、を備える。
半導体層３１０は、半導体基板１００の表面に設けられたＰウェル１０２の一部を含む。半導体層３１０は、２つの不純物拡散領域３１１と、これら２つの不純物拡散領域３１１の間に設けられるチャネル領域３１２と、不純物拡散領域３１１及びチャネル領域３１２の間にそれぞれ設けられるエクステンション領域３１３と、を備える。
不純物拡散領域３１１は、リン等のＮ型の不純物を含み、Ｎ型半導体として機能する。不純物拡散領域３１１は、リンゲートトランジスタ３００のソース領域又はドレイン領域として機能し、図示しないコンタクトに接続される。
チャネル領域３１２は、Ｐ型半導体として機能する。チャネル領域３１２は、ゲート電極３２０に対向する。
エクステンション領域３１３は、リン等のＮ型の不純物を含み、Ｎ型半導体として機能する。ただし、エクステンション領域３１３におけるＮ型の不純物の濃度は、不純物拡散領域３１１におけるＮ型の不純物の濃度よりも小さい。
ゲート電極３２０は、ゲート絶縁膜３３０に積層された半導体層３２１及び金属層３２２を備える。半導体層３２１は、例えば、主要なゲート不純物がリン等のＮ型の不純物である多結晶シリコン等の、導電性を有する半導体層である。尚、本実施形態において、半導体層３２１はホウ素を含んでいても良いし、含んでいなくても良い。また、半導体層３２１は、水素（Ｈ）を含む場合がある。金属層３２２は、例えば、窒化チタン及びタングステンの積層膜等である。
ゲート絶縁膜３３０は、例えば、酸化シリコン、アルミナ（Ａｌ２Ｏ３）又は酸化ハフニウム（ＨｆＯ２）等を含む。
また、ゲート電極３２０の上面には、窒化シリコン等のキャップ絶縁膜３４０が設けられる。また、ゲート絶縁膜３３０の上面、ゲート電極３２０のＹ方向の側面、及び、キャップ絶縁膜３４０のＹ方向の側面には、窒化シリコン等の絶縁膜３４１と、酸化シリコン等の側壁絶縁膜３４２と、が設けられる。
例えば、本実施形態のホウ素ゲートトランジスタ４００は、半導体層４１０と、ゲート電極４２０と、これらの間に設けられたゲート絶縁膜４３０と、を備える。
半導体層４１０は、半導体基板１００の表面に設けられたＮウェル１０１の一部を含む。半導体層４１０は、２つの不純物拡散領域４１１と、これら２つの不純物拡散領域４１１の間に設けられるチャネル領域４１２と、不純物拡散領域４１１及びチャネル領域４１２の間にそれぞれ設けられるエクステンション領域４１３と、を備える。
不純物拡散領域４１１は、ホウ素等のＰ型の不純物を含み、Ｐ型半導体として機能する。不純物拡散領域４１１は、ホウ素ゲートトランジスタ４００のソース領域又はドレイン領域として機能し、図示しないコンタクトに接続される。
チャネル領域４１２は、Ｎ型半導体として機能する。チャネル領域４１２は、ゲート電極４２０に対向する。
エクステンション領域４１３は、ホウ素等のＰ型の不純物を含み、Ｐ型半導体として機能する。ただし、エクステンション領域４１３におけるＰ型の不純物の濃度は、不純物拡散領域４１１におけるＰ型の不純物の濃度よりも小さい。
ゲート電極４２０は、ゲート絶縁膜４３０に積層された半導体層４２１及び金属層４２２を備える。半導体層４２１は、例えば、主要なゲート不純物がホウ素等のＰ型の不純物である多結晶シリコン等の、導電性を有する半導体層である。尚、本実施形態において、半導体層４２１におけるホウ素の濃度は、少なくとも、半導体層３２１におけるホウ素の濃度よりも大きい。また、半導体層４２１における水素の濃度は、少なくとも、半導体層３２１における水素の濃度よりも小さい。金属層４２２は、例えば、窒化チタン及びタングステンの積層膜等である。
ゲート絶縁膜４３０は、例えば、酸化シリコン、アルミナ又は酸化ハフニウム等を含む。ゲート絶縁膜４３０は、例えば、５ｎｍ以下の膜厚を有する。
また、ゲート電極４２０の上面には、窒化シリコン等のキャップ絶縁膜４４０が設けられる。また、ゲート絶縁膜４３０の上面、ゲート電極４２０のＹ方向の側面、及び、キャップ絶縁膜４４０のＹ方向の側面には、窒化シリコン等の絶縁膜４４１と、酸化シリコン等の側壁絶縁膜４４２と、が設けられる。
積層膜５１０は、半導体基板１００の表面、リンゲートトランジスタ３００の側壁絶縁膜３４２のＹ方向の側面及びキャップ絶縁膜３４０の上面、並びに、ホウ素ゲートトランジスタ４００の側壁絶縁膜４４２のＹ方向の側面及びキャップ絶縁膜４４０の上面に設けられる。積層膜５１０は、第１絶縁膜５１１と、第１絶縁膜５１１に積層された第２絶縁膜５１２と、を備える。
第２絶縁膜５１２は、第１絶縁膜５１１よりも水素の拡散係数が小さい絶縁膜である。例えば、第１絶縁膜５１１が酸化シリコン等の絶縁膜である場合、第２絶縁膜５１２は窒化シリコン等の絶縁膜であっても良い。また、例えば、第１絶縁膜５１１及び第２絶縁膜５１２の双方が酸素（Ｏ）を含む場合、第１絶縁膜５１１における酸素の濃度は、第２絶縁膜５１２における酸素の濃度より大きくても良い。また、例えば、第１絶縁膜５１１及び第２絶縁膜５１２の双方が窒素（Ｎ）を含む場合、第２絶縁膜５１２における窒素の濃度は、第１絶縁膜５１１における窒素の濃度より大きくても良い。また、例えば、第１絶縁膜５１１はシリコン（Ｓｉ）及び酸素を主成分としていても良く、第２絶縁膜５１２はシリコン及び窒素を主成分としていても良い。また、第２絶縁膜５１２は、アルミナ等、窒素を含まない絶縁膜であっても良い。
また、第２絶縁膜５１２は、半導体基板１００表面の半導体部（Ｎウェル１０１又はＰウェル１０２）に接する第１部分５１３を備える。この第１部分５１３は、ガードリング領域１２３に設けられる。また、図１に示す通り、この第１部分５１３は小領域１２２の外縁に沿って延伸し、小領域１２２を取り囲む。
尚、図１に示す通り、この第１部分５１３は、ガードリング領域１２３だけでなく、ガードリング領域１１２，１３１にも設けられている。ガードリング領域１１２に設けられた第１部分５１３は、小領域１１１の外縁に沿って延伸し、小領域１１１を取り囲む。同様に、ガードリング領域１３１に設けられた第１部分５１３は、半導体基板１００表面の外縁に沿って延伸し、メモリセルアレイ領域１１０及び周辺領域１２０を取り囲む。
また、図６に示す通り、ダイシング前の状態において、この第１部分５１３は、ガードリング領域１４２，６０２にも設けられている。ガードリング領域１４２に設けられた第１部分５１３は、小領域１４１の外縁に沿って延伸し、小領域１４１を取り囲む。同様に、ガードリング領域６０２に設けられた第１部分５１３は、ダミーセルアレイ６０１の外縁に沿って延伸し、ダミーセルアレイ６０１を取り囲む。
［比較例］
次に、図４を参照して、比較例に係る半導体記憶装置の構成について説明する。図４は、比較例に係る半導体記憶装置の構成を示す模式的な断面図である。図４においては、一部の構成を省略する。
図４に示す通り、比較例に係る半導体記憶装置は、基本的には第１の実施形態と同様に構成されている。しかしながら、比較例に係る積層膜５１０´の第２絶縁膜５１２´は、上記第１部分５１３を有していない。即ち、積層膜５１０´の第１絶縁膜５１１´は、ガードリング領域１２３においても半導体基板１００の表面を覆っている。
［ホウ素ゲートトランジスタ４００の不良］
比較例に係る半導体記憶装置においては、ホウ素ゲートトランジスタ４００が不良となってしまう場合があった。発明者らの検討の結果、この様なホウ素ゲートトランジスタ４００においては、ゲート電極４２０の半導体層４２１中のホウ素がゲート絶縁膜４３０を通り抜けて半導体層４１０まで拡散している場合があることがわかった。また、この様なホウ素の拡散は、半導体層４２１又はゲート絶縁膜４３０における水素の濃度が大きいほど生じやすい傾向があった。従って、ホウ素ゲートトランジスタ４００の不良を抑制するためには、半導体層４２１への水素の拡散を抑制することが考えられる。
ここで、図５に示す通り、メモリセルアレイ２００は、Ｚ方向に交互に積層された複数の導電層２１０及び絶縁層２１１を備える。これらの層は、例えばＣＶＤ（Chemical Vapor Deposition）等の方法を用いて形成される。この際、これらの部分に水素が残留してしまう場合がある。また、この水素は、熱工程に際して拡散してしまう場合がある。
ここで、メモリ層ＭＬとトランジスタ層ＴＬとの間には、水素の拡散係数が小さい窒化シリコン等のバリア絶縁膜５００が設けられている。従って、メモリ層ＭＬからトランジスタ層ＴＬへの水素の拡散は、ある程度抑制される。しかしながら、メモリ層ＭＬ中の水素は、バリア絶縁膜５００を貫通するコンタクト２３０に沿って、トランジスタ層ＴＬのコンタクト２４１及び配線２４２に拡散してしまう場合がある。
また、コンタクト２４１及び配線２４２の下面及び側面には、それぞれ、水素の拡散係数が小さい窒化チタン等のバリア金属膜２４３及びバリア金属膜２４４が設けられている。従って、コンタクト２４１及び配線２４２からの水素の拡散は、ある程度抑制される。
しかしながら、例えば図示の通り、一部の配線２４２は上面が層間絶縁層５０１に接している場合があり、この場合には配線２４２中の水素が層間絶縁層５０１中に拡散し、更に、配線４０２中に拡散してしまう場合がある。しかしながら、水素は層間絶縁層５０１中において略一様に拡散すると考えられるため、配線４０２中に拡散する水素は、層間絶縁層５０１中に拡散した水素のごく一部であると考えられる。
一方、水素の量、熱工程の態様等によっては、コンタクト２４１中の水素がバリア金属膜２４３を通過して、積層膜５１０´の第１絶縁膜５１１´中に拡散してしまう場合がある。ここで、コンタクト２４１はコンタクト２３０の直下に位置するため、コンタクト２４１には、比較的多量の水素が拡散する恐れがある。また、図４に示す通り、第１絶縁膜５１１´中の水素は、第１絶縁膜５１１´中を通過してホウ素ゲートトランジスタ４００のゲート電極４２０に拡散する恐れがある。
［第１実施形態の効果］
図３を参照して説明した通り、第１の実施形態においては、窒化シリコン等の第２絶縁膜５１２が、半導体基板１００表面の半導体部に接する第１部分５１３を備えている。また、図１を参照して説明した通り、この第１部分５１３は、小領域１２２を取り囲んでいる。ここで、単結晶シリコン及び窒化シリコンにおける水素の拡散係数は、酸化シリコン等における水素の拡散係数よりも小さい。従って、第１部分５１３によって小領域１２２を取り囲むことにより、メモリセルアレイ２００が設けられる領域とホウ素ゲートトランジスタ４００が設けられる領域とを分断して、ホウ素ゲートトランジスタ４００が設けられる領域への水素の拡散を好適に抑制可能である。これにより、ホウ素ゲートトランジスタ４００のゲート電極４２０への水素の拡散を抑制し、ホウ素ゲートトランジスタ４００の不良を好適に抑制可能である。
ここで、ホウ素ゲートトランジスタ４００の不良を好適に抑制するためには、第２絶縁膜５１２の第１部分５１３の幅Ｗ１（図３）が大きい方が望ましい。また、製造工程上の都合から、ガードリング領域１２３自体の幅Ｗ２（図３）は、この第１部分５１３の幅Ｗ１よりも大きい方が望ましい。一方、高集積化の観点からは、ガードリング領域１２３等の増設に伴う回路面積の増加量が小さい方が望ましい。
この点、ガードリング領域１２３は、図１に示す通り、ホウ素ゲートトランジスタ４００が設けられる小領域１２２の外縁に沿って延伸し、小領域１２２を取り囲んでいる。従って、小領域１２２近傍の水素の、小領域１２２への拡散を抑制可能である。また、例えば周辺領域１２０全体を覆うガードリング領域を設ける場合と比較して、回路面積の増加量を抑制可能な場合がある。また、ガードリング領域１２３は、メモリセルアレイ２００が設けられるメモリセルアレイ領域１１０の外側に設けられている。従って、メモリセルアレイ２００において発生した水素が略等方的に拡散した場合、小領域１２２の近傍における水素の濃度は、メモリセルアレイ領域１１０における水素の濃度よりも小さくなる。従って、小領域１２２の内部への水素の拡散を効果的に抑制可能である。
また、ガードリング領域１１２は、メモリセルアレイ２００が設けられる小領域１１１を取り囲んでいる。従って、小領域１１１の外側の領域への水素の拡散を抑制し、小領域１２２等への水素の拡散を効果的に抑制可能である。
また、ガードリング領域１３１は、メモリセルアレイ領域１１０及び周辺領域１２０を取り囲んでいる。従って、外部から周辺領域１２０への水素の拡散、及び、メモリセルアレイ領域１１０から外部への水素の拡散を抑制可能である。
例えば、図６を参照して説明した通り、ダイシング前のウェハ１００´においては、ダイシング領域１４０にダミーセルアレイ６０１が設けられている。ダミーセルアレイ６０１はメモリセルアレイ２００と同様の構成を有しており、ダミーセルアレイ６０１においても水素が発生する。ガードリング領域１３１によれば、この様にダミーセルアレイ６０１において発生した水素の周辺領域１２０への拡散を抑制可能である。
また、図６を参照して説明した通り、ダイシング前のウェハ１００´においては、ダイシング領域１４０に小領域１４１が設けられ、この小領域１４１にテスト回路６００が設けられる場合があった。また、このテスト回路６００は、上述のホウ素ゲートトランジスタ４００と同様のトランジスタを含む場合があった。ガードリング領域１３１によれば、メモリセルアレイ２００において発生した水素の小領域１４１への拡散を抑制可能である。
また、ガードリング領域１４２は、テスト回路６００が設けられる小領域１４１を取り囲んでいる。従って、外部から小領域１４１への水素の拡散を抑制可能である。
また、ガードリング領域６０２は、ダミーセルアレイ６０１を取り囲んでいる。従って、ダミーセルアレイ６０１において発生した水素の、周辺領域１２０及びテスト回路６００が設けられる小領域１４１への拡散を抑制可能である。
［第１の実施形態の変形例］
図１を参照して説明した通り、ガードリング領域１２３は、複数のＰチャネル型のホウ素ゲートトランジスタ４００が設けられる小領域１２２を取り囲んでいた。しかしながら、ゲート電極中にホウ素を含む電界効果型のトランジスタであれば、上述したＰチャネル型のホウ素ゲートトランジスタ４００と同様に、ゲート電極中のホウ素がゲート絶縁膜を通り抜けて半導体層まで拡散してしまう恐れがある。従って、ガードリング領域１２３によって取り囲まれる小領域１２２には、Ｐチャネル型であるかＮチャネル型であるかに拘わらず、ゲート電極中にホウ素を含むトランジスタを設けても良い。更に、もし仮にゲート電極中にホウ素が含まれていたとしても、ホウ素の量が極めて少ない場合には、トランジスタへの影響も限定的であると考えられる。従って、例えば、ゲート電極中のホウ素の濃度が異なる２つのトランジスタがあった場合、ゲート電極中のホウ素の濃度が大きい方のトランジスタを小領域１２２の内側に設け、ゲート電極中のホウ素の濃度が小さい方のトランジスタを小領域１２２の外側に設けても良い。
また、例えば、半導体基板１００上には、電圧の転送等に用いられる電圧転送用の耐圧トランジスタと、これら電圧転送用のトランジスタの制御に用いられる低電圧トランジスタと、の双方が用いられる場合がある。この場合、例えば、低電圧トランジスタにおけるゲート絶縁膜の膜厚は、耐圧トランジスタにおけるゲート絶縁膜の膜厚よりも小さい場合がある。この様な場合、半導体層への水素の拡散は、膜厚が小さい方のトランジスタにおいて生じやすい傾向がある。特に、ゲート絶縁膜の膜厚が５ｎｍ以下である場合には、半導体層への水素の拡散が生じやすい傾向がある。従って、ガードリング領域１２３の面積の削減のために、ゲート絶縁膜の膜厚が大きい方のトランジスタ又はゲート絶縁膜の膜厚が５ｎｍより大きいトランジスタを小領域１２２の外側に設け、膜厚が小さい方のトランジスタ又はゲート絶縁膜の膜厚が５ｎｍ以下のトランジスタを小領域１２２の内側に設けても良い。
［第２の実施形態］
［構成］
図７は、第２の実施形態に係る半導体記憶装置の模式的な平面図である。説明の都合上、図７では一部の構成を省略する。また、以下の説明において、第１の実施形態と同様の部分には同一の符号を付し、説明を省略する。
本実施形態に係る半導体記憶装置は、基本的には第１の実施形態に係る半導体記憶装置と同様に構成されているが、ガードリング領域の配置が異なる。即ち、本実施形態に係る半導体記憶装置は、ガードリング領域１１２，１２３（図１）を有していない。また、本実施形態に係る半導体記憶装置は、メモリセルアレイ領域１１０及び周辺領域１２０の境界部分に沿って設けられ、メモリセルアレイ領域１１０と周辺領域１２０とを仕切る様にＸ方向に延伸するガードリング領域１５１を備える。また、本実施形態に係るガードリング領域１３１´は、基本的にはガードリング領域１３１（図１）と同様に構成されているが、ガードリング領域１５１に接続され、ガードリング領域１５１と共にメモリセルアレイ領域１１０及び周辺領域１２０を取り囲んでいる。
尚、ガードリング領域１５１，１３１´には、図３を参照して説明したガードリング領域１２３と同様に、積層膜５１０の第２絶縁膜５１２の第１部分５１３が設けられている。
図８は、半導体基板１００の表面の一部を示す模式的な平面図であり、図７のＡで示した領域に対応している。説明の都合上、図８では一部の構成を省略する。
図８には、メモリセルアレイ領域１１０、周辺領域１２０、ガードリング領域１５１及びガードリング領域１３１´の構成を示している。
メモリセルアレイ領域１１０には、ＳＴＩ１０３によって分断された複数のＰウェル１０２が配設される。これら複数のＰウェル１０２は、例えば、図２を参照して説明したトランジスタ２４０の一部を構成する。これら複数のＰウェル１０２には、図示しないゲート絶縁膜を介して、ゲート電極２５１が設けられる。また、Ｐウェル１０２の一部にはコンタクト２４１（図２）及びコンタクト２５２が設けられ、ゲート電極２５１にはコンタクト２５３が設けられる。
周辺領域１２０には、ＳＴＩ１０３によって取り囲まれたＰウェル１０２が設けられる。このＰウェル１０２は、例えば、図３を参照して説明したリンゲートトランジスタ３００の一部を構成する。このＰウェル１０２には、ゲート絶縁膜３３０（図３）を介して、ゲート電極３２０が設けられる。また、Ｐウェル１０２の一部にはコンタクト３５１及びコンタクト３５２が設けられ、ゲート電極３２０にはコンタクト３５３が設けられる。
ガードリング領域１５１には、Ｎウェル１０１及び第２絶縁膜５１２（図３）の第１部分５１３が設けられる。Ｎウェル１０１及び第２絶縁膜５１２の第１部分５１３は、メモリセルアレイ領域１１０及び周辺領域１２０の境界部分に沿って設けられ、メモリセルアレイ領域１１０と周辺領域１２０とを仕切る様にＸ方向に延伸する。また、ガードリング領域１５１には、複数のコンタクト５０４がＸ方向に配設されている。
ガードリング領域１３１´には、Ｎウェル１０１及び第２絶縁膜５１２（図３）の第１部分５１３が設けられる。Ｎウェル１０１及び第２絶縁膜５１２の第１部分５１３は、半導体基板１００表面の外縁に沿ってＹ方向に延伸する。また、ガードリング領域１３１´には、複数のコンタクト５０４がＹ方向に配設されている。
また、ガードリング領域１５１のＮウェル１０１のＸ方向の端部は、ガードリング領域１３１´のＮウェル１０１に接続される。同様に、ガードリング領域１５１の第１部分５１３のＸ方向の端部は、ガードリング領域１３１´の第１部分５１３に接続される。
［第２実施形態の効果］
図７を参照して説明した通り、第２の実施形態に係る半導体記憶装置は、メモリセルアレイ領域１１０及び周辺領域１２０の境界部分に沿って設けられ、メモリセルアレイ領域１１０と周辺領域１２０とを仕切る様に延伸するガードリング領域１５１を備える。また、本実施形態に係る半導体記憶装置は、半導体基板１００の表面の外縁に沿って延伸し、メモリセルアレイ領域１１０及び周辺領域１２０を取り囲むガードリング領域１３１´を備える。この様な構成によれば、メモリセルアレイ領域１１０等を取り囲むガードリング領域と周辺領域１２０等を取り囲むガードリング領域とを別途設ける場合と比較して、回路面積の増加を抑えられる場合がある。
［第２の実施形態の変形例］
図７を参照して説明した通り、第２の実施形態に係る半導体記憶装置は、メモリセルアレイ領域１１０及び周辺領域１２０を取り囲むガードリング領域１３１´と、メモリセルアレイ領域１１０と周辺領域１２０とを仕切る様に延伸するガードリング領域１５１と、を備え、これらの組み合わせによってメモリセルアレイ領域１１０及び周辺領域１２０の双方を取り囲んでいた。しかしながら、例えば、ガードリング領域１３１´の一部を省略することも考えられる。
例えば、図９に示す様に、ガードリング領域１３１´の周辺領域１２０を囲う部分を省略し、ガードリング領域１５１と共にメモリセルアレイ領域１１０を取り囲むガードリング領域１３１´´を設けることも考えられる。この場合、例えば、図１を参照して説明したガードリング領域１２３を設けても良い。
また、例えば、図１０に示す様に、ガードリング領域１３１´のメモリセルアレイ領域１１０を囲う部分を省略し、ガードリング領域１５１と共に周辺領域１２０を取り囲むガードリング領域１３１´´´を設けることも考えられる。この場合、例えば、図１を参照して説明したガードリング領域１１２を設けても良い。また、図示の通り、ガードリング領域１１２の一部とガードリング領域１５１の一部とを共通にしても良い。
［その他の実施形態］
図２等を参照して説明した通り、第１及び第２の実施形態に係る半導体記憶装置においては、メモリ層ＭＬの下方にトランジスタ層ＴＬが設けられていた。しかしながら、例えば図１１に示す様に、メモリ層ＭＬの下方にトランジスタ層ＴＬを設けなくても良い。
図１１に示す例においては、メモリセルアレイ２００が、半導体基板１００の表面に設けられている。従って、例えば図２の例においてはメモリセルアレイ２００に含まれる全ての構成がホウ素ゲートトランジスタ４００等に含まれる全ての構成よりも半導体基板１００から離れていたが、図１１の例ではこの点が異なる。例えば、メモリセルアレイ２００に含まれる複数の導電層２１０のうち、最も半導体基板１００の表面に近いもの（図１１の２１０ａ）に着目すると、この導電層２１０ａは、ホウ素ゲートトランジスタ４００に含まれる金属層４２２よりも半導体基板１００に近い。また、メモリ構造２２０の下端は半導体基板１００表面のＰウェル１０２に接続されており、半導体基板１００の表面は配線２２１として機能する。
この様な構造においては、メモリセルアレイ領域１１０と周辺領域１２０との間に、半導体基板１００表面の半導体部（図示の例においてはＰウェル１０２）が設けられることがあった。従って、例えば、この領域を利用して第２の実施形態に係るガードリング領域１５１（図７）を設けることにより、回路面積の増加を抑えられる場合がある。
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１００…半導体基板、１０１…Ｎウェル、１０２…Ｐウェル、１０３…ＳＴＩ、１１０…メモリセルアレイ領域、１１２…ガードリング領域、１２０…周辺領域、１２３…ガードリング領域、１３０…エッジ領域、１３１…ガードリング領域、２００…メモリセルアレイ、２０１…ロウデコーダ、３００…リンゲートトランジスタ、４００…ホウ素ゲートトランジスタ、５１０…積層膜、５１１…第１絶縁膜、５１２…第２絶縁膜、５１３…第１部分。

Claims (5)

  1. 表面に半導体部及び絶縁部が設けられた半導体基板と、
    前記半導体基板の第１領域に設けられたメモリセルアレイと、
    前記半導体基板の第２領域に設けられた第１トランジスタと、
    前記半導体基板の第３領域に設けられた第２トランジスタと、
    前記半導体基板の表面、前記第１トランジスタ及び前記第２トランジスタを覆う絶縁性の積層膜と
    を備え、
    前記第１トランジスタ及び前記第２トランジスタは、
    前記半導体基板の一部を含む半導体層と、
    前記半導体層に対向するゲート電極と、
    前記半導体層及び前記ゲート電極の間に設けられたゲート絶縁膜と
    を備え、
    前記第２トランジスタのゲート電極中のホウ素（Ｂ）の濃度は、前記第１トランジスタのゲート電極中のホウ素の濃度よりも大きく、
    前記絶縁性の積層膜は、
    前記半導体基板の表面に接する第１絶縁膜と、
    前記第１絶縁膜に接し、前記第１絶縁膜よりも水素（Ｈ）の拡散係数が小さい第２絶縁膜と
    を備え、
    前記第２絶縁膜は前記半導体基板の半導体部に接する第１部分を備え、前記第１部分は前記第３領域の外縁に沿って延伸し前記第３領域を取り囲む
    半導体記憶装置。
  2. 表面に半導体部及び絶縁部が設けられた半導体基板と、
    前記半導体基板の第１領域に設けられたメモリセルアレイと、
    前記半導体基板の第２領域に設けられたトランジスタと、
    前記半導体基板の表面及び前記トランジスタを覆う絶縁性の積層膜と
    を備え、
    前記トランジスタは、
    前記半導体基板の一部を含む半導体層と、
    前記半導体層に対向するゲート電極と、
    前記半導体層及び前記ゲート電極の間に設けられたゲート絶縁膜と
    を備え、
    前記絶縁性の積層膜は、
    前記半導体基板の表面に接する第１絶縁膜と、
    前記第１絶縁膜に接し、前記第１絶縁膜よりも水素（Ｈ）の拡散係数が小さい第２絶縁膜と
    を備え、
    前記第２絶縁膜は前記半導体基板の半導体部に接する第１部分を備え、前記第１部分は前記第１領域及び前記第２領域の境界部分に沿って前記第１領域と前記第２領域とを仕切る様に延伸する
    半導体記憶装置。
  3. 表面に半導体部及び絶縁部が設けられた半導体基板と、
    前記半導体基板の第１領域に設けられたメモリセルアレイと、
    前記半導体基板の第２領域に設けられたトランジスタと、
    前記半導体基板の表面及び前記トランジスタを覆う絶縁性の積層膜と
    を備え、
    前記トランジスタは、
    前記半導体基板の一部を含む半導体層と、
    前記半導体層に対向するゲート電極と、
    前記半導体層及び前記ゲート電極の間に設けられたゲート絶縁膜と
    を備え、
    前記絶縁性の積層膜は、
    前記半導体基板の表面に接する第１絶縁膜と、
    前記第１絶縁膜に接し、前記第１絶縁膜よりも水素（Ｈ）の拡散係数が小さい第２絶縁膜と
    を備え、
    前記第２絶縁膜は前記半導体基板の半導体部に接する第１部分を備え、前記第１部分は前記半導体基板の表面の外縁に沿って延伸し前記第１領域及び前記第２領域を取り囲む
    半導体記憶装置。
  4. 前記第１絶縁膜はシリコン（Ｓｉ）及び酸素（Ｏ）を含み、
    前記第２絶縁膜はシリコン及び窒素（Ｎ）を含む
    請求項１〜３のいずれか１項記載の半導体記憶装置。
  5. 前記メモリセルアレイは前記半導体基板の上方に設けられ、
    前記第１領域において前記メモリセルアレイの下方に設けられた他のトランジスタを更に備える
    請求項１〜４のいずれか１項記載の半導体記憶装置。
JP2018158713A 2018-08-27 2018-08-27 半導体記憶装置 Pending JP2020035802A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2018158713A JP2020035802A (ja) 2018-08-27 2018-08-27 半導体記憶装置
US16/271,992 US10840257B2 (en) 2018-08-27 2019-02-11 Semiconductor memory device
CN201910115197.6A CN110867450B (zh) 2018-08-27 2019-02-14 半导体存储装置
US17/071,332 US11462556B2 (en) 2018-08-27 2020-10-15 Semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018158713A JP2020035802A (ja) 2018-08-27 2018-08-27 半導体記憶装置

Publications (1)

Publication Number Publication Date
JP2020035802A true JP2020035802A (ja) 2020-03-05

Family

ID=69586368

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018158713A Pending JP2020035802A (ja) 2018-08-27 2018-08-27 半導体記憶装置

Country Status (3)

Country Link
US (2) US10840257B2 (ja)
JP (1) JP2020035802A (ja)
CN (1) CN110867450B (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230007806A (ko) * 2021-07-06 2023-01-13 삼성전자주식회사 비휘발성 메모리 장치
CN115706164A (zh) * 2021-08-16 2023-02-17 联华电子股份有限公司 横向扩散金属氧化物半导体元件

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3152215B2 (ja) 1998-09-07 2001-04-03 日本電気株式会社 半導体装置の製造方法
JP2000311992A (ja) * 1999-04-26 2000-11-07 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
JP4549937B2 (ja) 2005-06-17 2010-09-22 パナソニック株式会社 半導体装置の製造方法
JP4526587B2 (ja) 2006-07-27 2010-08-18 パナソニック株式会社 不揮発性半導体記憶装置およびその製造方法
JP3152215U (ja) 2009-05-11 2009-07-23 紗貴子 室屋 薬用・飲用剤付きコップ
JP2012059766A (ja) 2010-09-06 2012-03-22 Panasonic Corp 半導体記憶装置およびその製造方法
US8865535B2 (en) * 2012-04-13 2014-10-21 Sandisk Technologies Inc. Fabricating 3D non-volatile storage with transistor decoding structure
JP2014099551A (ja) 2012-11-15 2014-05-29 Ps4 Luxco S A R L 半導体装置とその製造方法
JP6029989B2 (ja) * 2013-01-25 2016-11-24 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6022377B2 (ja) 2013-02-28 2016-11-09 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2016058601A (ja) 2014-09-11 2016-04-21 株式会社東芝 半導体装置
JP6407651B2 (ja) * 2014-10-01 2018-10-17 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6430302B2 (ja) 2015-03-13 2018-11-28 東芝メモリ株式会社 不揮発性半導体記憶装置
US9923001B2 (en) 2016-01-15 2018-03-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9972633B2 (en) * 2016-01-27 2018-05-15 United Microelectronics Corp. Semiconductor device and method for fabricating the same
US10134755B2 (en) 2016-09-16 2018-11-20 Toshiba Memory Corporation Semiconductor memory device

Also Published As

Publication number Publication date
CN110867450B (zh) 2023-10-27
US10840257B2 (en) 2020-11-17
US20210028185A1 (en) 2021-01-28
CN110867450A (zh) 2020-03-06
US20200066743A1 (en) 2020-02-27
US11462556B2 (en) 2022-10-04

Similar Documents

Publication Publication Date Title
US7378702B2 (en) Vertical memory device structures
US20160336311A1 (en) Semiconductor device including capacitor and method for manufacturing the same
TWI493604B (zh) 半導體裝置及其製造方法
TW201240069A (en) Isolation structure and device structure including the same
US7898032B2 (en) Semiconductor device and a method of manufacturing the same
US10559586B2 (en) Semiconductor memory device
US9224835B2 (en) Method for producing SGT-including semiconductor device
US11462556B2 (en) Semiconductor memory device
JP2022050148A (ja) 半導体記憶装置
KR102605571B1 (ko) 로컬 워드 라인 드라이버 디바이스, 메모리 디바이스, 및 그 제조 방법
US11031474B2 (en) Semiconductor device
US9865535B2 (en) Semiconductor device
JP2008078331A (ja) 半導体装置
US20180277559A1 (en) Semiconductor memory device and method for manufacturing same
US20090289307A1 (en) Semiconductor device
JP5676807B1 (ja) 半導体装置
US11848328B2 (en) Semiconductor device having STI regions
WO2023157048A1 (ja) 半導体装置およびその製造方法
US11769765B2 (en) Gate dielectric layer protection
US11682727B2 (en) Semiconductor device having semiconductor pillar with first impurity region formed lower part of the pillar and second impurity region formed upper part of the pillar
US20230268413A1 (en) Pillar-shaped semiconductor device and method for manufacturing the same
JP6527839B2 (ja) 半導体装置
US20200294861A1 (en) Semiconductor device and semiconductor device manufacturing method
JP6527835B2 (ja) 半導体装置
JP6527831B2 (ja) 半導体装置