KR19980071153A - 반도체 장치 및 그의 제조 방법 - Google Patents

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KR19980071153A
KR19980071153A KR1019980003534A KR19980003534A KR19980071153A KR 19980071153 A KR19980071153 A KR 19980071153A KR 1019980003534 A KR1019980003534 A KR 1019980003534A KR 19980003534 A KR19980003534 A KR 19980003534A KR 19980071153 A KR19980071153 A KR 19980071153A
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Abstract

메모리 셀 특유의 공정을 극히 줄여 셀 사이즈의 축소, 내 (耐) 소프트에러를 실현하는 반도체 장치의 제공.
게이트산화막 (306) 과 용량절연막 (310) 을 동일한 산화막형성공정으로 형성하고 게이트전극 (305) 과 전하유지전극 (309) 을 동일한 전극형성공정으로 형성한다. 용량전극접속 국소배선 (311) 과 비트선접속 국소배선 (312) 이 동일한 배선형성공정으로 형성되고 워드선 방향에 인접하는 능동영역 (303) 이 게이트전극 (305) 1 개만큼씩 어긋난 배치로 하여 통과워드선간의 분리산화막 (302) 의 영역이 능동영역 (303) 의 용량형성 확산층 (307) 의 Z-Z' 방향의 옆에 배치되고, 통과워드선간의 분리산화막 (302) 영역에 트렌치 (304) 를 배치할 수 있고, 능동영역 (303) 의 장변방향으로부터 90 도 방향에 배치할 수 있다. 전하유지전극 (309) 의 패턴이 없고 트렌치 (304) 가 양측의 게이트전극 (305) 에 게이트전극의 최소분리간격의 1/4 정도 가까운 위치까지 근접시켜 배치한다.

Description

반도체 장치 및 그의 제조 방법
본 발명은, 반도체 장치에 관한 것이며, 특히, 1 개의 트랜지스터와 1 개의 카패시터로 이루어지는 메모리 셀을 갖는 다이나믹 랜덤 엑세스 메모리의 메모리 셀 구조 및 제조 방법에 관한 것이다.
다이나믹 랜덤 엑세스 메모리의 메모리 셀은 1 개의 트랜지스터와 1 개의 카패시터의 구성이 개발된 이래, 회로구성에 의한 단순화 및, 면적의 절약화가 곤란해지기에 이르러, 이로 인해, 디바이스 프로세스에 의한 카패시터 구조의 삼차원화 및, 콘택트배선간의 셀프 얼라인화, 배선의 다층화에 의한 면적의 절약화가 도모되어 왔다. 종래, 메모리 셀의 구조는, 예를 들면 도 48 에 나타내는 바와 같이, 반도체기판 (501) 상에 MOS 트랜지스터의 게이트전극 (505) 과 카패시터의 전하유지전극의 대극 (509) 을 형성하는 평면 카패시터 구조로부터, 도 49 에 나타내는 바와 같이, 반도체기판 (601) 상에 MOS 트랜지스터의 게이트전극 (605) 과 카패시터의 전하유지전극의 대극 (603) 이외에 홈, 즉 트렌치(604) 를 파서, 홈의 표면을 카패시터 전하유지전극, 즉 용량형성 확산층 (607) 으로 하는 트렌치 카패시터 구조와, 혹은 도 50 에 나타내는 바와 같이, 반도체기판 (701) 상에 MOS 트랜지스터의 게이트전극 (705) 과 카패시터의 전하유지전극의 대극 (709) 이외에 카패시터의 전하유지전극 (711), 즉 스택전극 (711) 을 형성하는 스택구조로 크게 나누어진다.
또한, 도 48 에 있어서, 부호 (502) 는 소자분리산화막, (503) 은 능동영역, (506) 은 게이트산화막, (507) 은 용량형성 확산층, (508) 은 비트선 확산층, (510) 은 용량절연막, (513) 은 비트선, (515) 는 접속공이다. 또, 도 49 에 있어서, 부호 (602) 는 소자분리산화막, (606) 은 게이트산화막, (608) 은 비트선접속 확산층, (609) 는 전하유지전극의 대극, (610) 은 용량절연막, (613) 은 비트선, (615) 는 접속공이다. 또한, 도 50 에 있어서, 부호 (703) 은 능동영역, (704) 는 트렌치, (705) 는 게이트전극, (706) 은 게이트산화막, (707) 은 용량형성 확산층, (708) 은 비트선접속 확산층, (710) 은 용량절연막, (713) 은 비트선, (714), (715) 는 접속공이다.
그리고 트렌치 카패시터 구조는, 또한, 도 49 에 나타내는 바와 같이, 기판을 카패시터의 전하유지전극으로 하는 방식과, 도 51 에 나타내는 바와 같이, 기판 (801) 을 카패시터의 전하유지전극의 대극으로 하는 방식으로 나누어진다. 또한, 도 51 에 있어서, 부호 (802) 는 소자분리산화막, (803) 은 능동영역, (804) 는 트렌치, (805) 는 게이트전극, (806) 은 게이트산화막, (808) 은 비트선접속 확산층, (809) 는 전하유지전극, (810) 은 용량절연막, (813) 은 비트선, (815) 는 접속공이다.
또, 스택구조는 도 50 에 나타내는 바와 같이, 워드선 즉, 게이트전극 (705) 의 위에 스택전극 (711) 을 형성하는 워드선상 스택전극방식에서, 도 52 에 나타내는 바와 같이, 워드선 (게이트전극; 905), 비트선 (913) 의 위에 스택전극 (911), 전하유지전극의 대극 (909) 으로 이루어지는 카패시터를 형성하는 비트선상 스택전극구조로 발전하였다.
최근에는, 시스템의 고속화에 의해 마이크로 프로세서 또는 게이트 어레이 등의 로직 디바이스와 메모리 디바이스간의 데이터 전송속도를 높이는 것이 강하게 요구되어 왔지만, 칩간의 데이터 전송속도를 높이기 위해서는, 전용의 입출력회로, 전용보드가 필요한 것 외에, 입출력회로 부분에서의 소비전력의 증대, 전용보드, 패키지를 위한 비용증대가 발생하여, 로직 디바이스와 메모리 디바이스를 1 개의 칩상에 탑재하는 것이 필요해지고 있다.
이 때, 로직 디바이스의 제조공정이, 기본적으로, CMOS 트랜지스터의 제조공정에서 충분한 것에 비교해서, 메모리 디바이스의 제조공정이, 기본적으로 CMOS 트랜지스터의 제조공정에 삼차원의 카패시터의 제조공정이 필요하다.
따라서, 로직 디바이스의 영역에 대하여, 삼차원의 카패시터의 제조공정이 완전히 여분의 공정이 되므로, 1 개의 칩의 비용이, 로직 디바이스 단독의 칩과 다이나믹 랜덤 엑세스 메모리 디바이스 단독의 칩보다 고가의 것이 되었다.
또한, 스택구조의 메모리 셀의 경우, 도 50 및 도 52 에 나타내는 바와 같이, MSO 트랜지스터의 게이트전극 형성후에, 스택전극 (711), (911), 전하유지전극의 대극 (709), (909) 각각으로 이루어지는 카패시터를 형성하기 때문에, MOS 트랜지스터 형성후의 열처리양이 증가하여, MOS 트랜지스터의 특성열화의 원인이 되고 있었다.
또, 트렌치 카패시터 구조에 있어서는, 게이트전극 형성전에 카패시터 구조를 만들기 때문에, MOS 트랜지스터의 특성열화라는 문제점은 발생하기 어렵지만, 카패시터용 전극, 용량절연막을 로직 디바이스 프로세스 이외에 형성하기 때문에, 공정수, 비용의 증대는 회피할 수 없었다.
이 문제점들을 해결하기 위해, 카패시터용 절연막과 트랜지스터용 절연막을 공용하여, 카패시터의 전극과 트랜지스터의 전극글 공용함으로써, CMOS 트랜지스터의 제조공정에서 다이나믹 랜덤 엑세스 메모리 디바이스를 제조하는 방식이 제안되었다 (예를 들면 문헌, 「ISSCC96, FP16.1」 참조). 그러나, 한 방식은 카패시터가 평면구조이기 때문에, 메모리 셀 면적이 너무 커졌다. 다른 하나의 방식은 똑같이 카패시터의 전극과 트랜지스터의 전극을 공용하는 방식이지만, 트랜지스터용 절연막을 형성하기 전에, 카패시터 형성예정영역의 기판에 트렌치를 파서, 홈의 표면을 카패시터의 전하유지전극으로 하는 트렌치 카패시터 구조였다 (예를 들면 일본 특개평 1-231363 호 공보 참조).
이 방식에서는, 트렌치를 채용한 만큼만, 카패시터 부분의 면적이 작아졌지만, 트랜지스터의 전극과 카패시터의 전하유지전극의 대극이 같은 배선층에서 이루어져 있기 때문에, 리소그래피 등의 가공정밀도만큼의 분리폭을 확보하고 있기 때문에, 카패시터용 절연막과 트랜지스터용 절연막을 공용하지 않는 타입의 트렌치 카패시터 구조의 메모리 셀보다 셀 사이즈가 커졌다. 또, 홈의 표면을 카패시터의 전하유지전극으로 하기 때문에, 전극의 표면적에 비례하여 반도체 기판과 전하유지전극 사이의 접합면적이 증가하여, 이에 의한 칩의 데이터 유지특성이 악화되는 것 외에 소프트에러특성도 악화되었다.
한편, 기판을 카패시터의 전하유지전극의 대극으로 하는 방식의 트렌치 카패시터 구조에 있어서는, 기판 표면을 전하유지전극의 대극으로 하기 때문에, 트랜지스터의 용량유지전극과 접속하는 확산영역에 집접 트렌치를 형성하면, 용량유지전극과 접속하는 확산영역과 용량대극의 기판과의 분리영역의 기생소자의 영향을 억제하는 것이 곤란하였다.
이 밖에, 다이나믹 랜덤 엑세스 메모리 디바이스는, 내부강압회로, 승압회로, 기판전위발생회로 등을 통상 갖고 있지만, 로직 디바이스에 있어서도, 대기시의 누설전류의 삭감을 위한 트랜지스터의 문턱치의 제어를 위한 내부강압회로, 승압회로, 기판전위발생회로가 필요하게 되었다.
이와 같은 전위발생회로에서는, 보상용량소자가 필수이지만, 다이나믹 랜덤 엑세스 메모리 디바이스에서는, 게이트전극을 통상 이용하고 있기 때문에, 칩내에서 큰 면적을 차지한다는 문제점이 있었다.
따라서, 본 발명은 상기 문제점을 감안하여 이루어진 것으로, 그 목적은 메모리 셀 특유의 공정을 극히 줄임과 동시에, 셀 사이즈의 축소 및, 내소프트 에러를 실현하는 반도체 장치 및 반도체 장치의 제조 방법을 제공하는 것이다.
도 1 은 본 발명의 제 1 실시예의 평면도이다.
도 2 는 도 1 의 X-X' 선에 따른 단면도이다.
도 3 은 본 발명의 제 1 실시예의 공정단면도 (도 1 의 X-X' 선에 따른 단면에 대응) 이다.
도 4 는 본 발명의 제 1 실시예의 공정단면도이다.
도 5 는 본 발명의 제 1 실시예의 공정단면도이다.
도 6 은 본 발명의 제 1 실시예의 공정단면도이다.
도 7 은 본 발명의 제 1 실시예의 공정단면도이다.
도 8 은 본 발명의 제 1 실시예의 공정단면도이다.
도 9 는 본 발명의 제 1 실시예의 공정단면도이다.
도 10 은 본 발명의 제 1 실시예의 공정단면도이다.
도 11 은 본 발명의 제 2 실시예의 평면도이다.
도 12 는 도 11 의 Z-Z' 선에 따른 단면도이다.
도 13 은 본 발명의 제 2 실시예의 공정단면도이다.
도 14 는 본 발명의 제 2 실시예의 공정단면도이다.
도 15 는 본 발명의 제 3 실시예의 평면도이다.
도 16 은 도 15 의 X-X' 선에 따른 단면도이다.
도 17 은 도 15 의 Y-Y' 선에 따른 단면도이다.
도 18 은 도 15 의 Z-Z' 선에 따른 단면도이다.
도 19 는 본 발명의 제 3 실시예의 공정단면도 (도 15 의 X-X' 선에 따른 단면에 대응) 이다.
도 20 은 본 발명의 제 3 실시예의 공정단면도 (도 15 의 Y-Y' 선에 따른 단면에 대응) 이다.
도 21 은 본 발명의 제 3 실시예의 공정단면도 (도 15 의 Z-Z' 선에 따른 단면에 대응) 이다.
도 22 는 본 발명의 제 3 실시예의 공정단면도 (도 15 의 X-X' 선에 따른 단면에 대응) 이다.
도 23 은 본 발명의 제 3 실시예의 공정단면도 (도 15 의 Y-Y' 선에 따른 단면에 대응) 이다.
도 24 는 본 발명의 제 3 실시예의 공정단면도 (도 15 의 Z-Z' 선에 따른 단면에 대응) 이다.
도 25 는 본 발명의 제 3 실시예의 공정단면도 (도 15 의 X-X' 선에 따른 단면에 대응) 이다.
도 26 은 본 발명의 제 3 실시예의 공정단면도 (도 15 의 Y-Y' 선에 따른 단면에 대응) 이다.
도 27 은 본 발명의 제 3 실시예의 공정단면도 (도 15 의 Z-Z' 선에 따른 단면에 대응) 이다.
도 28 은 본 발명의 제 3 실시예의 메모리 셀 어레이 이외의 주변 논리회로영역과 메모리 셀 어레이 영역의 경계영역의 공정단면도이다.
도 29 는 본 발명의 제 3 실시예의 공정단면도 (도 15 의 X-X' 선에 따른 단면에 대응) 이다.
도 30 은 본 발명의 제 3 실시예의 공정단면도 (도 15 의 Y-Y' 선에 따른 단면에 대응) 이다.
도 31 은 본 발명의 제 3 실시예의 공정단면도 (도 15 의 Z-Z' 선에 따른 단면에 대응) 이다.
도 32 는 본 발명의 제 3 실시예의 메모리 셀 어레이 이외의 주변 논리회로영역과 메모리 셀 어레이 영역의 경계영역의 공정단면도이다.
도 33 은 본 발명의 제 3 실시예의 공정단면도 (도 15 의 X-X' 선에 따른 단면에 대응) 이다.
도 34 는 본 발명의 제 3 실시예의 공정단면도 (도 15 의 Y-Y' 선에 따른 단면에 대응) 이다.
도 35 는 본 발명의 제 3 실시예의 공정단면도 (도 15 의 Y-Y' 선에 따른 단면에 대응) 이다.
도 36 은 본 발명의 제 3 실시예의 메모리 셀 어레이 이외의 주변 논리회로영역과 메모리 셀 어레이 영역의 경계영역의 공정단면도이다.
도 37 은 본 발명의 제 4 실시예의 공정단면도 (도 15 의 X-X' 선에 따른 단면에 대응) 이다.
도 38 은 본 발명의 제 4 실시예의 공정단면도 (도 15 의 Y-Y' 선에 따른 단면에 대응) 이다.
도 39 는 본 발명의 제 4 실시예의 공정단면도 (도 15 의 Z-Z' 선에 따른 단면에 대응) 이다.
도 40 은 본 발명의 제 4 실시예의 메모리 셀 어레이 이외의 주변 논리회로영역과 메모리 셀 어레이 영역의 경계영역의 단면도이다.
도 41 은 본 발명의 제 5 실시예의 단면도 (도 15 의 X-X' 선에 따른 단면에 대응) 이다.
도 42 는 본 발명의 제 5 실시예의 단면도 (도 15 의 Y-Y' 선에 따른 단면에 대응) 이다.
도 43 은 본 발명의 제 5 실시예의 단면도 (도 15 의 Z-Z' 선에 따른 단면에 대응) 이다.
도 44 는 본 발명의 제 5 실시예의 메모리 셀 어레이 이외의 주변 논리회로영역과 메모리 셀 어레이 영역의 경계영역의 단면도이다.
도 45 는 본 발명의 제 6 실시예의 단면도 (도 15 의 X-X' 선에 따른 단면에 대응) 이다.
도 46 은 본 발명의 제 6 실시예의 단면도 (도 15 의 Y-Y' 선에 따른 단면에 대응) 이다.
도 47 은 본 발명의 제 6 실시예의 단면도 (도 15 의 Z-Z' 선에 따른 단면에 대응) 이다.
도 48 은 평면 카패시터 구조를 갖는 종래 기술의 메모리 셀의 단면도이다.
도 49 는 트렌치의 표면을 카패시터 전하유지전극으로 하는 트렌치 카패시터 구조를 갖는 종래 기술의 메모리 셀의 단면도이다.
도 50 은 스택구조의 카패시터를 갖는 종래 기술의 메모리 셀의 단면도이다.
도 51 은 트렌치의 표면을 카패시터 전하유지전극의 대극으로 하는 트렌치 카패시터 구조를 갖는 종래 기술의 메모리 셀의 단면도이다.
도 52 는 스택구조의 카패시터 비트선의 위에 갖는 종래 기술의 메모리 셀의 단면도이다.
*도면의 주요부분에 대한 부호의 설명*
101, 201, 301, 401, 501, 601, 701, 801, 901 : 반도체기판
102, 202, 302, 402, 502, 602, 702, 802, 902 : 분해산화막 또는 선택산화
막
103, 203, 303, 403, 503, 603, 703, 803, 903 : 능동영역
104, 204, 304, 404, 604, 704, 804 : 트렌치
105, 205, 305, 405, 505, 605, 705, 805, 905 : 게이트전극 또는 워드선
106, 206, 306, 406, 506, 606, 706, 806, 906 : 게이트산화막
107, 207, 307, 407, 507, 607, 707, 807, 907 : 용량형성 확산층
108, 208, 308, 408, 508, 608, 708, 808, 908 : 비트선접속 확산층
109, 209, 309, 409, 711, 809, 911 : 전하유지전극
110, 210, 310, 410, 510, 610, 710, 810, 910 : 용량절연막
111, 211, 311, 411 : 용량전극접속 국소배선
112, 212, 312, 412 : 비트선접속 국소배선
113, 213, 313, 413, 513, 613, 713, 813, 913 : 비트선
114, 214, 314, 414, 714, 814 : 접속공
115, 215, 315, 415, 515, 615, 715, 815, 915 : 접속공
116, 216, 316, 416 : 접속공
121 : 포토레지스트
122, 222, 321 : 산화규소막
123, 223, 322 : 도전막
124, 224, 324 : 포토레지스트
125, 325 : 층간절연막
126, 326 : 포토레지스트
127, 329 : 도전막
128, 330 : 포토레지스트
129 : 층간절연막
130 : 포토레지스트
131 : 도전막
132 : 포토레지스트
323 : 인 및 붕소를 함유하는 산화규소막
327 : 주변 논리회로영역
328 : 메모리 셀 어레이 영역
331 : 티탄 실리사이드층
401A : 기판분리산화막
509. 609, 709, 909 : 전하유지전극의 대극
상기 목적을 달성하기 위해, 본원 제 1 시점의 반도체 장치는, 1 개의 트랜지스터와 1 개의 카패시터로 이루어지는 메모리 셀을 복수개 갖는 다이나믹 랜덤 엑세스 메모리를 구비한 반도체 장치에 있어서, 상기 트랜지스터의 게이트산화막과, 상기 카패시터의 용량절연막이 동일한 절연막층으로 이루어지고, 상기 트랜지스터의 게이트전극과, 상기 카패시터의 전하유지전극이 동일한 도전체층을, 희망하는 형상으로 불필요한 부분을 제거하여 이루어진 전극으로 이루어지고, 상기 카패시터의 전하유지전극의 대극이, 반도체기판 표면의 홈 즉 트렌치로 이루어지는 것을 특징으로 한다.
또 본원 제 2 시점의 반도체 장치는, 특히 상기 본원 제 1 시점의 반도체 장치에 있어서, 상기 다이나믹 랜덤 엑세스 메모리의 트랜지스터를 형성하기 위한 반도체기판 표면의 능동영역을 복수개 갖고, 상기 능동영역을 분리하기 위한 절연막으로 피복된 영역을 가지며, 상기 트렌치가 상기 능동영역을 분리하기 위한 상기 절연막으로 피복된 영역에 있어서, 상기 능동영역을 분리하기 위한 절연막을, 상기 능동영역 이외에 개구하여 형성되어 있는 것을 특징으로 한다.
또한, 본원 제 3 시점의 반도체 장치는, 특히 상기 본원 제 1 또는 제 2 시점의 반도체 장치에 있어서, 상기 트렌치의 형성위치가, 인접하는 게이트전극의 사이에 위치하고, 게이트전극과 동일한 도전막으로 형성된 카패시터의 전하유지전극의 일부 또는 전체가 상기 트렌치에 매설되어 있는 것을 특징으로 한다.
그리고, 본원 제 4 시점의 반도체 장치에 있어서는, 특히 상기 본원 제 1 내지 제 3 시점의 반도체 장치중의 어느 하나에 있어서, 게이트전극의 채널폭방향에 인접하는 능동영역이, 인접하는 게이트전극 1 개만큼씩 변위되는 배치로 되어 있고, 상기 트렌치가 상기 능동영역의 장변방향으로부터 90 도 변위된 방향으로 배치되어 있는 것을 특징으로 한다.
또, 본원 제 5 시점의 반도체 장치는, 특히 상기 본원 제 3 또는 제 4 시점의 반도체 장치에 있어서, 상기 트렌치에 매설된 전하유지전극과, 상기 트랜지스터가 형성되어 있는 능동영역의 용량접속부분을 선택형성시킨 도전체의 측방형성으로 접속한 것을 특징으로 한다.
또, 본원 제 6 시점의 반도체 장치는, 상기 본원 제 3 또는 제 4 시점의 반도체 장치에 있어서, 상기 트렌치에 매설된 전하유지전극과, 상기 트랜지스터가 형성되어 있는 능동영역의 용량접속부분을 선택성장시킨 실리콘으로 이루어진 도전체의 측방성장 및 이 도전체의 실리사이드화에 의한 측방성장으로 접속한 것을 특징으로 한다.
또, 본원 제 7 시점의 반도체 장치는, 특히 상기 본원 제 1 내지 제 6 시점의 반도체 장치중 어느 하나에 있어서, 상기 트랜지스터를 형성하는 능동영역이, 반도체기판과는 기판분리 산화규소막으로 분리되어 있는 것을 특징으로 한다.
또, 본원 제 8 시점의 반도체 장치는, 특히 상기 본원 제 1 내지 제 7 시점의 반도체 장치중 어느 하나에 있어서, 상기 트렌치가 메모리 셀 영역 이외의 영역에서도 형성되고, 용량소자로서 사용되는 것을 특징으로 한다.
또, 본 발명의 반도체 장치의 제조 방법은, 1 개의 트랜지스터와 1 개의 카패시터로 이루어지는 메모리 셀을 복수개 갖는 다이나믹 랜덤 엑세스 메모리를 구비한 반도체 장치의 제조 방법에 있어서, 상기 트랜지스터의 게이트산화막과 상기 카패시터의 용량절연막을 동일한 산화막형성공정으로 형성함과 동시에, 상기 트랜지스터의 게이트전극과 상기 카패시터의 전하유지전극을, 동일한 도전체층을 희망하는 형상으로 불필요한 부분을 제거하여 이루어지는 동일한 전극형성공정으로 형성하고, 상기 카패시터의 전하유지전극을 상기 도전체층측에 배치하고, 상기 전하유지전극의 대극을 반도체기판 표면의 홈, 즉 트렌치로 한 것을 특징으로 한다.
(실시예)
본 발명의 바람직한 실시의 형태에 대하여 설명한다. 본 발명의 반도체 장치는, 그의 바람직한 실시의 형태에 있어서, 1 개의 트랜지스터와 1 개의 카패시터로 이루어지는 메모리 셀을 복수개 갖는 다이나믹 랜덤 엑세스 메모리를 구비한 반도체 장치에 있어서, 트랜지스터의 게이트산화막 (도 2 의 106) 과 카패시터의 용량절연막 (도 2 의 110) 이 동일한 산화막형성공정에 의해서 형성된 절연막층으로 이루어지고, 트랜지스터의 게이트전극 (도 2 의 105) 과, 카패시터의 전하유지전극 (도 2 의 109) 이, 동일한 전극형성공정에 의해서 형성되고, 카패시터의 전하유지전극은, 반도체기판 표면에 형성된 트렌치로 이루어진다.
그리고, 본 발명은 그의 트렌치의 형성위치가, 인접하는 게이트전극의 사이에 위치하고, 게이트전극과 동일한 도전막으로 형성된 카패시터의 전하유지전극의 일부 또는 전체가, 상기 트렌치에 매설되어 있다 (예를 들면 도 12 참조).
또, 본 발명은 그의 바람직한 실시의 형태에 있어서, 용량전극접속 국소배선 (예를 들면 도 18 의 311) 과 비트선접속 국소배선 (예를 들면 도 18 의 312) 이, 동일한 배선형성공정으로 형성하고, 워드선 방향에 인접하는 능동영역 (예를 들면 도 16, 도 18 의 303) 이, 게이트전극 (워드선 ; 도 16 의 305) 1 개만큼씩 변위되는 배치로 함으로써, 통과워드선간의 분리산화막 (도 16 의 302) 의 영역이, 능동영역의 용량형성 확산층 (도 18 의 307) 의 Z-Z' 방향의 옆에 배치되고, 이 통과워드선간의 분리산화막영역에, 트렌치 (도 17, 도 18 의 304) 를 배치할 수 있고, 능동영역의 장변방향으로부터 90 도 변위된 방향, 즉, Z-Z' 방향으로 배치할 수 있다 (도 15 참조).
또, 전하유지전극의 패턴이 없고, 트렌치 (도 17 의 304) 가 양측의 게이트전극에 대하여, 각각 게이트전극의 최소분리간격의 1/4 정도까지 가까운 위치까지 근접시켜 배치함으로써, 트렌치의 개구공정만의 추가로 신뢰성이 높고, 면적을 절약하는 메모리 셀을 제공할 수 있다. 본 발명의 실시의 형태에 대하여 더욱 상세하게 설명하기 위해, 이하에서는 본 발명의 실시예에 대하여 도면을 참조하여 상세히 설명한다.
실시예 1
먼저, 본 발명의 반도체 기억장치의 제 1 실시예에 대하여 설명한다. 도 1 은 본 발명의 반도체 기억장치의 제 1 실시예를 설명하기 위한 평면도이다. 도 2 는 본 발명의 제 1 실시예를 설명하기 위한 단면도이며, 도 1 의 X-X' 선에 따른 단면을 나타내는 도면이다.
도 1 및 도 2 를 참조하여, 부호 (101) 은 반도체기판, (102) 는 분리산화막 소위 선택산화막, (103) 은 능동영역 즉 반도체기판 (101) 의 표면에서 선택산화막 (102) 에 싸여있지 않은 영역이다. (104) 는 트렌치이며, 이 트렌치 (104) 내부의 반도체기판 (101) 의 표면이 전하유지전극의 대극이 된다. 부호 (105) 는 게이트전극이며, 워드선을 겸한다. 이 게이트전극 (105) 과 능동영역 (103) 의 사이에는, 게이트산화막 (106) 이 존재한다. 부호 (107) 은 용량형성 확산층, (108) 은 비트선접속 확산층이다. (109) 는 전하유지전극이다. 전하유지전극 (109) 과 트렌치 (104) 내부의 반도체기판 (101) 표면의 사이에는, 용량절연막 (110) 이 존재한다. 부호 (111) 은 용량전극접속 국소배선이고, (112) 는 비트선접속 국소배선이다. 부호 (113) 은 비트선이다.
용량전극접속 국소배선 (111) 은 용량형성 확산층 (107) 과 전하유지전극 (109) 을 접속공 (114) 을 거쳐서 접속한다. 비트선접속 국소배선 (112) 은 비트선접속 확산층 (108) 과 비트선 (113) 을 접속공 (115), 접속공 (116) 을 거쳐서 접속한다.
본 실시예에서는, 게이트산화막 (106) 과 용량절연막 (110) 이 동일한 산화막형성공정에 의해 형성되고, 게이트전극 (105) 과 전하유지전극 (109) 이 동일한 전극형성공정에 의해 형성되는 것을 특징으로 한다.
또한, 마찬가지로, 용량전극접속 국소배선 (111) 과 비트선접속 국소배선 (112) 이 동일한 배선형성공정에 의해 형성된다.
본 실시예에 있어서의 공정의 공통화에 대하여, 그의 제조 방법으로 확인한다.
도 3 내지 도 10 은, 본 실시예에 관한 반도체 기억장치의 제조공정의 공정순서로 설명하기 위한 단면도이다. 도 3 내지 도 10 을 참조하여, 본 실시예에 관한 반도체 기억장치의 제조 방법에 대하여 이하에 설명한다.
먼저, 도 3 에 나타내는 바와 같이, 반도체기판 (101) 상에 분리산화막 (102), 능동영역 (103) 을 형성한 후, 트렌치 (104) 형성용 리소그래피의 포토레지스트 (121) 를 형성하고, 다음에, 도 4 에 나타내는 바와 같이, 이방성 에칭에 의해, 분리산화막 (102) 의 일부와 반도체기판 (101) 의 일부를 희망하는 깊이까지 제거한다.
다음에 포토레지스트 (121) 를 제거하고, 적당한 세정공정후, 열산화법 또는 화학적 기상성장법으로 산화규소막 (122) 을 형성하고, 다음에 다결정실리콘 및 금속실리사이드의 이층구조로 이루어지는 도전막 (123) 을 형성하고, 도 5 에 나타내는 바와 같이, 포토리소그래피에 의해 게이트전극 (105), 전하유지전극 (109) 의 패턴을 갖는 포토레지스트 (124) 를 형성한다.
다음에 이방성 에칭에 의해, 도전막 (123) 의 불필요한 부분을 제거하고, 도 6 에 나타내는 바와 같이, 게이트전극 (105), 전하유지전극 (109) 를 형성한다. 이 때, 게이트전극 (105) 아래의 산화규소막 (122) 이 게이트산화막 (106) 이 되고, 전하유지전극 (109) 아래의 산화규소막 (122) 이 용량절연막 (110) 이 된다.
다음에 포토레지스트 (124) 를 제거하고, 적당한 세정공정 및, 이온주입에 의한 불순물 도입공정에 의해, 용량형성 확산층 (107), 비트선접속 확산층 (108) 을 형성한 후, 층간절연막 (125) 을 형성하고, 도 7 에 나타내는 바와 같이, 포토리소그래피에 의해, 접속공 (114), 접속공 (115) 의 패턴을 갖는 포토레지스트 (126) 를 형성한다.
다음에 이방성 에칭에 의해, 층간절연막 (125) 의 불필요한 부분을 제거하고, 다음에 주로 알루미늄으로 이루어진 도전막 (127) 을 형성하고, 도 8 에 나타내는 바와 같이, 포토리소그래피에 의해 용량전극접속 국소배선 (111), 비트선접속 국소배선 (112) 의 패턴을 갖는 포토레지스트 (128) 를 형성한다.
다음에 이방성 에칭에 의해, 도전막 (127) 의 불필요한 부분을 제거하고, 용량전극접속 국소배선 (111), 비트선접속 국소배선 (112) 을 형성하고, 다시 포토레지스트 (124) 를 제거하고, 적당한 세정공정후, 층간절연막 (129) 을 형성하고, 도 9 에 나타내는 바와 같이 포토리소그래피에 의해 접속공 (116) 의 패턴을 갖는 포토레지스트 (130) 를 형성한다.
다음에 이방성 에칭에 의해, 층간절연막 (129) 의 불필요한 부분을 제거하고, 다음에 주로 알루미늄으로 이루어진 도전막 (131) 을 형성하고, 도 10 에 나타내는 바와 같이, 포토리소그래피에 의해 비트선 (113) 의 패턴을 갖는 포토레지스트 (132) 를 형성한다.
다음에 이방성 에칭에 의해, 도전막 (126) 의 불필요한 부분을 제거하고, 비트선 (113) 을 형성함으로써, 도 1 및 도 2 에 나타낸 메모리 셀의 구조가 완성된다.
또, 도 1 및 도 2 에서는, 도면이 번잡해지는 것을 피하기 위해, 도 3 부터 도 10 에서 나타낸 층간절연막에 관한 참고번호는 생략되어 있다. 또, 도 3 부터 도 10 까지의 제조공정의 설명에 있어서도, 불순물도입을 위해 필요한 것이 자명한 공정, 층간절연막의 평탄화의 공정 등은, 여러 가지의 조합이 있고, 또, 공지의 수법중에서 희망하는 수법을 채용할 수 있음과 동시에, 본 발명은 이들 수법을 특별히 한정하는 것은 아니므로, 설명을 생략한다. 이 밖에, 각 도전막, 절연막의 막두께, 배선의 치수에 관해서도, 다이나믹 랜덤 엑세스 메모리 구조에서 사용되고 있는 공지의 것을 이용하여 제조할 수 있으므로, 특정 수치는 생략하고 있다.
이상 설명한 바와 같이, 본 발명의 제 1 실시예에 있어서는, 게이트산화막 (106) 과 용량절연막 (110) 이 동일한 산화막형성공정에 의해서 형성되고, 게이트전극 (105) 과 전하유지전극 (109) 이 동일한 전극형성공정에 의해서 형성됨으로써, 트렌치 (104) 의 형성공정의 추가만으로, 통상의 1 층 게이트배선, 2 층 금속배선에 의하여 CMOS 논리디바이스와 동일한 공정수로 제조가능하게 한 것이다. 또, 메모리 셀의 면적도, 전하유지전극 (109) 과, 전하유지전극 (109) 과 게이트전극 (105) 과의 분리영역만큼만 커질 뿐이므로, 메모리전용설계로 형성된 메모리 셀 사이즈 (이는 워드선과 비트선의 피치로 셀 사이즈가 결정된다) 의 약 2 배까지 축소할 수 있다.
또, 본 실시예의 메모리 셀에 있어서는, 전하유지전극 (109) 을 반도체기판 (101) 에서가 아니라, 도전막측에 배치하고 있는, 즉 기판 (101) 을 커패시터의 전하유지전극 (108) 의 대극으로 하는 방식이므로, 소프트에러의 영향을, 스택구조의 메모리 셀과 마찬가지로 받기 어려우며, 또, 전하유지전극 (109) 과 반도체기판 (101) 사이의 접합면적도, 스택구조의 메모리 셀과 마찬가지로 작게할 수 있는 효과도 보이는 것이다.
또, 본 실시예에 있어서는, 2 개의 접속공 (114) 에 의해, 용량형성 확산층 (107) 과 전하유지전극 (109) 상 각각 다른 접속공을 개공하여 접속했지만, 다음에 설명하는 제 2 실시예와 같이, 1 개의 접속공 (114) 에 의해, 용량전극접속 국소배선 (111) 은 용량형성 확산층 (107) 과 전하유지전극 (109) 과 접속해도 좋다.
실시예 2
다음에, 본 발명의 제 2 실시예에 대하여 설명한다. 도 11 은 본 발명의 제 2 실시예를 설명하기 위한 평면도이다. 도 12 는 본 발명의 제 2 실시예를 설명하기 위한 단면도이며, 도 11 의 Z-Z' 선에 따른 단면을 나타내는 도면이다.
도 11 및 도 12 에 있어서, 부호 (201) 은 반도체기판, (202) 는 분리산화막, 소위 선택산화막, (203) 은 능동영역, 즉 반도체기판 (201) 의 표면에서 선택산화막 (202) 에 싸여있지 않은 영역이다. 부호 (204) 는 트렌치이며, 이 트렌치 (204) 내부의 반도체기판 (201) 의 표면이 전하유지전극의 대극이 된다. 부호 (205) 는 게이트전극이며, 워드선을 겸한다. 이 게이트전극 (205) 과 능동영역 (203) 의 사이에는, 게이트산화막 (206) 이 존재한다. 부호 (207) 은 용량형성 확산층, 208 은 비트선접속 확산층이다. 부호 (209) 는 전하유지전극이다. 전하유지전극 (209) 과 트렌치 (204) 내부의 반도체기판 (201) 표면과의 사이에는, 용량절연막 (210) 이 존재한다. 부호 (211) 은 용량전극접속 국소배선이고, 212 는 비트선접속 국소배선이다. 부호 (213) 은 비트선이다.
용량전극접속 국소배선 (211) 은, 용량형성 확산층 (207) 과 전하유지전극 (209) 을 접속공 (214) 을 거쳐서 접속한다. 비트선접속 국소배선 (212) 은 비트선접속 확산층 (208) 과 비트선 (213) 을 접속공 (215), 접속공 (216) 을 거쳐서 접속한다.
본 실시예에서는, 상기 제 1 실시예와 마찬가지로, 게이트산화막 (206) 과 용량절연막 (210) 이 동일한 산화막형성공정에 의해 형성되고, 게이트전극 (205) 과 전하유지전극 (209) 이 동일한 전극형성공정에 의해 형성된다.
또, 마찬가지로, 용량전극접속 국소배선 (211) 과 비트선접속 국소배선 (212) 이 동일한 배선형성공정에 의해 형성된다.
본 실시예에의 특징은, 전하유지전극 (209) 의 패턴이 완전히 트렌치 (204) 를 피복하고 있지 않고, 트렌치 (204) 가 상기 제 1 실시예와 비교하여, 선택산화막 (202) 상의 게이트전극 (205) 과 전하유지전극 (209) 의 간격의 1/4 정도까지, 선택산화막 (202) 상의 게이트전극 (205) 에 가까운 위치에 배치하고, 그만큼, 전하유지전극 (209) 의 패턴을, 상기 제 1 실시예의 전하유지전극 (109) 과 비교해서 작게 설계할 수 있고, 메모리 셀의 면적은 상기 제 1 실시예와 비교하여, 약 15 % 축소할 수 있는 점에서, 메모리전용 설계형성된 메모리 셀 사이즈와 비교하여, 약 1.5 배 축소할 수 있다.
본 실시예의 제조 방법은 상기 제 1 실시예에서 설명한 것과 거의 비슷하다. 단, 전술한 본 실시예의 특징과 같이, 전하유지전극 (209) 이 작음으로써, 게이트전극 (205) 과 전하유지전극 (209) 의 형성공정에, 작은 차이가 발생하므로, 그 공정에 있어서, 도 13 및 도 14 를 참조하여 설명한다. 도 13 및 도 14 는 상기 제 1 실시예의 도 5 및 도 6 에 각각 대응하고 있다.
도 13 에 나타내는 바와 같이, 트렌치 (204) 가 전하유지전극 (209), 게이트전극 (205) 의 패턴을 형성하는 포토레지스트에 의해 완전히 피복되어 있지 않기 때문에, 도 14 에 나타내는 바와 같이, 트렌치 (204) 의 상부의 도전막 (223) 이 게이트전극 (205) 과 전하유지전극 (209) 을 형성할 때, 도전막 (223) 의 두께정도, 에칭제거, 즉 에칭백된다. 이것이 상기 제 1 실시예와의 상이점이다.
실시예 3
다음에, 본 발명의 제 3 실시예에 대하여 설명한다. 도 15 는 본 발명의 제 3 실시예를 설명하기 위한 평면도이다. 또한, 도 15b 는 도 15a 의 게이트전극, 비트선 이외의 패턴과 번호의 대응을 나타내고 있다. 도 16 은 본 발명의 제 3 실시예의 구성을 설명하기 위한 단면도이며, 도 15a 의 X-X' 선에 따른 단면을 나타내는 도면이다. 도 17 은 본 발명의 제 3 실시예의 구성을 설명하기 위한 단면도이며, 도 15a 의 Y-Y' 선에 따른 단면을 나타내는 도면이다. 도 18 은 본 발명의 제 3 실시예의 구성을 설명하기 위한 단면도이며, 도 15a 의 Z-Z' 선에 따른 단면을 나타내는 도면이다.
도 15 내지 도 18 에 있어서, 부호 (301) 은 반도체기판, (302) 는 분리산화막, 소위 선택산화막, (303) 은 능동영역, 즉 반도체기판 (301) 의 표면에서, 선택산화막 (302) 에 싸여있지 않은 영역이다. 부호 (304) 는 트렌치이며, 이 트렌치 (304) 내부의 반도체기판 (301) 의 표면이 전하유지전극의 대극이 된다. 부호 (305) 는 게이트전극이며, 워드선을 겸한다. 게이트전극 (305) 과 능동영역 (303) 의 사이에는, 게이트산화막 (306) 이 존재한다. 부호 (307) 은 용량형성 확산층, (308) 은 비트선접속 확산층이다. 부호 (309) 는 전하유지전극이다. 전하유지전극 (309) 과 트렌치 (304) 내부의 반도체기판 (301) 표면과의 사이에는, 용량절연막 (310) 이 존재한다. 부호 (311) 은 용량전극접속 국소배선이고, 312 는 비트선접속 국소배선이다. 부호 (313) 은 비트선이다.
용량전극접속 국소배선 (311) 은 용량형성 확산층 (307) 과 전하유지전극 (309) 을 접속공 (314) 을 거쳐서 접속한다. 비트선접속 국소배선 (312) 은 비트선접속 확산층 (308) 과 비트선 (313) 을 접속공 (315), 접속공 (316) 을 거쳐서 접속한다.
본 실시예에서는, 상기 제 1 및 제 2 실시예와 마찬가지로, 게이트산화막 (306) 과 용량절연막 (310) 이 동일한 산화막형성공정에 의해 형성되고, 게이트전극 (305) 과 전하유지전극 (309) 이 동일한 전극형성공정에 의해 형성된다.
또, 마찬가지로, 용량전극접속 국소배선 (311) 과 비트선접속 국소배선 (312) 이 동일한 배선형성공정에 의해 형성된다.
본 실시예에의 특징, 즉 상기 제 1 및 제 2 실시예와 상이한 점에 대하여 이하에 설명한다.
① 제 1 상이점으로서는, 상기 제 1 및 제 2 실시예에서는, 메모리 셀의 트랜지스터의 게이트전극 (워드선) 의 채널폭방향 (리드선 방향) 에 인접하는 능동영역 (103.203) 이, 인접하는 게이트전극 (워드선 ; 105, 205) 2 개만큼씩 변위되는 배치에 대하여, 본 실시예에서는, 워드선 방향에 인접하는 능동영역 (303) 이 게이트전극 (워드선 ; 305) 1 개만큼씩 벗어나는 위치로 되어 있는 점이다.
② 제 2 상이점으로서는, 상기 제 1 및 제 2 실시예에서는, 트렌치 (104, 204) 가 능동영역 (103, 203) 의 장변방향, 즉 도 1 및 도 11 의 X-X' 방향으로 배치되어 있는 것에 대하여, 본 실시예에서는, 트렌치 (304) 가 능동영역 (303) 의 장변방향으로부터 90 도 변위된 방향, 즉, 도 15 의 Z-Z' 방향으로 배치되어 있는 점이다.
이 배치는, 본 실시예의 제 1 의 특징 (상기 (1) 참조) 인, 능동영역 (303) 의 배치방식에 의해 가능하게 되었다. 즉, 워드선 방향에 인접하는 능동영역 (303) 이, 게이트전극 (워드선 ; 305) 1 개만큼씩 변위되는 배치로 함으로써, 통과워드선간의 분리산화막 (302) 영역이, 능동영역 (303) 의 용량형성 확산층 (307) 의 Z-Z' 방향 어레이의 옆에 배치된다. 따라서, 이 통과워드선간의 분리산화막 (302) 영역에 트렌치 (304) 를 배치할 수 있고, 능동영역 (303) 의 장변방향으로부터 90 도 변위된 방향, 즉, 도 15 의 Z-Z' 방향으로 배치할 수 있다.
③ 제 3 의 상이점은, 전하유지전극의 패턴이 없고, 게이트전극 (305) 이 도 17 에 나타내는 바와 같이, 트렌치 (304) 가 양측의 게이트전극 (305) 에 각각 게이트전극 (305) 의 최소분리간격의 1/4 정도까지 가까운 위치에 배치되어 있어, 그 만큼, 게이트전극의 간격을, 상기 제 1, 제 2 실시예와 비교하여, 작게 설계할 수 있다. 본 실시예에 있어서, 메모리 셀의 면적은 상기 제 1 실시예와 비교하여, 약 35 % 축소할 수 있고, 또 상기 제 2 실시예와 비교하여, 약 25 배 축소할 수 있으며, 또한, 메모리전용 설계형성된 메모리 셀 사이즈와 비교하여, 약 1.1 배까지 축소할 수 있다.
본 실시예의 제조 방법은, 상기 제 1, 또는 상기 제 2 실시예에서 설명한 것과 거의 비슷하다. 단, 본 실시예의 특징인, 전하유지전극 (309) 의 리소그래피 패턴이 없음으로써, 게이트전극 (305) 과 전하유지전극 (309), 용량전극접속 국소배선 (311), 비트선접속 국소배선 (312) 의 형성공정에, 작은 차이가 발생하므로, 그 공정에 대하여, 도 19 부터 도 36 을 참조하여 이하에 설명한다. 이 공정은 상기 제 1 실시예에서는, 도 5, 도 6 에 대응하고, 상기 제 2 실시예에서는, 도 13, 도 14 에 대응한다.
도 19, 도 22, 도 25, 도 29, 도 33 은, 도 15 의 X-X' 선에 따른 공정단면도이며, 도 20, 도 23, 도 26, 도 30, 도 34 는, 도 15 의 Y-Y' 선에 따른 공정단면도이며, 도 21, 도 24, 도 27, 도 31, 도 35 는, 도 15 의 Z-Z' 선에 따른 공정단면도이다.
또 도 28, 도 32, 도 36 은 본 발명의 제 3 실시예의 메모리 셀 어레이 이외의 주변 논리회로영역과 메모리 셀 어레이영역의 경계영역의 공정단면도이다.
도 19, 도 20, 도 21 에 나타내는 바와 같이, 반도체기판 (301) 상에 분리산화막 (302), 능동영역 (303) 을 형성한 후, 트렌치 (304) 를 형성하고, 적당한 세정공정후, 열산화법 또는 화학적 기상성장법으로 산화규소막 (321) 을 형성하고, 다음에 다결정실리콘 및 금속실리사이드의 이층구조로 이루어지는 도전막 (322) 을 형성하고, 열산화법 또는 화학적 기상성장법으로, 인 및 붕소를 함유하는 산화규소막 (323) 을 형성하고, 다시 포토리소그래피에 의해 게이트전극 (305) 의 패턴을 갖는 포토레지스트 (324) 를 형성한다.
다음에 이방성 에칭에 의해, 인 및 붕소를 함유하는 산화규소막 (323), 도전막 (322) 의 불필요한 부분을 제거하고, 도 22, 도 23, 도 24 에 나타내는 바와 같이, 게이트전극 (305), 전하유지전극 (309) 을 형성한다. 이 때, 게이트전극 (305) 아래의 산화규소막 (322) 이 게이트산화막 (306) 이 되고, 전하유지전극 (309) 아래의 산화규소막 (322) 이 용량절연막 (310) 이 된다.
본 실시예에서는, 전하유지전극 (309) 의 패턴이 없기 때문에, 트렌치 (304) 가 포토레지스트에 의해 피복되어 있지 않고, 도 23, 도 24 에 나타내는 바와 같이, 게이트전극 (305) 의 포토레지스트 패턴으로 도전막 (322), 인 및 붕소를 함유하는 산화규소막 (323) 의 불필요한 부분을 제거할 때, 트렌치 (304) 의 상부의 도전막 (322), 인 및 붕소를 함유하는 산화규소막 (323) 이, 막형성시의 두께정도 에칭제거, 즉 에칭백되고, 트렌치 (304) 내에는 남아, 전하유지전극 (309) 이 된다.
다음에 포토레지스트 (324) 를 제거하고, 적당한 세정공정 및, 이온주입에 의한 불순물 도입공정에 의해, 용량형성 확산층 (307), 비트선접속 확산층 (308) 을 형성한 후, 층간절연막 (325) 을 형성하고, 도 25, 도 26, 도 27, 도 28 에 나타내는 바와 같이, 포토리소그래피에 의해, 접속공 (314), 접속공 (315) 의 패턴을 갖는 포토레지스트 (326) 를 형성한다. 여기서, 도 28 은, 메모리 셀 어레이 이외의 주변 논리회로영역 (327) 과 메모리 셀 어레이영역 (328) 의 경계영역의 단면도이다. 접속공 (314), 접속공 (315) 은, 셀프 얼라인 콘택트이므로, 포토레지스트 (326) 는 메모리 셀 어레이 영역 전역 (327) 에서 개구하는 패턴으로 되어 있다.
다음에 이방성 에칭에 의해, 층간절연막 (325) 의 불필요한 부분을 제거하고, 다음에 주로 다결정실리콘으로 이루어진 도전막 (329) 을 형성하고, 도 29, 도 30, 도 31, 도 32 에 나타내는 바와 같이, 포토리소그래피에 의해 용량전극접속 국소배선 (311), 비트선접속 국소배선 (312) 의 패턴을 갖는 포토레지스트 (330) 를 형성한다.
다음에 도전막 (326) 의 불필요한 부분을 제거하고, 용량전극접속 국소배선 (311), 비트선접속 국소배선 (132) 을 형성한 후, 이방성 에칭에 의해 주변 논리회로영역 (327) 의 층간절연막 (325) 의 불필요한 부분을 제거하고, 또한 도 33, 도 34, 도 35, 도 36 에 나타내는 바와 같이, 게이트전극 (305) 상의 인 및 붕소를 함유하는 산화규소막 (323) 을 기상 플루오르화 수소에 의해 선택 제거하고, 용량전극접속 국소배선 (311), 비트선접속 국소배선 (312), 용량형성 확산층 (307), 비트선접속 확산층 (308) 을 살리사이드화하여 티탄실리사이드층 (331) 을 형성한다.
이 후, 상기 제 1 실시예와 동일한 방법으로, 접속공 (316), 비트선 (313) 을 형성하여 메모리 셀 구조를 형성하고, 도 16, 도 17, 도 18 에 나타낸 단면형상을 얻는다.
실시예 4
다음에, 본 발명의 제 4 실시예에 대하여 설명한다. 본 실시예에 있어서, 메모리 셀의 평면 레이아우트, 기판구조는 상기 제 3 실시예와 비슷하다.
상기 제 3 실시예에서는, 용량전극접속 국소배선 (311), 비트선접속 국소배선 (312) 을 다결정실리콘의 도전막으로 형성했지만, 본 실시예에서는, 상기 제 3 실시예의 도 29, 도 30, 도 31, 도 32 에 상당하는 공정에 있어서, 도 37, 도 38, 도 39, 도 40 에 나타내는 바와 같이, 선택 에피택시얼 성장, 또는, 선택성장의 실리콘으로 형성하고, 선택성장의 측방성장에 의해, 용량형성 확산층 (307) 과 전하유지전극 (309) 을 접속한 용량전극접속 국소배선 (311) 을 형성하는 것이다.
본 실시예에서는, 상기 제 3 실시예와 동일한 구조 및 작용효과를 갖는 반도체 기억장치를, 포토리소그래피를 1 회 적게 하여 실현할 수 있다.
실시예 5
다음에, 본 발명의 제 5 실시예에 대하여 설명한다. 본 실시예는, 메모리 셀의 평면레이아우트, 기본구조는 상기 제 2 실시예, 상기 제 4 실시예와 비슷하다.
본 실시예에서는, 인 및 붕소를 함유하는 산화규소막 (323) 의 성장은 일어나지 않으며, 또, 접속공 (314), 접속공 (315) 의 패턴을 갖는 포토레지스트 (326) 의 형성도 일어나지 않는다. 따라서, 본 실시예에서는, 상기 제 3 실시예에서의 도 29, 도 30, 도 31, 도 32 와, 도 33, 도 34, 도 35, 도 36 에 상당하는 공정에 있어서, 도 41, 도 42, 도 43, 도 44 에 나타내는 바와 같이, 산화규소막 (325) 을 에칭백한 후에, 반도체 전면에 선택 에피택시얼 성장, 또는, 선택성장의 실리콘으로 형성하고, 또한 실리사이드화하여 티탄실리사이드층을 형성하고, 선택성장 및 그 실리사이드화의 측방성장에 의해, 용량형성 확산층 (307) 과 전하유지전극 (309) 을 접속한 용량전극접속 국소배선 (311) 을 형성하는 것이다.
본 실시예에서는, 상기 제 3 실시예와 동일한 구조 및 작용효과를 갖는 반도체 기억장치를, 포토리소그래피를 2 회 적게 하여 실현할 수 있다.
실시예 6
다음에, 본 발명의 제 6 실시예에 대하여 설명한다. 본 실시예는, SOI (silicon on insulator) 구조의 반도체 기판상에, 상기 제 3 실시예와 비슷한 메모리 셀 구조, 레이아우트를 실시한 것이다.
도 45, 도 46, 도 47 에 있어서, 부호 (401) 은 반도체기판, (401A) 은 기판분리 산화규소막, (402) 는 분리산화막, 소위 선택산화막인데, 본 실시예에서는, 다음에 설명하는 바와 같이, 기판분리 산화규소막 (401A) 과 이어져 있다. 부호 (403) 은 능동영역, 즉, 반도체기판 (401) 의 표면에서, 분리산화막 (402) 에 싸여있지 않은 영역이며, 본 실시예에서는, 위의 규소결정막이, 분리산화막 (402) 형성시에 규소결정막이 분리산화막 (402) 의 영역에서 규소결정막의 두께만큼, 모두 산화됨으로써 잘려나간 규소결정층이기도 하다. 부호 (404) 는 트렌치이고, 이 트렌치 (404) 내부의 반도체기판 (401) 의 표면이 전하유지전극의 대극이 된다. 부호 (405) 는 게이트전극이며, 워드선을 겸한다. 게이트전극 (405) 과 능동영역 (403) 의 사이에는, 게이트산화막 (406) 이 존재한다. 부호 (407) 은 용량형성 확산층, (408) 은 비트선접속 확산층이다. 부호 (409) 는 전하유지전극이다. 전하유지전극 (409) 과 트렌치 (404) 내부의 반도체기판 (401) 표면의 사이에는, 용량절연막 (410) 이 존재한다. 부호 (411) 은 용량전극접속 국소배선이고, (412) 는 비트선접속 국소배선이다. (413) 은 비트선이다.
용량전극접속 국소배선 (411) 은 용량형성 확산층 (407) 과 전하유지전극 (409) 을 접속공 (414) 을 거쳐서 접속한다. 비트선접속 국소배선 (412) 은 비트선접속 확산층 (408) 과 비트선 (413) 을 접속공 (415), 접속공 (416) 을 거쳐서 접속한다.
본 실시예에서는, 반도체기판이 규소기판상에 규소산화막, 규소결정이 된 SOI 기판 구조가 되어 있는데, 트렌치 (404) 를 분리산화막 (402) 과 이어져 있는 기판분리 산화규소막 (401A) 의 영역으로 개구하므로, 지금까지 설명한 제 1 부터 제 5 실시예와 완전히 동일한 제조 방법으로 형상 형성가능하다.
이상 설명한 바와 같이 본 발명에 의하면, 소프트에러에 강한, 반도체기판 표면을 전하유지전극의 대극으로 하는 메모리 셀 구조가, 게이트산화막과 용량절연막이 동일한 산화막형성공정에 의해서 형성되고, 게이트전극과 전하유지전극이 동일한 전극형성공정에 의해서 형성됨으로써, 트렌치의 형성공정의 추가만으로, 통상의 1 층 게이트배선, 2 층 금속배선의 CMOS 논리디바이스와 동일한 공정수로 제조가능한 효과를 보인다.
또, 본 발명에 의하면, 메모리 셀의 트랜지스터의 게이트전극 (워드선) 의 채널폭방향에 인접하는 능동영역이, 인접하는 게이트전극 (워드선) 2 개만큼씩 변위되는 배치에 대하여, 워드선 방향에 인접하는 능동영역이, 게이트전극 (워드선) 1 개만큼씩 벗어나는 위치에 배치되고, 트렌치가 능동영역의 장변으로부터 90 도 변위된 방향으로 배치되고, 즉, 워드선 방향에 인접하는 능동영역이, 게이트전극 (워드선) 1 개만큼씩 벗어나는 배치로 함으로써, 통과워드선간의 분리산화막 영역이, 능동영역의 용량형성 확산층의 옆에 배치되고, 이 통과워드선간의 분리산화막영역에 트렌치를 배치할 수 있고, 능동영역의 장변방향으로부터 90 도 변위된 방향으로 배치할 수 있고, 또한, 전하유지전극의 리소그래피 패턴을 없애고, 트렌치가 양측의 게이트전극에 각각 게이트전극의 최소분리간격의 1/4 정도까지 가까운 위치에 배치함으로써, 용량전극의 사이즈의 유지와 게이트전극의 간격의 축소의 양립이 가능하게 되어, 메모리 셀의 면적은 메모리전용 설계형성된 메모리 셀 사이즈와 비교하여, 약 1.1 배까지 축소할 수 있다.
또한 본 발명에서는, 트렌치 커패시터가, 게이트산화막과 동일한 절연막두께, 전극으로 형성되므로, 종래, 평면용량으로 형성되었던 보상용량과 치환함으로써 면적의 축소가 가능해진다.
또, 본 발명에 의하면, 트렌치를 분리산화막을 관통하여 형성하므로, 트랜지스터의 용량유지전극과 접속하는 확산영역에 직접 트렌치를 형성하여 발생하는 용량형유지전극과 접속하는 확산영역과 용량대극의 기판과의 분리영역의 기생소자의 영향을 억제하는 것을 가능하게 한다.

Claims (20)

1 개의 트랜지스터와 1 개의 커패시터로 이루어지는 메모리 셀을 복수개 갖는 다이나믹 랜덤 엑세스 메모리를 구비한 반도체 장치에 있어서,
상기 트랜지스터의 게이트산화막과 상기 커패시터의 용량절연막이 동일한 절연막층으로 이루어지고,
상기 트랜지스터의 게이트전극과 상기 커패시터의 전하유지전극이 동일한 도전체층을 희망하는 형상으로 불필요한 부분을 제거하여 형성된 것이며,
상기 커패시터의 전하유지전극의 대극이, 반도체기판 표면의 홈, 즉 트렌치로 이루어지는 것을 특징으로 하는 반도체 장치.
제 1 항에 있어서, 상기 다이나믹 랜덤 엑세스 메모리의 트랜지스터를 형성하기 위한 반도체기판 표면의 능동영역을 복수개 갖고,
상기 능동영역을 분리하기 위한 절연막으로 피복된 영역을 가지며,
상기 트렌치가, 상기 능동영역을 분리하기 위한 상기 절연막으로 피복된 영역에 있어서, 상기 능동영역을 분리하기 위한 절연막에 상기 능동영역 이외의 소정 부분에 개구부를 형성하여 형성되어 있는 것을 특징으로 하는 반도체 장치.
제 1 항 또는 제 2 항에 있어서, 상기 트렌치의 형성위치가, 인접하는 게이트전극의 사이에 위치하고,
상기 게이트전극과 동일한 도전막으로 형성된 커패시터의 전하유지전극의 일부 또는 전체가 상기 트렌치에 매설되어 있는 것을 특징으로 하는 반도체 장치.
제 1 항 또는 제 2 항에 있어서, 상기 게이트전극의 채널폭방향에 인접하는 능동영역이, 인접하는 게이트전극 1 개만큼씩 변위되는 배치로 되어 있고,
상기 트렌치가 상기 능동영역의 장변방향으로부터 90 도 변위된 방향으로 배치되어 있는 것을 특징으로 하는 반도체 장치.
제 3 항에 있어서, 상기 트렌치에 매설된 전하유지전극과, 상기 트랜지스터가 형성되어 있는 능동영역의 용량접속부분을 선택성장시킨 도전체의 측방성장형성으로 접속한 것을 특징으로 하는 반도체 장치.
제 3 항에 있어서, 상기 트렌치에 매설된 전하유지전극과, 상기 트랜지스터가 형성되어 있는 능동영역의 용량접속부분을 선택성장시킨 실리콘으로 이루어진 도전체의 측방성장 및 이 도전체의 실리사이드화에 의한 측방성장으로 접속한 것을 특징으로 하는 반도체 장치.
제 1 항 또는 제 2 항에 있어서, 상기 트랜지스터를 형성하는 능동영역이, 반도체기판과는 기판분리 산화규소막으로 분리되어 있는 것을 특징으로 하는 반도체 장치.
제 1 항 또는 제 2 항에 있어서, 상기 트렌치가 메모리 셀 영역 이외의 영역에서도 형성되고, 용량소자로서 사용되는 것을 특징으로 하는 반도체 장치.
1 개의 트랜지스터와 1 개의 커패시터로 이루어지는 메모리 셀을 복수개 갖는 다이나믹 랜덤 엑세스 메모리를 구비한 반도체 장치에 있어서,
상기 메모리 셀의 커패시터를 구성하는 트렌치가, 인접하는 게이트전극의 사이에 배치되어 있는 것을 특징으로 하는 반도체 장치.
1 개의 트랜지스터와 1 개의 커패시터로 이루어지는 메모리 셀을 복수개 갖는 다이나믹 랜덤 엑세스 메모리를 구비한 반도체 장치에 있어서,
상기 메모리 셀의 트랜지스터의 게이트전극의 채널폭방향에 인접하는 능동영역이, 인접하는 게이트전극 1 개만큼씩 변위되는 배치로 되어 있고,
상기 메모리 셀의 커패시터를 구성하는 트렌치가, 상기 능동영역의 장변방향으로부터 90 도 변위된 방향으로 배치되어 있는 것을 특징으로 하는 반도체 장치.
제 9 항에 있어서, 상기 커패시터의 전하유지전극의 일부 또는 전체가 상기 게이트전극과 동일한 도전막으로 형성되고, 상기 트렌치에 매설되어 있는 것을 특징으로 하는 반도체 장치.
제 9 항 또는 제 11 항에 있어서, 상기 메모리 셀의 트랜지스터의 게이트산화막과 상기 커패시터의 용량절연막이 동일한 절연막층으로 이루어지고, 상기 트랜지스터의 게이트전극과 상기 커패시터의 전하유지전극이, 동일한 도전체층을, 희망하는 형상으로 불필요한 부분을 제거하여 이루어진 전극으로 이루어지는 것을 특징으로 하는 반도체 장치.
1 개의 트랜지스터와 1 개의 커패시터로 이루어지는 메모리 셀을 복수개 갖는 다이나믹 랜덤 엑세스 메모리를 구비한 반도체 장치의 제조 방법에 있어서,
상기 트랜지스터의 게이트산화막과 상기 커패시터의 용량절연막을 동일한 산화막형성공정으로 형성함과 동시에,
상기 트랜지스터의 게이트전극과 상기 커패시터의 전하유지전극을, 동일한 도전체층을 희망하는 형상으로 불필요한 부분을 제거하여 이루어지는 동일한 전극형성공정으로 형성하고,
상기 커패시터의 전하유지전극을 상기 도전체층측에 배치하고, 상기 전하유지전극의 대극을 반도체기판 표면의 홈, 즉 트렌치로 하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
제 13 항에 있어서, 상기 트랜지스터의 능동영역을 분리하기 위한 절연막으로 피복된 영역에 있어서, 상기 절연막의 상기 능동영역 이외의 소정 부분에 개구부를 형성함으로써, 상기 트렌치를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
제 13 항 또는 제 14 항에 있어서, 상기 트렌치를 인접하는 게이트전극의 사이에 형성하고, 상기 게이트전극과 동일한 도전막으로 형성되는 커패시터의 전하유지전극을 그의 일부 또는 전체가 상기 트렌치에 매설되도록 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
제 13 항 또는 제 14 항에 있어서, 상기 게이트전극의 채널폭방향에 인접하는 능동영역을, 인접하는 게이트전극 1 개만큼씩 변위되는 배치가 되도록 형성하고,
상기 트렌치를 상기 능동영역의 장변방향으로부터 90 도 변위된 방향으로 배치하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
제 15 항에 있어서, 상기 트렌치에, 그의 일부 또는 전체가 매설된 상기 전하유지전극과, 상기 트랜지스터가 형성되는 능동영역의 용량접속부분을 선택성장시킨 도전체를 측방성장시켜 접속하는 것을 특징으로 하는 반도체 장치의 제조 방법.
제 15 항에 있어서, 상기 트렌치에, 그의 일부 또는 전부가 매설된 전하유지전극과, 상기 트랜지스터가 형성되는 능동영역의 용량접속부분을 선택성장시킨 실리콘으로 이루어진 도전체의 측방성장 및, 상기 도전체의 실리사이드화에 의한 측방성장으로 접속하는 것을 특징으로 하는 반도체 장치의 제조 방법.
제 10 항에 있어서, 상기 커패시터의 전하유지전극의 일부 또는 전체가 상기 게이트전극과 동일한 도전막으로 형성되고, 상기 트렌치에 매설되어 있는 것을 특징으로 하는 반도체 장치.
제 10 항 또는 제 19 항에 있어서, 상기 메모리 셀의 트랜지스터의 게이트산화막과 상기 커패시터의 용량절연막이 동일한 절연막층으로 이루어지고, 상기 트랜지스터의 게이트전극과 상기 커패시터의 전하유지전극이, 동일한 도전체층을, 희망하는 형상으로 불필요한 부분을 제거하여 이루어진 전극으로 이루어지는 것을 특징으로 하는 반도체 장치.
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