JPH01231363A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH01231363A JPH01231363A JP63056060A JP5606088A JPH01231363A JP H01231363 A JPH01231363 A JP H01231363A JP 63056060 A JP63056060 A JP 63056060A JP 5606088 A JP5606088 A JP 5606088A JP H01231363 A JPH01231363 A JP H01231363A
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- semiconductor substrate
- memory cell
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 47
- 239000000758 substrate Substances 0.000 claims abstract description 31
- 239000010410 layer Substances 0.000 abstract description 16
- 239000011229 interlayer Substances 0.000 abstract description 5
- 238000010276 construction Methods 0.000 abstract 1
- 239000003990 capacitor Substances 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 108091006146 Channels Proteins 0.000 description 1
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 1
- 239000012776 electronic material Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ダイナミックＲＡＭに関し、特に、メモリセ
ルの容量素子に溝型容量素子を用いたダイナミックＲＡ
Ｍに適用して有効な技術に関するものである。
ルの容量素子に溝型容量素子を用いたダイナミックＲＡ
Ｍに適用して有効な技術に関するものである。
ダイナミックＲＡＭのメモリセルは、トランスファＭＩ
ＳＦＥＴと容量素子からなるが、メモリセルの微細化を
図るため、前記容量素子として溝型容量素子（トレンチ
キャパシタ）が開発された。
ＳＦＥＴと容量素子からなるが、メモリセルの微細化を
図るため、前記容量素子として溝型容量素子（トレンチ
キャパシタ）が開発された。
これは、工業調査会発行、「電子材料Ｊ、１９８６年１
月号、Ｐ５６の第３図に示されているように、半導体基
板の主面に溝（トレンチ）を堀り、この溝の中に誘電体
膜を介して多結晶シリコン膜等を埋め込んで形成したも
のである。溝の周囲には半導体基板と反対導電型の半導
体領域が設けられ、この半導体領域はトランスファＭＩ
５ＦＥＴに接続される。そして、トランスファＭＩＳ
ＦＥＴのグー１−電極は、半導体基板上のワード線が兼
ねるようになっている。ところで、従来の溝型容量素子
を使ったメモリセルは、前記溝の中の電極とワード線と
を半導体基板上の異る層の導電膜で形成して、その溝の
中の電極には電ｇ電位Ｖｃｃ等の定電位を印加するよう
にしていた。すなわち、溝の中の電極は、半導体基板上
の第１層目の導電膜で形成し、前記ワード線は第２層目
の導電膜で形成し、またそれらの間は１Ｍ間絶縁膜で絶
縁しするようにしていた。
月号、Ｐ５６の第３図に示されているように、半導体基
板の主面に溝（トレンチ）を堀り、この溝の中に誘電体
膜を介して多結晶シリコン膜等を埋め込んで形成したも
のである。溝の周囲には半導体基板と反対導電型の半導
体領域が設けられ、この半導体領域はトランスファＭＩ
５ＦＥＴに接続される。そして、トランスファＭＩＳ
ＦＥＴのグー１−電極は、半導体基板上のワード線が兼
ねるようになっている。ところで、従来の溝型容量素子
を使ったメモリセルは、前記溝の中の電極とワード線と
を半導体基板上の異る層の導電膜で形成して、その溝の
中の電極には電ｇ電位Ｖｃｃ等の定電位を印加するよう
にしていた。すなわち、溝の中の電極は、半導体基板上
の第１層目の導電膜で形成し、前記ワード線は第２層目
の導電膜で形成し、またそれらの間は１Ｍ間絶縁膜で絶
縁しするようにしていた。
本発明者は、前記溝型容量素子の溝の中の電極とワード
線を半導体基板上の異る層の導電膜で形成し、さらにそ
れらの間を絶縁膜で絶縁したダイナミックＲＡＭを検討
した結果、メモリセルの構造が複雑になり、製造工程が
多くなるので、製造コストが高くなるという問題点を見
出した。
線を半導体基板上の異る層の導電膜で形成し、さらにそ
れらの間を絶縁膜で絶縁したダイナミックＲＡＭを検討
した結果、メモリセルの構造が複雑になり、製造工程が
多くなるので、製造コストが高くなるという問題点を見
出した。
本発明の目的は、大容量でかつ安価なダイナミックＲＡ
Ｍを提供することにある。
Ｍを提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、半導体基板上の所定のワード線に接続された
トランスファＭＩＳＦＥＴと、該トランスファＭ Ｉ
Ｓ ＦＥＴに接続された溝型容量素子からなるメモリセ
ルを備え、前記溝型容量素子の溝の中の電極が、前記所
定のワード線の隣りのワード線の下に設けられた半導体
記憶装置において。
トランスファＭＩＳＦＥＴと、該トランスファＭ Ｉ
Ｓ ＦＥＴに接続された溝型容量素子からなるメモリセ
ルを備え、前記溝型容量素子の溝の中の電極が、前記所
定のワード線の隣りのワード線の下に設けられた半導体
記憶装置において。
前記溝型容量素子の電極と、該電極が設けられている溝
の上の前記ワード線とを一体形成にしたものである。
の上の前記ワード線とを一体形成にしたものである。
上述した手段によれば、容量素子が溝型容量素子である
ので、大容量のダイナミックＲＡＭを得ることができる
。また、溝型容量素子の溝の中の電極とワード線が、半
導体基板上の同層の導電膜からなり、またそれらの間に
絶縁膜を介在させないので、半導体基板上に設けられる
導電膜の層数を少くして、メモリセルの構造を簡単にす
ることができる。これにより、ＩＢ造ココスト安価なダ
イナミックＲＡＭを得ることができる。
ので、大容量のダイナミックＲＡＭを得ることができる
。また、溝型容量素子の溝の中の電極とワード線が、半
導体基板上の同層の導電膜からなり、またそれらの間に
絶縁膜を介在させないので、半導体基板上に設けられる
導電膜の層数を少くして、メモリセルの構造を簡単にす
ることができる。これにより、ＩＢ造ココスト安価なダ
イナミックＲＡＭを得ることができる。
以下１本発明の一実施例のダイナミックＲＡＭを図面を
用いて説明する。
用いて説明する。
第１図は、本発明の一実施例のダイナミックＲＡＭのメ
モリセルの平面図であり、主にそのメモリセルを構成す
るための半導体領域を示した平面図、 第２図は、ダイナミックＲＡＭの第１図と同じ部分の平
面図であり、半導体基板上におけるメモリセル領域を分
り易くするため、メモリセル領域を二点鎖線で囲んで示
した平面図である。
モリセルの平面図であり、主にそのメモリセルを構成す
るための半導体領域を示した平面図、 第２図は、ダイナミックＲＡＭの第１図と同じ部分の平
面図であり、半導体基板上におけるメモリセル領域を分
り易くするため、メモリセル領域を二点鎖線で囲んで示
した平面図である。
第３図は、第１図に示したメモリセルの■−■切断線に
おける断面図、 第４図は、第１図に示したメモリセルのＩＶ−ＩＶ切断
線における断面図、 第５図は、第１図に示したメモリセルの等価回路図であ
る。
おける断面図、 第４図は、第１図に示したメモリセルのＩＶ−ＩＶ切断
線における断面図、 第５図は、第１図に示したメモリセルの等価回路図であ
る。
なお、第１図及び第２図は、メモリセルの構成を見易く
するため、フィールド絶縁膜以外の絶縁膜を図示してい
ない。
するため、フィールド絶縁膜以外の絶縁膜を図示してい
ない。
まず、第５図を用いて１本発明の一実施例のダイナミッ
クＲＡＭのメモリセルの回路構成を説明する。
クＲＡＭのメモリセルの回路構成を説明する。
第５図において、 １０１．１０２．１０３はデータ線
であり、２０１．２０２．２０３．２０４はワード線で
ある。Ｍｌ、Ｍ２．Ｍ３．Ｍ４．Ｍ５．Ｍ６はメモリセ
ルであり、トランスファＭＩＳＦＥＴＱＩ、Ｑ２゜Ｑ３
．Ｑ４．Ｑ５．Ｑ６と、容量素子Ｃ１，Ｃ２゜Ｃ３，Ｃ
４，Ｃ５，Ｃ６からなり、それぞれは第５図に示したよ
うに接続されている。
であり、２０１．２０２．２０３．２０４はワード線で
ある。Ｍｌ、Ｍ２．Ｍ３．Ｍ４．Ｍ５．Ｍ６はメモリセ
ルであり、トランスファＭＩＳＦＥＴＱＩ、Ｑ２゜Ｑ３
．Ｑ４．Ｑ５．Ｑ６と、容量素子Ｃ１，Ｃ２゜Ｃ３，Ｃ
４，Ｃ５，Ｃ６からなり、それぞれは第５図に示したよ
うに接続されている。
前記メモリセルＭ１〜Ｍ６のそれぞれは、第１図乃至第
４図に示すように、ｐ−型単結晶シリコンからなる半導
体基板１上に設けられ、それらの周囲はフィールド絶縁
膜２とｐ型チャネルストッパ領域３とで囲まれている。
４図に示すように、ｐ−型単結晶シリコンからなる半導
体基板１上に設けられ、それらの周囲はフィールド絶縁
膜２とｐ型チャネルストッパ領域３とで囲まれている。
第２図には、第５図に示したメモリセルＭ１〜Ｍ６の中
のメモリセルＭ４とメモリセルＭ５が設けられている領
域を二点差線で囲んで示している。次に、その２つのメ
モリセルのうち、まずメモリセルＭ５の構成を説明する
。他のメモリセルは、メモリセルＭ５と同様の構成とな
っている。
のメモリセルＭ４とメモリセルＭ５が設けられている領
域を二点差線で囲んで示している。次に、その２つのメ
モリセルのうち、まずメモリセルＭ５の構成を説明する
。他のメモリセルは、メモリセルＭ５と同様の構成とな
っている。
メモリセルＭ５のトランスファＭＩＳＦＥＴＱ５は、半
導体基板１の表面の薄い酸化シリコン膜からなるゲート
絶縁膜４と、ワード線２０３と、ソース、ドレインにな
るｎ°型半導体領域５とで構成されている。このように
、ワード線２０３のメモリセルＭ５の内のゲート絶縁膜
４の上の部分が、トランスファＭＩＳＦＥＴＱ５のゲー
ト電極を兼ねている６次に、メモリセルＭ５の容量素子
Ｃは、半導体基板１の主面部に設けられた溝（トレンチ
）３０４を用いて構成したものであり、半導体基板１の
その溝３０４の表面の薄い酸化シリコン膜からなる誘電
体膜６と、半導体基板１の溝３０４の周囲のｎ°型半導
体領域７と、前記トランスファＭＩＳＦＥＴＱ５のゲー
ト電極となったワード線２０３の隣りのワード線２０４
の前記溝３０４の中に埋込まれた部分とで構成されてい
る。溝３０４は、データ線１０２とワード線２０４が交
差した部分の下の非常に小さな領域に形成されている。
導体基板１の表面の薄い酸化シリコン膜からなるゲート
絶縁膜４と、ワード線２０３と、ソース、ドレインにな
るｎ°型半導体領域５とで構成されている。このように
、ワード線２０３のメモリセルＭ５の内のゲート絶縁膜
４の上の部分が、トランスファＭＩＳＦＥＴＱ５のゲー
ト電極を兼ねている６次に、メモリセルＭ５の容量素子
Ｃは、半導体基板１の主面部に設けられた溝（トレンチ
）３０４を用いて構成したものであり、半導体基板１の
その溝３０４の表面の薄い酸化シリコン膜からなる誘電
体膜６と、半導体基板１の溝３０４の周囲のｎ°型半導
体領域７と、前記トランスファＭＩＳＦＥＴＱ５のゲー
ト電極となったワード線２０３の隣りのワード線２０４
の前記溝３０４の中に埋込まれた部分とで構成されてい
る。溝３０４は、データ線１０２とワード線２０４が交
差した部分の下の非常に小さな領域に形成されている。
前記容量素子Ｃ５のｎ４型半導体領域７は、トランスフ
ァＭＩＳＦＥＴＱ５の２つあるｎ゛型半導体領域５のう
ちの一方と接続している。このように、容量素子Ｃ５は
、溝３０４を用いた溝型容量素子（トレンチキャパシタ
）となっている。
ァＭＩＳＦＥＴＱ５の２つあるｎ゛型半導体領域５のう
ちの一方と接続している。このように、容量素子Ｃ５は
、溝３０４を用いた溝型容量素子（トレンチキャパシタ
）となっている。
第１図、第２図及び第４図に示したように、前記容量素
子Ｃ５を構成するため溝３０４の中を埋込んだワード線
２０４は、フィールド絶縁膜２の上を延在して、前記メ
モリセルＭ５の隣りのメモリセルＭ４のトランスファＭ
ＩＳＦＥＴＱ４のゲート電極となっている。一方、メモ
リセルＭ５のトランスファＭＩＳＦＥＴＱ５のゲート電
極となっていたワード線２０３は、メモリセルＭ４の領
域では、そのメモリセルＭ４の容量素子Ｃ４の溝３０２
の中の電極を構成するため、その溝３０２の中を埋め込
んでいる。第１図及び第２図には、前記ワード線２０３
、２０４の他に、ワード線２０２．２０５．２０６が示
されているが、これらワード１ＩＱ２０２．２０５．２
０６も前記ワード線２０３．２０４と同様に、それぞれ
の下の溝３０１、３０５．３０３を用いて構成される溝
型容量素子（符号を付していない）の一方の電極となっ
ている。すなわち、ワード線２０２〜２０６と、それら
の下に設けられている溝型容量素子の溝３０１〜３０５
の中の電極とが、半導体基板１上における同層の導電膜
を用いて一体形成となっている。なお、溝３０１〜３０
５を用いて構成される溝型容量素子の前記と異るもう一
方の電極は、溝３０１〜３０５の周囲に設けられている
ｎ゛型半導体領域７からなっている。
子Ｃ５を構成するため溝３０４の中を埋込んだワード線
２０４は、フィールド絶縁膜２の上を延在して、前記メ
モリセルＭ５の隣りのメモリセルＭ４のトランスファＭ
ＩＳＦＥＴＱ４のゲート電極となっている。一方、メモ
リセルＭ５のトランスファＭＩＳＦＥＴＱ５のゲート電
極となっていたワード線２０３は、メモリセルＭ４の領
域では、そのメモリセルＭ４の容量素子Ｃ４の溝３０２
の中の電極を構成するため、その溝３０２の中を埋め込
んでいる。第１図及び第２図には、前記ワード線２０３
、２０４の他に、ワード線２０２．２０５．２０６が示
されているが、これらワード１ＩＱ２０２．２０５．２
０６も前記ワード線２０３．２０４と同様に、それぞれ
の下の溝３０１、３０５．３０３を用いて構成される溝
型容量素子（符号を付していない）の一方の電極となっ
ている。すなわち、ワード線２０２〜２０６と、それら
の下に設けられている溝型容量素子の溝３０１〜３０５
の中の電極とが、半導体基板１上における同層の導電膜
を用いて一体形成となっている。なお、溝３０１〜３０
５を用いて構成される溝型容量素子の前記と異るもう一
方の電極は、溝３０１〜３０５の周囲に設けられている
ｎ゛型半導体領域７からなっている。
前記ワード線２０２〜２０６は、例えば多結晶シリコン
膜の上にタングステンシリサイド膜等の高融点金属シリ
サイド膜を積層して構成した２層膜からなっている。そ
して、この上には層間絶縁膜８を介して、第１層目のア
ルミニウム膜からなるデータ線１０１．１０２が延在し
ている。データ線１０１．１０２は、接続口９を通して
、所定のトランスファＭＩＳＦＥＴに接続されている。
膜の上にタングステンシリサイド膜等の高融点金属シリ
サイド膜を積層して構成した２層膜からなっている。そ
して、この上には層間絶縁膜８を介して、第１層目のア
ルミニウム膜からなるデータ線１０１．１０２が延在し
ている。データ線１０１．１０２は、接続口９を通して
、所定のトランスファＭＩＳＦＥＴに接続されている。
なお１本実施例のダイナミックＲＡＭは、半導体基板１
上に設けられているアルミニウム膜が１層のみである。
上に設けられているアルミニウム膜が１層のみである。
通常のダイナミックＲＡＭでは、まず、半導体基板１上
の全域に例えば多結晶シリコン膜を形成して溝の中を埋
め、これをパターニングして溝の中の電極を形成する。
の全域に例えば多結晶シリコン膜を形成して溝の中を埋
め、これをパターニングして溝の中の電極を形成する。
次に、その溝の中の電極の半導体基板１上に露出した部
分の表面を熱酸化して、酸化シリコン１漠からなる層間
絶縁膜を形成し、この後、ワード線を形成するための例
えば多結晶シリコン膜と高融点金属シリサイド膜からな
る２層膜を形成する。そして、その２層膜をパターニン
グしてワード線を形成している。しかし、本実施例のダ
イナミックＲＡＭでは、メモリセルを前述した構造にし
たことにより、溝３０１〜３０５の中を埋めて半導体基
板１上の全域に１例えば多結晶シリコン膜と高融点金属
シリサイド膜からなる２層膜（ポリサイド膜）を形成し
、これをパターニングして、溝３０１〜３０５の中の電
極とワード線２０２〜２０６を形成する。すなわち、溝
３０１〜３０５の中の電極とワード線２０２〜２０６を
同時に形成することができる。
分の表面を熱酸化して、酸化シリコン１漠からなる層間
絶縁膜を形成し、この後、ワード線を形成するための例
えば多結晶シリコン膜と高融点金属シリサイド膜からな
る２層膜を形成する。そして、その２層膜をパターニン
グしてワード線を形成している。しかし、本実施例のダ
イナミックＲＡＭでは、メモリセルを前述した構造にし
たことにより、溝３０１〜３０５の中を埋めて半導体基
板１上の全域に１例えば多結晶シリコン膜と高融点金属
シリサイド膜からなる２層膜（ポリサイド膜）を形成し
、これをパターニングして、溝３０１〜３０５の中の電
極とワード線２０２〜２０６を形成する。すなわち、溝
３０１〜３０５の中の電極とワード線２０２〜２０６を
同時に形成することができる。
以上説明したように、半導体基板１上の所定のワード線
（例えば２０３）に接続されたトランスファＭＩＳＦＥ
Ｔ（例えばＱ５）と、該トランスファＭｌ５ＦＥＴ（Ｃ
５）に接続された溝型容量素子（例えばＣ，５）からな
るメモリセル（例えばＭ５）を備え、前記溝型容量素子
（Ｃ５）の溝（３０４）の中の電極が、前記所定のワー
ド線（例えば２０３）の隣りのワード線（例えば２０４
）の下に設けられた半導体記憶装置において、前記溝型
容量素子（Ｃ５）の電極と、該電極が設けられている溝
の上の前記ワード線とを一体形成にしたことにより、大
容量のダイナミックＲＡＭの半導体基板１上に設けられ
る導電膜の暦数を少くすることができ、またワード線と
、容量素子の電極とを異る層で形成した場合にそれらの
間を絶縁するために必要となる層間絶縁膜をなくすこと
ができる。これより、製造コストを低減して、安価なダ
イナミックＲＡＭを得ることができる。
（例えば２０３）に接続されたトランスファＭＩＳＦＥ
Ｔ（例えばＱ５）と、該トランスファＭｌ５ＦＥＴ（Ｃ
５）に接続された溝型容量素子（例えばＣ，５）からな
るメモリセル（例えばＭ５）を備え、前記溝型容量素子
（Ｃ５）の溝（３０４）の中の電極が、前記所定のワー
ド線（例えば２０３）の隣りのワード線（例えば２０４
）の下に設けられた半導体記憶装置において、前記溝型
容量素子（Ｃ５）の電極と、該電極が設けられている溝
の上の前記ワード線とを一体形成にしたことにより、大
容量のダイナミックＲＡＭの半導体基板１上に設けられ
る導電膜の暦数を少くすることができ、またワード線と
、容量素子の電極とを異る層で形成した場合にそれらの
間を絶縁するために必要となる層間絶縁膜をなくすこと
ができる。これより、製造コストを低減して、安価なダ
イナミックＲＡＭを得ることができる。
以上、本発明を実施例にもとづき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
容量素子が溝型容量素子であるので、大容量のダイナミ
ックＲＡＭを得ることができる。また。
ックＲＡＭを得ることができる。また。
溝型容量素子の溝の中の電極とワード線が、半導体基板
上の同層の導電膜からなり、またそれらの間に絶縁膜を
介在させないので、半導体基板上に設けられる導電膜の
暦数を少くして、メモリセルの構造を簡単にすることが
できる。これにより、製造工程を簡単にした安価なダイ
ナミックＲＡ Ｍを得ることができる。
上の同層の導電膜からなり、またそれらの間に絶縁膜を
介在させないので、半導体基板上に設けられる導電膜の
暦数を少くして、メモリセルの構造を簡単にすることが
できる。これにより、製造工程を簡単にした安価なダイ
ナミックＲＡ Ｍを得ることができる。
第１図は１本発明の一実施例のダイナミックＲＡＭのメ
モリセルの平面図であり、主にそのメモリセルを構成す
るための半導体領域を示した平面図。 第２図は、第１図と同じ平面図であり、半導体基板上に
おけるそのメモリセルの領域のみを示した平面図、 第３図は、第１図に示したメモリセルの■−■切断線に
おける断面図。 第４図は、第１図に示したメモリセルのＩＶ−ＩＶ切断
線における断面図、 第５図は、第１図に示したメモリセルの等価回路図であ
る。 図中、１・・・半導体基板、２・・・フィールド絶縁膜
、３・・・チャネルストッパ領域、４・・・ゲート絶縁
膜、５．７・・・ｎ゛型半導体領域、６・・・誘電体膜
、８・・・層間絶縁膜、９・・・接続口、 １０１．１
０２・・・データ線、２０１〜２０６・・・ワード線で
ある。 第１図 第２図 第５図
モリセルの平面図であり、主にそのメモリセルを構成す
るための半導体領域を示した平面図。 第２図は、第１図と同じ平面図であり、半導体基板上に
おけるそのメモリセルの領域のみを示した平面図、 第３図は、第１図に示したメモリセルの■−■切断線に
おける断面図。 第４図は、第１図に示したメモリセルのＩＶ−ＩＶ切断
線における断面図、 第５図は、第１図に示したメモリセルの等価回路図であ
る。 図中、１・・・半導体基板、２・・・フィールド絶縁膜
、３・・・チャネルストッパ領域、４・・・ゲート絶縁
膜、５．７・・・ｎ゛型半導体領域、６・・・誘電体膜
、８・・・層間絶縁膜、９・・・接続口、 １０１．１
０２・・・データ線、２０１〜２０６・・・ワード線で
ある。 第１図 第２図 第５図
Claims (1)
- 【特許請求の範囲】 １、半導体基板上の所定のワード線に接続されたトラン
スファＭＩＳＦＥＴと、該トランスファＭＩＳＦＥＴに
接続された溝型容量素子からなるメモリセルを備え、前
記溝型容量素子の溝の中の電極が、前記所定のワード線
の隣りのワード線の下に設けられた半導体記憶装置にお
いて、前記溝型容量素子の電極と、該電極が設けられて
いる溝の上の前記ワード線とが一体形成になっているこ
とを特徴とする半導体記憶装置。 ２、前記溝型容量素子は、前記溝の中の電極が一方の電
極であり、半導体基板が他方の電極であることを特徴と
する特許請求の範囲第１項に記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63056060A JPH01231363A (ja) | 1988-03-11 | 1988-03-11 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63056060A JPH01231363A (ja) | 1988-03-11 | 1988-03-11 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01231363A true JPH01231363A (ja) | 1989-09-14 |
Family
ID=13016540
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63056060A Pending JPH01231363A (ja) | 1988-03-11 | 1988-03-11 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01231363A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0858109A2 (en) * | 1997-02-07 | 1998-08-12 | Nec Corporation | Semiconductor memory device and method for manufacturing thereof |
-
1988
- 1988-03-11 JP JP63056060A patent/JPH01231363A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0858109A2 (en) * | 1997-02-07 | 1998-08-12 | Nec Corporation | Semiconductor memory device and method for manufacturing thereof |
| EP0858109A3 (en) * | 1997-02-07 | 2000-02-02 | Nec Corporation | Semiconductor memory device and method for manufacturing thereof |
| US6225657B1 (en) | 1997-02-07 | 2001-05-01 | Nec Corporation | Semiconductor device and method for manufacturing thereof |
| US6509224B2 (en) | 1997-02-07 | 2003-01-21 | Nec Corporation | Semiconductor device and method for manufacturing thereof |
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