JPS6254954A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS6254954A JPS6254954A JP60193804A JP19380485A JPS6254954A JP S6254954 A JPS6254954 A JP S6254954A JP 60193804 A JP60193804 A JP 60193804A JP 19380485 A JP19380485 A JP 19380485A JP S6254954 A JPS6254954 A JP S6254954A
- Authority
- JP
- Japan
- Prior art keywords
- memory cells
- memory cell
- semiconductor memory
- capacitor
- electrodes
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、キャパシタに蓄積された電荷によフＩＷ報記
憶を行なう、１トランジスタ／１キャパシタのメモリセ
ル構造をもつ半導体記憶装置に関する。
憶を行なう、１トランジスタ／１キャパシタのメモリセ
ル構造をもつ半導体記憶装置に関する。
一般に、ダイナミックＲＡＭ （以下ｄＲＡＭと弥する
）のメモリセルは、情報を電荷の形で保持するＭＯＳキ
ャパシタと、その電荷を外部回路とやシとりするための
スイッチングＭＯＳトランジスタによ多構成されている
。この様なｄＲＡＭのメモリセルにおいて、蓄積し得る
電荷の量はＭＯＳキャパシタのゲート絶縁膜の厚さおよ
びその面その蓄積電荷の量で決まるので、蓄積電荷量を
大きくするため（は、ゲート絶縁膜を薄くするかその面
積を大゛きくしなければならない。ところが、ゲート絶
縁膜は信頼性上薄くすることに限界がらるので、必要な
蓄積電荷量を確保するためにはキャパシタ面積をらる程
度以上大きくすることが避けられず、−これがメモリセ
ルを高密度集積化する上で大きな障害になっていた。
）のメモリセルは、情報を電荷の形で保持するＭＯＳキ
ャパシタと、その電荷を外部回路とやシとりするための
スイッチングＭＯＳトランジスタによ多構成されている
。この様なｄＲＡＭのメモリセルにおいて、蓄積し得る
電荷の量はＭＯＳキャパシタのゲート絶縁膜の厚さおよ
びその面その蓄積電荷の量で決まるので、蓄積電荷量を
大きくするため（は、ゲート絶縁膜を薄くするかその面
積を大゛きくしなければならない。ところが、ゲート絶
縁膜は信頼性上薄くすることに限界がらるので、必要な
蓄積電荷量を確保するためにはキャパシタ面積をらる程
度以上大きくすることが避けられず、−これがメモリセ
ルを高密度集積化する上で大きな障害になっていた。
本発明は上記した点に鑑みなされたもので、高密度化を
可能とした半導体記憶装置を提供することを目的とする
。
可能とした半導体記憶装置を提供することを目的とする
。
本発明は、半導体基板のフィールド領域に溝を形成して
メモリセル領域を凸型に配列形成し、メモリセルのキャ
パシタを、ＭＯＳトランジスタの拡散層と電気的に接続
され、かつ前記溝の側壁に対向するように配設された各
メモセル毎に独立の中ヤパシタ電極と、このキャパシタ
電極に絶縁膜を介して対向し、前記溝部に埋設された全
メモリセルについて共通電位とされるプレート電極とか
ら構成したことを特徴とする。
メモリセル領域を凸型に配列形成し、メモリセルのキャ
パシタを、ＭＯＳトランジスタの拡散層と電気的に接続
され、かつ前記溝の側壁に対向するように配設された各
メモセル毎に独立の中ヤパシタ電極と、このキャパシタ
電極に絶縁膜を介して対向し、前記溝部に埋設された全
メモリセルについて共通電位とされるプレート電極とか
ら構成したことを特徴とする。
本発明によれば、メモリセル領域を凸型に形成し、その
側壁を利用してキャパシタ面積を稼いでいるため、メモ
リセルの実効的な占有面積が従来より小さくて済み、従
ってｄＲＡＭの高密度集積化が可能となる。また各メモ
リセルのキャパシタ電極は互いに絶縁膜により分離され
、しかも溝内で隣接するキャパシタ電極はその間に埋設
されたプレート電極があるので、隣接するメモリセルの
苓ヤパシ゛り間でのリークやパンチスルー現象も確実に
防止され、この意味でも信頼性の高いｄＲＡＭが実現さ
れる◎ また、上記キャパシタ電極の代わシに、溝側壁部にイオ
ンインプラ等で拡散層を設けた構造に比べて、確実にキ
ャパシタ電極を形成することが可能となる。
側壁を利用してキャパシタ面積を稼いでいるため、メモ
リセルの実効的な占有面積が従来より小さくて済み、従
ってｄＲＡＭの高密度集積化が可能となる。また各メモ
リセルのキャパシタ電極は互いに絶縁膜により分離され
、しかも溝内で隣接するキャパシタ電極はその間に埋設
されたプレート電極があるので、隣接するメモリセルの
苓ヤパシ゛り間でのリークやパンチスルー現象も確実に
防止され、この意味でも信頼性の高いｄＲＡＭが実現さ
れる◎ また、上記キャパシタ電極の代わシに、溝側壁部にイオ
ンインプラ等で拡散層を設けた構造に比べて、確実にキ
ャパシタ電極を形成することが可能となる。
以下本発明の実施例を図面を参照して説明する。
第１図（ａ）は一実施例のｄＲＡＭの平面図で６Ｄ、同
図（ｂ） （ｃ）はそのＡ−Ａ’、Ｂ−Ｂ’ 断面図
でらる。
図（ｂ） （ｃ）はそのＡ−Ａ’、Ｂ−Ｂ’ 断面図
でらる。
また第２図は電極の重なりの状態を模式的に示す斜視図
でらる０第３図（ａ）〜（ｄ）は第１図（ｂ）に対応す
る製造工程断面図でめシ、製造工程に従ってその構造を
説明する。
でらる０第３図（ａ）〜（ｄ）は第１図（ｂ）に対応す
る製造工程断面図でめシ、製造工程に従ってその構造を
説明する。
まずｐ−型シリコン基板１に酸化膜２を形成し１これを
所定形状にパターニングしてマスクを形成する。このバ
ターニングには反応性イオンエツチングやイ゛オン・ミ
リング、スパッタ・エツチング等異方性のドライエツチ
ングを用いるのが好ましい。次にこの酸化膜２をマスク
にして基板１を例えばＲＩＢによシエッチングし素子分
離領域に溝３を形成してメモリセル領域を凸型に加工す
る。
所定形状にパターニングしてマスクを形成する。このバ
ターニングには反応性イオンエツチングやイ゛オン・ミ
リング、スパッタ・エツチング等異方性のドライエツチ
ングを用いるのが好ましい。次にこの酸化膜２をマスク
にして基板１を例えばＲＩＢによシエッチングし素子分
離領域に溝３を形成してメモリセル領域を凸型に加工す
る。
そして溝３の底面部にボロン等のイオン注入を一行ない
反転防止のためのｐ型層４を形成する（第３図（ａ））
。このｐ型層４は表面濃度がＩ Ｘ １０ 〜Ｉ Ｘ
１０ ” ／（ｍ” 程度に設定されればよく、従って
基板の濃度が高い場合には゛必ずしも反転防止層の形成
工程°は必要ない。
反転防止のためのｐ型層４を形成する（第３図（ａ））
。このｐ型層４は表面濃度がＩ Ｘ １０ 〜Ｉ Ｘ
１０ ” ／（ｍ” 程度に設定されればよく、従って
基板の濃度が高い場合には゛必ずしも反転防止層の形成
工程°は必要ない。
次に例えばＮＨ，Ｆ液等によシ酸化膜２を除去した後、
熱酸化によル薄い酸化膜を形成し、ＣｖＤ酸化膜を堆積
し溝３の底部にのみフィールド絶縁膜として厚い酸化膜
５を埋設する。この埋込み工程はエッチバックによる平
坦化技術を用いてもよいし、他のいかなる埋込み方法を
用いてもよい。
熱酸化によル薄い酸化膜を形成し、ＣｖＤ酸化膜を堆積
し溝３の底部にのみフィールド絶縁膜として厚い酸化膜
５を埋設する。この埋込み工程はエッチバックによる平
坦化技術を用いてもよいし、他のいかなる埋込み方法を
用いてもよい。
ここで、厚い酸化膜５は必ずしもらる必要はなく、この
工程は省いても良い。というのは素子分離は条件を選べ
ばｐ領域４だけでも可能でめる。この後、通常のマスク
合わせにより各メモリセル領域の端部に例えばヒ素のイ
オン注入によりＭＯＳ）２ンジスタのソースの一部とな
るｎ＋型層８を形成する。この後例えばリンドープの第
１層多結晶シリコン膜を全面に堆積し、これをバターニ
ングして各メモリセル毎に独立のキャパシタ電極７を形
成する（第３図ら））。このキャパシタ電極７は、選択
ＯＶＤ等によシつけたタングステン膜でもかまわない。
工程は省いても良い。というのは素子分離は条件を選べ
ばｐ領域４だけでも可能でめる。この後、通常のマスク
合わせにより各メモリセル領域の端部に例えばヒ素のイ
オン注入によりＭＯＳ）２ンジスタのソースの一部とな
るｎ＋型層８を形成する。この後例えばリンドープの第
１層多結晶シリコン膜を全面に堆積し、これをバターニ
ングして各メモリセル毎に独立のキャパシタ電極７を形
成する（第３図ら））。このキャパシタ電極７は、選択
ＯＶＤ等によシつけたタングステン膜でもかまわない。
“各キャパシタ電極７は第１図（ａ） （ｃ）等から明
らかなように凸型をなすメモリセル領域の端部を覆う
□ように形成される。このキャパシタ電極７のパタ
ーニングは、いわゆる多層レジスト法等などの平坦化レ
ジスト工程とＲＩＥなどを用いて加工することができる
。
らかなように凸型をなすメモリセル領域の端部を覆う
□ように形成される。このキャパシタ電極７のパタ
ーニングは、いわゆる多層レジスト法等などの平坦化レ
ジスト工程とＲＩＥなどを用いて加工することができる
。
次に、熱酸化等によシゲート酸化膜１０および１０’を
形成した後、第２層多結晶シリコン膜を堆積しこれをパ
ターニングしてＭＯＳトランジスタのケート電極１１お
よびＭＯＳキャパシタのプレート電極１２を形成する。
形成した後、第２層多結晶シリコン膜を堆積しこれをパ
ターニングしてＭＯＳトランジスタのケート電極１１お
よびＭＯＳキャパシタのプレート電極１２を形成する。
そして例えばヒ素のイオン注入によ、９Ｍ０Ｓトランジ
スタのソース、ドレインとなるｎ＋型層１３ 、１４を
形成する（第３図（Ｃ））。
スタのソース、ドレインとなるｎ＋型層１３ 、１４を
形成する（第３図（Ｃ））。
ゲート電極１１は第１図（ａ）から明らかなよダに、縦
方向に隣接するメモリセルについて連続的に配設され、
これがワード線として用いられる。プレート電極１２は
やはシ第１図（ａ）から明らかなように、横方向に隣接
するメモリセルのキャパシタ電極７に同時に対向させな
がら縦方向に隣接するメモリセルについて連続的に配設
され、最終的には全メモリセルについて共通電位が与え
られるようになっている。
方向に隣接するメモリセルについて連続的に配設され、
これがワード線として用いられる。プレート電極１２は
やはシ第１図（ａ）から明らかなように、横方向に隣接
するメモリセルのキャパシタ電極７に同時に対向させな
がら縦方向に隣接するメモリセルについて連続的に配設
され、最終的には全メモリセルについて共通電位が与え
られるようになっている。
この後全面をＯＶＤ酸化膜１５で覆い−これにコンタク
ト孔を開けて横方向に並ぶメモリセルのドレイ／を共通
接続するＡＪ配線１６を形成する（第３図（ｄ））。こ
のＡＪ配置ｌ１１１６はビット線となる。
ト孔を開けて横方向に並ぶメモリセルのドレイ／を共通
接続するＡＪ配線１６を形成する（第３図（ｄ））。こ
のＡＪ配置ｌ１１１６はビット線となる。
なお以上の製造工程はろくまでも一例でゎる。
例えば上記製造工程では、ＭＯＳトランジスタのゲート
電極１１をプレート電極１２と同じ第２ＰＪ多結晶シリ
コン膜によ多形成したが、第１層わるいは第３層多結晶
７リコン膜によシこのゲート電極１１を形成することが
できる。
電極１１をプレート電極１２と同じ第２ＰＪ多結晶シリ
コン膜によ多形成したが、第１層わるいは第３層多結晶
７リコン膜によシこのゲート電極１１を形成することが
できる。
また、ゲート酸化膜として熱酸化にょる５ｉＯ１膜の他
、酸化膜と窒化膜の積層構造でろってその表面を酸化し
たもの、他の酸化膜るるいは窒化膜のみなどを用いるこ
とができる。また電極材料として、ＭＯなどの高融点金
属わるいはそのシリサイドなどを用いることができる。
、酸化膜と窒化膜の積層構造でろってその表面を酸化し
たもの、他の酸化膜るるいは窒化膜のみなどを用いるこ
とができる。また電極材料として、ＭＯなどの高融点金
属わるいはそのシリサイドなどを用いることができる。
その他本発明はその趣旨を逸脱しない範囲で種々変形実
施すること・ができる。
施すること・ができる。
第１図は本発明の一実施例のｄＲＡＭの構成を示すもの
で、（ａ）は平面図、（ｂＨｃ）はそれぞれ（ａ）の人
−Ａ’、Ｂ−Ｂ’断面図、第２図はその電極配置を模式
的に示す斜視図、第３図（・）〜（ｄ）は第１図（ｂ）
Ｋ対応する製造工程断面図でろる。 １・・・ｐ−型シリコン基板、３・・・溝、４・・・ｐ
型層、５・・酸化膜（フィールド絶縁膜）、７・・・キ
ャパシタ電極（第１層多結晶シリコン膜またはタングス
テン膜）、８・・・ｎ＋型層（ソース） 、１０．１０
’・・・ゲート酸化膜、１１・・・ゲート電極（第２層
多結晶シリコン膜、ワード線）、１２・・・プレート電
極（第２層多結晶シリコン膜）、１３・・・ｎ＋型ｍ＜
ソース）、１４・・・ｎ＋型層（ドレイン）、１５・・
・ＯＶＤ酸化膜−１゛１６・・・Ａｌ配線（ビット線）
。 代理人 弁理士 則 近 憲 佑 同 竹花喜久男 第 １ 図 第 １ 図 第２図 （ｃＬ） 第３図
で、（ａ）は平面図、（ｂＨｃ）はそれぞれ（ａ）の人
−Ａ’、Ｂ−Ｂ’断面図、第２図はその電極配置を模式
的に示す斜視図、第３図（・）〜（ｄ）は第１図（ｂ）
Ｋ対応する製造工程断面図でろる。 １・・・ｐ−型シリコン基板、３・・・溝、４・・・ｐ
型層、５・・酸化膜（フィールド絶縁膜）、７・・・キ
ャパシタ電極（第１層多結晶シリコン膜またはタングス
テン膜）、８・・・ｎ＋型層（ソース） 、１０．１０
’・・・ゲート酸化膜、１１・・・ゲート電極（第２層
多結晶シリコン膜、ワード線）、１２・・・プレート電
極（第２層多結晶シリコン膜）、１３・・・ｎ＋型ｍ＜
ソース）、１４・・・ｎ＋型層（ドレイン）、１５・・
・ＯＶＤ酸化膜−１゛１６・・・Ａｌ配線（ビット線）
。 代理人 弁理士 則 近 憲 佑 同 竹花喜久男 第 １ 図 第 １ 図 第２図 （ｃＬ） 第３図
Claims (4)
- （１）１トランジスタ／１キャパシタのメモリセル配列
をもつ半導体記憶装置において、メモリセルは基板表面
のフィールド領域に溝を形成して配列形成されたメモリ
セル領域に集積形成され、メモリセルのキャパシタは、
各セルのＭＯＳトランジスタの拡散層と電気的に接続さ
れ、前記溝の側壁に配設されたメモリセル毎に独立のキ
ャパシタ電極と、このキャパシタ電極に絶縁膜を介して
対向し、前記溝部に埋設された各メモリセルについて共
通電位となるプレート電極とから構成したことを特徴と
する半導体記憶装置。 - （２）フィールド領域の溝底部に素子分離用の厚い絶縁
膜が埋設されている前記特許請求の範囲第１項記載の半
導体記憶装置。 - （３）キャパシタ電極は第１層多結晶シリコン膜により
形成され、プレート電極は第２層多結晶シリコン膜によ
り形成されている前記特許請求の範囲第１項記載の半導
体記憶装置。 - （４）キャパシタ電極は、タングステン膜により形成さ
れている前記特許請求の範囲第１項記載の半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60193804A JPS6254954A (ja) | 1985-09-04 | 1985-09-04 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60193804A JPS6254954A (ja) | 1985-09-04 | 1985-09-04 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6254954A true JPS6254954A (ja) | 1987-03-10 |
Family
ID=16314045
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60193804A Pending JPS6254954A (ja) | 1985-09-04 | 1985-09-04 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6254954A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5078498A (en) * | 1990-06-29 | 1992-01-07 | Texas Instruments Incorporated | Two-transistor programmable memory cell with a vertical floating gate transistor |
| US5416348A (en) * | 1993-07-15 | 1995-05-16 | Micron Semiconductor, Inc. | Current leakage reduction at the storage node diffusion region of a stacked-trench DRAM cell by selectively oxidizing the floor of the trench |
-
1985
- 1985-09-04 JP JP60193804A patent/JPS6254954A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5078498A (en) * | 1990-06-29 | 1992-01-07 | Texas Instruments Incorporated | Two-transistor programmable memory cell with a vertical floating gate transistor |
| US5416348A (en) * | 1993-07-15 | 1995-05-16 | Micron Semiconductor, Inc. | Current leakage reduction at the storage node diffusion region of a stacked-trench DRAM cell by selectively oxidizing the floor of the trench |
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