KR20080032644A - 상이한 절연성 측벽 스페이서들을 갖는 메모리 회로의 형성방법 - Google Patents

상이한 절연성 측벽 스페이서들을 갖는 메모리 회로의 형성방법 Download PDF

Info

Publication number
KR20080032644A
KR20080032644A KR1020087005106A KR20087005106A KR20080032644A KR 20080032644 A KR20080032644 A KR 20080032644A KR 1020087005106 A KR1020087005106 A KR 1020087005106A KR 20087005106 A KR20087005106 A KR 20087005106A KR 20080032644 A KR20080032644 A KR 20080032644A
Authority
KR
South Korea
Prior art keywords
memory array
transistor gate
sidewall spacers
region
gate lines
Prior art date
Application number
KR1020087005106A
Other languages
English (en)
Other versions
KR100961067B1 (ko
Inventor
커널 알. 파레크
수라지 매튜
스티브 콜
Original Assignee
마이크론 테크놀로지, 인크
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이크론 테크놀로지, 인크 filed Critical 마이크론 테크놀로지, 인크
Publication of KR20080032644A publication Critical patent/KR20080032644A/ko
Application granted granted Critical
Publication of KR100961067B1 publication Critical patent/KR100961067B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Non-Volatile Memory (AREA)

Abstract

본 발명은 메모리 회로를 형성하는 방법을 포함한다. 일 실시예에서, 메모리 어레이 회로 영역(14) 및 주변 회로 영역(16)을 갖는 기판(12)이 제공된다. 메모리 어레이 회로 영역은 제1 최소 라인 간격(D1)을 갖는 트랜지스터 게이트 라인(15)을 포함한다. 주변 회로 영역은 제1 최소 라인 간격보다 더 큰 제2 최소 라인 간격(D2)을 갖는 트랜지스터 게이트 라인(17)을 포함한다. 메모리 어레이 회로 영역 내의 상기 트랜지스터 게이트 라인들의 개개의 대향하는 측벽들 상에 이방성으로 에칭된 절연성 측벽 스페이서들(40)을 형성하기 전에, 주변 회로 영역 내의 상기 트랜지스터 게이트 라인들의 개개의 대향하는 측벽들 상에 이방성으로 에칭된 절연성 측벽 스페이서(34)가 형성된다. 다른 양태들 및 실시예들이 고려된다.

Description

상이한 절연성 측벽 스페이서들을 갖는 메모리 회로의 형성 방법{METHOD OF FORMING MEMORY CIRCUITRY WITH DIFFERENT INSULATIVE SIDEWALL SPACERS}
본 발명은 메모리 회로를 형성하는 방법에 관한 것이다.
집적 회로의 제조는 기판 상에 도전성 라인의 형성을 수반한다. 그러한 도전성 라인은 장치 부품들에 또는 부품들과 접속하는 데 사용된다. 집적 회로의 하나의 타입은 메모리 회로이다. 메모리 회로는 일반적으로, 저장 장치가 웨이퍼 스페이스를 유지하기 위해 리소그래피나 다른 처리가 허용하는 만큼 근접하게 제조되는, 메모리 어레이 회로 영역을 포함한다. 메모리 회로는 또한 일반적으로, 간격 요건이 메모리 어레이에서만큼 중요하지는 않은 주변 회로를 포함한다. 따라서, 많은 경우에, 주변 회로 영역 내의 장치들이 메모리 어레이 회로 영역 내의 장치들에 비해 더욱 이격되어 있다.
트랜지스터 게이트 라인들은 메모리 회로 및 주변 회로에서 공통으로 이용된다. 그러한 라인들은 일반적으로, 트랜지스터 게이트 라인들의 측면들을 전기적으로 절연시키는 측벽 스페이서들을 포함한다. 그러한 스페이서들은 일반적으로, 기판 상에 절연성 재료의 층을 형성하고 트랜지스터 게이트 라인들의 측벽들에 대해 스페이서들을 남기도록 절연성 재료의 층을 이방성으로 에칭함으로써 제공된다.
메모리 어레이들 내의 스페이서들의 측면 폭은 인접한 트랜지스터 게이트 라인들 사이의 거리가 감소함에 따라 계속적으로 더 얇아진다. 또한 어떤 경우에는, 단결정 실리콘과 같은 에피택셜 반도전성 재료가, 메모리 어레이 영역 내 뿐만 아니라 주변 회로 영역 내에 형성되는 트랜지스터들의 소스/드레인 영역들의 부분으로서 하부의 기판 재료로부터 성장된다. 그러한 성장은 일반적으로 메모리 어레이 회로 성능을 위해 최적화되고, 주변 회로 어레이 내에서 원하는 동작 회로를 얻기 위해 주변 회로에 대해 프로세스 변경을 필요로 한다.
또한, 메모리 어레이 회로 영역 내에서의 스페이서 폭의 감소는 스페이서들과 트랜지스터 게이트들 사이의 기생 용량을 불필요하게 증가시키게 된다. 이것은 개개의 트랜지스터의 속도 및/또는 다른 성능에 악영향을 줄 수 있다. 기생 용량은 한 쌍의 도체들 사이의 유전체의 두께를 감소시킴으로써 및/또는 그러한 도체들 사이의 유전체의 유전 상수 "k"를 증가시킴으로써 증가되거나 최대화된다. 주변 회로 영역 내의 그러한 스페이서들의 형성과 달리 또는 별개로 메모리 어레이 회로 영역 내의 트랜지스터 게이트 라인들 상의 이방성으로 에칭된 스페이서 폭의 최적화를 가능하게 하는 다른 방법을 개발하는 것이 바람직하다.
본 발명은 상기한 문제점을 다루기 위해 동기 부여되어 있지만, 그것에 제한되는 것은 아니다. 본 발명은 명세서에 대한 해석상 또는 다른 제한하는 언급 없이 그리고 등가물들의 원칙에 따라 글자 그대로서의 첨부하는 청구의 범위에 의해서만 제한된다.
본 발명은 메모리 회로를 형성하는 방법을 포함한다. 일 실시예에서, 메모리 어레이 회로 영역 및 주변 회로 영역을 갖는 기판이 제공된다. 메모리 어레이 회로 영역은 제1 최소 라인 간격을 갖는 트랜지스터 게이트 라인을 포함한다. 주변 회로 영역은 제1 최소 라인 간격보다 더 큰 제2 최소 라인 간격을 갖는 트랜지스터 게이트 라인을 포함한다. 메모리 어레이 회로 영역 내의 상기 트랜지스터 게이트 라인들의 개개의 대향하는 측벽들 상에 이방성으로 에칭된 절연성 측벽 스페이서들을 형성하기 전에, 주변 회로 영역 내의 상기 트랜지스터 게이트 라인들의 개개의 대향하는 측벽들 상에 이방성으로 에칭된 절연성 측벽 스페이서가 형성된다.
일 실시예에서, 트랜지스터 게이트 라인들 사이의 스페이스들은, 상기 주변 회로 영역 내의 상기 트랜지스터 게이트 라인들 상에 이방성으로 에칭된 절연성 측벽 스페이서를 형성하고, 상기 메모리 어레이 회로 영역 내의 상기 트랜지스터 게이트 라인들 사이의 상기 스페이스 내에는 형성하지 않으면서, 상기 메모리 어레이 회로 영역 내에서 마스크된다. 또한, 주변 회로 영역 내의 상기 트랜지스터 게이트 라인들 사이의 스페이스는, 상기 메모리 어레이 회로 영역 내의 상기 트랜지스터 게이트 라인들 상에 이방성으로 에칭된 절연성 측벽 스페이서를 형성하고, 상기 주변 회로 영역 내의 상기 트랜지스터 게이트 라인들 사이의 상기 스페이스 내에는 형성하지 않으면서, 마스크된다.
일 실시예에서, 에피택셜 성장된 반도전성 재료를 포함하는 상승된 소스/드레인 영역이, 상기 주변 회로 영역 내의 상기 트랜지스터 게이트 라인들 사이의 스페이스들 내는 아니고 상기 메모리 어레이 회로 영역 내의 상기 트랜지스터 게이트 라인들 사이의 스페이스들 내에, 형성된다.
일 실시예에서, 제1 절연성 스페이서 재료가 메모리 어레이 회로 영역과 주변 회로 영역 내의 트랜지스터 게이트 라인들 상에 형성된다. 제2 절연성 스페이서 재료가 제1 절연성 스페이서 재료 상에 그리고 메모리 어레이 회로 영역과 주변 회로 영역 내의 트랜지스터 게이트 라인들 상에 형성된다. 제2 절연성 스페이서 재료는 제1 절연성 스페이서 재료에 대해 선택적으로 에칭 가능하다. 제2 절연성 스페이서 재료는 상기 메모리 어레이 회로 영역 내의 상기 트랜지스터 게이트 라인들 사이의 스페이스들을 충전하며, 상기 주변 회로 영역 내의 상기 트랜지스터 게이트 라인들 사이의 스페이스들을 충전하지 않는다. 상기 제2 절연성 스페이서 재료는, 상기 주변 회로 영역 내의 상기 트랜지스터 게이트 라인들의 개개의 대향하는 측벽들 상에 절연성 측벽 스페이서들을 형성하는 데 효과적인 상기 제1 절연성 스페이서 재료에 대해 선택적으로 이방성으로 에칭된다. 상기 주변 회로 영역 내에 상기 측벽 스페이서를 형성한 후에, 상기 제2 절연성 스페이서 재료는 상기 주변 회로 영역 내의 상기 측벽 스페이서들이 마스크되면서 상기 메모리 어레이 회로 영역 내의 상기 제1 절연성 스페이서 재료에 대해 선택적으로 에칭된다. 상기 제1 절연성 스페이서 재료는 상기 메모리 어레이 회로 영역 내의 상기 트랜지스터 게이트 라인들의 개개의 대향하는 측벽들 상에 절연성 측벽 스페이서들을 형성하는 데 효과적인 이방성으로 에칭된다.
다른 양태들 및 실시예들이 고려된다.
도 1은 본 발명의 일 양태에 따르는 처리 중인 기판 단편(fragment)을 도시한 도면이다.
도 2는 도 1에 도시된 처리 단계에 후속하는 처리 단계에서의 도 1 기판 단편을 도시한 도면이다.
도 3은 도 2에 도시된 처리 단계에 후속하는 처리 단계에서의 도 2 기판 단편을 도시한 도면이다.
도 4는 도 3에 도시된 처리 단계에 후속하는 처리 단계에서의 도 3 기판 단편을 도시한 도면이다.
도 5는 도 4에 도시된 처리 단계에 후속하는 처리 단계에서의 도 4 기판 단편을 도시한 도면이다.
도 6은 도 5에 도시된 처리 단계에 후속하는 처리 단계에서의 도 5 기판 단편을 도시한 도면이다.
도 7은 도 6에 도시된 처리 단계에 후속하는 처리 단계에서의 도 6 기판 단편을 도시한 도면이다.
도 8은 도 7에 도시된 처리 단계에 후속하는 처리 단계에서의 도 7 기판 단편을 도시한 도면이다.
도 9는 도 8에 도시된 처리 단계에 후속하는 처리 단계에서의 도 8 기판 단편을 도시한 도면이다.
도 10은 도 9에 도시된 처리 단계에 후속하는 처리 단계에서의 도 9 기판 단 편을 도시한 도면이다.
도 11은 도 10에 도시된 처리 단계에 후속하는 처리 단계에서의 도 10 기판 단편을 도시한 도면이다.
도 12는 본 발명의 양태들에 따르는 기판 처리를 도시한 도면이다.
도 13은 본 발명의 대표적인 애플리케이션을 나타내는 컴퓨터를 도시한 도면이다.
도 14는 도 15 컴퓨터의 마더보드의 특별한 특징을 도시하는 블록도이다.
도 15는 본 발명의 대표적인 양태에 따르는 전자 시스템의 고레벨 블록도이다.
도 16은 본 발명의 하나의 양태에 따르는 대표적인 전자 시스템의 간략화된 블록도이다.
메모리 회로를 형성하는 여러 가지 방법의 대표적인 바람직한 실시예들을 도 1∼도 16을 참조하여 설명한다. 도 1을 참조하면, 처리 중인 반도체 웨이퍼 단편(fragment)이 참조 번호 10으로 전체적으로 표시되고, 반도체 기판(12)을 포함한다. 이 문헌의 문맥에서는, 용어 "반도체 기판"이나 "반도전성 기판"은 반도전성 웨이퍼(단독 또는 그 외에 다른 재료를 포함하는 어셈블리 중 하나로) 및 반도전성 재료층(단독 또는 그 외에 다른 재료를 포함하는 어셈블리 중 하나로)과 같은 벌크(bulk) 반도전성 재료로 제한되는 것은 아니지만, 이들을 포함하는 반도전성 재료를 포함하는 임의의 구성을 의미하는 것으로 정의된다. 용어 "기판"은 상술한 반도전성 기판에 제한되는 것은 아니지만, 그것을 포함하는 임의의 지지 구조를 칭한다. 기판(12)의 대표적인 바람직한 반도전성 재료는, 물론 다른 기판이 예컨대, SOI(semiconductor-on-insulator) 기판이 고려되고 있지만, 벌크 단결정 실리콘이다.
예시된 기판(12)은 메모리 어레이 회로 영역(14) 및 주변 회로 영역(16)을 포함한다. 하나의 바람직한 실시예에서, 제조되고 있는 메모리 회로는 DRAM 회로를 포함한다. 메모리 어레이 회로 영역은 제1 최소 라인 간격 D1을 갖는 다소 복수의 트랜지스터 게이트 라인(15)을 포함하는 것으로 도시되어 있다. 주변 회로 영역(16)은 제1 최소 라인 간격 D1보다 더 큰 제2 최소 라인 간격 D2를 갖는 다소 복수의 트랜지스터 게이트 라인(17)을 포함하는 것으로 도시되어 있다. 현 세대의 처리에서의 일반적인 라인 간격 D1은 780 Å이고, 물론 차세대 처리에서는 감소할 것으로 기대된다. 현 세대의 D1 780 Å 라인 간격에 대해 대표적인 D2 라인 간격은 1,500 Å∼2,000 Å이다. 개별 트랜지스터 게이트 라인(15 및 17)은 측벽(19)을 갖는 것으로 고려될 수 있다.
예시된 트랜지스터 게이트 라인(15 및 17)은 게이트 유전층(18) 예를 들면, 20 Å∼70 Å의 두께를 갖는 실리콘 디옥사이드 상에 형성되는 것으로 도시되어 있다. 게이트 라인(15 및 17)은 또한 단지 예로서, 도전성으로 도핑된 반도전성 재료층(20)(즉, 폴리실리콘), 더 큰 도전성 영역(22)(즉, 난용성 금속 및 난용성 금속 실리사이드 중 하나 또는 양자), 및 절연성 캡(24)(즉, 실리콘 니트라이드 및 실리콘 디옥사이드 중 하나 또는 양자)를 포함하는 것으로 도시되어 있다. 도시된 트랜지스터 게이트 라인 구성(15 및 17)을 형성하는 대표적인 바람직한 방법은, 물론 기존에 있거나 아직까지 개발되지 않은 임의의 다른 방법이 고려되지만, 포토리소그래픽 패터닝 및 에치에 의한 것이다. 하나의 대표적인 바람직한 실시예에서, 본 발명의 처리가 일어나는 것에 관한 트랜지스터 게이트 라인은 플로팅 게이트가 없고, 예를 들면, 도시된 게이트 라인은 층(20 및 22)에 의해 형성되는 단일의 도전성 매스(mass)를 포함한다.
도 1의 기판은 바람직하게는 소스/드레인 재산화를 필요로 하고, 바람직한 실시예에서는 다양한 도전율을 변경하는 주입을 더 필요로 한다. 그러한 주입 및 다른 처리는 예시적이고 바람직하지만, 분석하에 청구의 범위에서 특별히 인용되지 않으면, 발명의 일부분을 구성하지 않는다. 일반적으로 및 바람직하게는, 메모리 어레이 회로 트랜지스터는 n-채널 장치를 포함하도록 제조되며, 주변 회로 영역은 n-채널 및 p-채널 장치의 조합을 포함하도록 제조된다. 하나의 바람직한 실시예에서, 도 1의 기판은 블랭킷(blanket) LDD 주입 예를 들면, 1×1012 ions/㎠의 예시적인 도즈(dose)로의 비소의 주입을 필요로 할 수 있다. 또한 하나의 바람직한 실시예에서는, p-채널 장치를 마스크함으로써 n-채널 장치 내에 도 1의 기판의 p형 할로(halo) 주입이 행해질 수 있고, n-채널 장치를 최적화하기 위한 1×1014 ions/㎠의 예시적인 도즈에서의 비소를 사용하는 다른 LDD 주입을 더 포함할 수도 있다. 그 후 또는 그 이전에, 유사한 처리가 p-채널 장치에 대해 행해질 수도 있다. 구체적으로는, n-채널 장치는, 할로 영역을 형성하기 위한 p-채널 장치의 다공성의 또는 비소 함유 주입이 행해지는 동안 마스크될 수도 있고, p-채널 장치의 LDD 영역을 최적화하기 위해 붕소 함유 주입이 또한 행해진다.
도 2를 참조하면, 제1 절연성 스페이서 재료(30)가 메모리 어레이 회로 영역(14) 내의 트랜지스터 게이트 라인(15) 상에 및 주변 회로 영역(16) 내의 트랜지스터 게이트 라인(17) 상에 형성된다. 그것이 메모리 어레이 회로 영역(14) 내의 트랜지스터 게이트 라인(15)간의 스페이스(31)와, 주변 회로 영역(16) 내의 트랜지스터 게이트 라인(17)간의 스페이스(33)를 분리시킨다. 대표적인 바람직한 재료들은, 물론 그 혼합물 및/또는 다중층을 포함하는, 실리콘 니트라이드, 알루미늄 옥사이드 및 하프늄 옥사이드 중 적어도 하나를 포함한다. 스페이서 재료(30)의 대표적인 바람직한 두께 범위는 50 Å∼바람직하게는 최소 간격 D1의 1/3 이하이다.
도 3을 참조하면, 제2 절연성 스페이서 재료(32)가 제1 절연성 스페이서 재료(30) 상에, 그리고 메모리 어레이 회로 영역(14) 내의 트랜지스터 게이트 라인(15) 상에 및 주변 회로 영역(16) 내의 트랜지스터 게이트 라인(17) 상에 형성되어 있다. 제2 절연성 스페이서 재료(32)는 유리하게도 제1 절연성 스페이서 재료(30)에 대해 선택적으로 에칭 가능하다. 예를 들어, 제1 스페이서 재료(30)가 실리콘 니트라이드, 알루미늄 옥사이드, 및 하프늄 옥사이드 중 어느 하나 또는 그들의 조합을 포함하는 경우에, 대표적인 바람직한 재료(32)는 도핑되지 않은 실리 콘 디옥사이드이다. 이 문헌의 문맥에서, "도핑되지 않은 실리콘 디옥사이드"는 1 원자 백분율 이하의 붕소 및 인 중 하나 또는 그 조합을 갖는 실리콘 디옥사이드 재료를 정의한다. 도핑되지 않은 실리콘 디옥사이드(32)를 증착하는 바람직한 방법은 테트라에틸오소실리케이트(TEOS)를 이용하여, 증착된 실리콘 디옥사이드가 (프로세스 중의 적어도 이 포인트에서) 밀도가 높아(densified)지지 않아 이후에 설명되는 바람직한 선택적인 습식 에칭을 용이하게 하기 위한 것이다. 이 문서의 문맥에서는, "밀도가 높아지지 않은" 도핑되지 않은 실리콘 디옥사이드층이 700℃ 미만의 온도에서 증착되고, 적어도 700℃의 온도에 계속해서 노출되지 않는 한 "밀도가 높아지지 않은" 상태로 남는다. 도시된 바람직한 실시예에서는, 제2 절연성 스페이서 재료(32)가 메모리 어레이 회로 영역(14) 내의 트랜지스터 게이트 라인(15) 간의 스페이스(31)를 충전시키는 데 효과가 있지만, 주변 회로 영역(16) 내의 트랜지스터 게이트 라인(17) 간의 스페이스(33)를 충전시키는 데는 효과가 없는 두께로 증착된다. 단지 예로서, 재료(32)에 대한 대표적인 바람직한 두께는 100 Å∼500 Å이다.
도 4를 참조하면, 제2 절연성 스페이서 재료(32)가 주변 회로 영역(16) 내의 트랜지스터 게이트 라인(17)의 개개의 대향하는 측벽(19) 상에 절연성 측벽 스페이서(34)를 형성하는 데 효과가 있는, 제1 절연성 스페이서 재료(30)에 대해 선택적으로 이방성으로 에칭되어 있다. 대표적인 바람직한 에칭 화학적 성질은 실리콘 니트라이드 상에 수용되는 실리콘 디옥사이드 재료용의 C4F8, CF4 및 Ar을 포함한 다. 이 문서의 문맥에서는, 선택적인 에치는 적어도 2:1의 제거율에서 나머지에 대해 1 재료의 제거를 필요로 한다.
도 5를 참조하면, 주변 회로 영역(16) 내의 측벽 스페이서(34)가 마스크되어 있다. 그것은 바람직하게는 주변 회로 영역(16) 내의 트랜지스터 게이트 라인(17) 간의 스페이스(33)를 마스크하는 마스킹층(36)을 이용함으로써 행해지고, 더욱 바람직하게는 마스킹층(36)으로 전체 주변 회로 영역(16)을 마스크한다. 대표적인 바람직한 재료는 물론 다른 재료가 또한 고려되지만, 포토레지스트이다.
도 6을 참조하면, 제2 절연성 스페이서 재료(32)(도시 생략)는 메모리 어레이 회로 영역(14) 내의 제1 절연성 스페이서 재료(30)에 대해 선택적으로 에칭되어 있지만, 주변 회로 영역(16)의 측벽 스페이서(34)가 마스크된다. 바람직한 에칭 방법은 예를 들어, 스페이서 재료(30)가 도핑되지 않은 실리콘 디옥사이드를 포함하고 스페이서 재료(32)가 실리콘 니트라이드를 포함하는 경우 20℃∼100℃의 온도 범위 및 대기압에서 완충 옥사이드 또는 희석한 HF 에칭 화학적 성질을 이용하는, 습식 에칭을 포함한다. 바람직하게는 상술한 바와 같이, 그리고 스페이서 재료가 도핑되지 않은 실리콘 디옥사이드를 포함하는 경우, 그것은 가장 바람직하게는, 도 6에 도시된 바와 같이 제2 절연성 스페이서 재료의 에칭 후까지 조금이라도 또는 전혀 밀도가 높아지지 않는다.
도 7을 참조하면, 제1 절연성 스페이서 재료(30)가 메모리 어레이 회로 영역(14) 내의 트랜지스터 게이트 라인(15)의 개개의 대향하는 측벽(19) 상에 절연성 측벽 스페이서(40)를 형성하는 데 영향을 주도록 이방성으로 에칭되어 있다. 재 료(30)가 실리콘 니트라이드를 포함하는, 그러한 이방성 에칭의 대표적인 바람직한 에칭 화학적 성질은 다단계 에치 프로세스에서 Ar, CF4, CH2F2, CHF3 및 O2를 사용하는 다단계 에칭을 포함한다. 도 7은 또한 메모리 어레이 회로 영역(14) 내의 반도체 기판(12)의 반도전성 재료를 노출시키는 데 효과가 있는 기판(12) 상으로부터의 게이트 유전층(18)의 노출된 부분의 에칭을 도시한다. 도시된 가장 바람직한 예에서는, 주변 회로 영역(16) 내의 절연성 측벽 스페이서(34)는 메모리 어레이 회로 영역(14) 내의 절연성 측벽 스페이서(40)의 최대 폭 W1보다 더 큰 최대 폭 W2를 갖는다.
도 8을 참조하면, 마스킹 재료(36)(도시 생략)이 기판(10)으로부터 제어되어 있다.
본 발명의 하나의 양태에서는, 본 발명은, 메모리 어레이 회로 영역 내의 개개의 트랜지스터 게이트 라인의 대향하는 측벽 상에 이방성으로 에칭된 절연성 측벽 스페이서를 형성하기 전에, 주변 회로 영역 내의 개개의 트랜지스터 게이트의 대향하는 측벽 상에 이방성으로 에칭된 절연성 측벽 스페이서를 형성하는 것을 포함한다. 상술한 처리는 동일한 것을 행하는 단지 하나의 대표적인 방법이고, 동일한 것을 행하는 임의의 다른 방법이, 물론 이후에 개발된 방법들을 포함하여 고려된다.
또한, 본 발명의 하나의 양태에 따르는 메모리 회로를 형성하는 방법은, 처리의 순서에 무관하게, 메모리 어레이 회로 영역 내의 트랜지스터 게이트 라인들 사이의 스페이스 내가 아니라, 주변 회로 영역 내의 트랜지스터 게이트 라인 상에 이방성으로 에칭된 절연성 측벽 스페이서를 형성하면서 메모리 어레이 회로 영역 내의 트랜지스터 게이트 라인 사이의 스페이스를 마스크하는 단계를 포함한다. 예로서, 도 4는 그것을 행하는 하나의 그러한 대표적인 방법을 도시한다. 또한, 본 발명의 이 양태에 따라서 계속하여, 이방성으로 에칭된 절연성 측벽 스페이서가 주변 회로 영역 내의 트랜지스터 게이트 라인들 사이의 스페이스 내가 아니라 메모리 어레이 회로 영역 내의 트랜지스터 게이트 라인들 상에 형성되면서, 주변 회로 영역 내의 트랜지스터 게이트 라인들 사이의 스페이스들이 마스크된다. 단순히 예로서, 도 7은 그것을 행하는 하나의 그러한 방법을 도시한다. 또한, 상술한 바람직한 처리는 주변 회로 영역 내의 마스킹 전에 메모리 어레이 회로 영역 내의 마스킹을 행한다. 그러나, 본 발명의 양태는 도시된 스페이스를 형성할 때 메모리 어레이 회로 영역 내를 마스킹하기 전에 주변 회로 영역 내를 마스킹하는 것을 포함한다. 예를 들면, 단지 예로서, 스페이서(34)의 형성 이전에 이방성 에칭된 스페이서(40)가 형성될 수 있는 것이 도시되어 있다.
또한, 도시된 바람직한 실시예에 무관하게, 주변 회로 영역 내에 스페이서를 형성하도록 에칭하면서 메모리 어레이 회로 영역 내에서 행해지는 마스킹은, 메모리 어레이 회로 영역 내의 트랜지스터 게이트 라인들 사이의 모든 스페이스에 대한 것이다. 또한, 하나의 대표적인 바람직한 실시예에서, 메모리 영역 회로 영역 내에 절연성 측벽 스페이서를 형성하도록 이방성으로 에칭하면서 주변 회로 영역 내의 마스킹은, 주변 회로 영역 내의 트랜지스터 게이트 라인들 사이의 모든 스페이 스에 대한 것이다.
또한, 하나의 대표적인 바람직한 실시예에서, 메모리 어레이 회로 영역 내의 마스킹은, 주변 회로 영역 내의 절연성 측벽 스페이서가 이방성으로 에칭되는 층(즉, 층(32))을 마스크로서 사용하는 단계와, 또한 일 실시예에서는 메모리 어레이 회로 영역 내의 절연성 측벽 스페이서가 이방성으로 에칭되는 층(즉, 층(30))을 마스크로서 사용하는 단계를 포함한다.
또한, 상술한 대표적인 실시예에서는, 메모리 어레이 회로 영역 내의 마스킹은 포토레지스트를 사용하는 보이드(void)이고, 일 실시예에서는 주변 회로 영역 내의 마스킹이 포토레지스트를 사용한다.
처리가 후속하여 발생할 수 있어, 에피택셜 성장된 반도전성 재료가 적어도 메모리 어레이 회로 영역 내의 절연성 측벽 스페이서에 인접하게 형성된다. 예를 들면, 및 단지 예로서만, 상기 설명하고 도시한 에칭 및 스페이서 형성의 시퀀스가 도 8의 결과를 생성하며, 여기에서 메모리 어레이 회로 영역(14) 내의 기판(12)의 반도전성 재료가 외부로 노출되고, 주변 회로 영역(16) 내의 기판(12)의 반도전성 재료는 재료(30 및 18)로 덮여진다. 그것은 주변 회로 영역(16) 내의 절연성 측벽 스페이서(36)에 인접하게 반도전성 재료를 에피택셜 성장하지 않지만, 메모리 어레이 회로 영역(14) 내의 절연성 측벽 스페이서(40)에 인접하게 반도전성 재료를 에피택셜 성장하기 위해 하나의 바람직한 실시예에서 유리하게 이용될 수 있다. 예를 들면, 그러한 경우에, 도 8의 기판은 바람직하게는, 에피택셜 반도전성 재료 성장 이전에, 예를 들면, 27℃의 온도 및 대기압에서 60초 미만의 시간 동안 HF 용액 에 노출 이전에, 세정 단계가 행해진다. 대표적인 HF 용액은, 물 대 물 내의 49중량% HF 용액의 체적비가 100:1이다.
도 9를 참조하면, 에피택셜 반도전성 재료(44)는 반도체 기판(12)의 반도전성 재료로부터 성장되고 있다. 하나의 대표적인 바람직한 재료는, 성장이 시작되는 하부의 재료가 단결정 실리콘을 포함하는 경우 에피택셜 성장된 단결정 실리콘이다. 다른 반도전성 재료 예를 들면, 및 단지 예로서만 갈륨과 실리콘의 합금이 물론 고려된다. 실리콘과 다른 재료도 또한 물론 고려된다. 하부의 기판으로부터 재료(44)의 대표적인 두께는 200Å∼600Å이다. 그러한 단결정 실리콘의 에피택셜 반도전성 재료(44)를 성장시키는 대표적인 방법은 임의의 실란 베이스의 선택적인 에피택셜 성장을 포함한다.
도 10을 참조하면, 노출된 재료(30)와, 그 후 노출된 재료(18)가 주변 회로 영역(16)으로부터 에칭되고 있다.
도 11을 참조하면, 어레이 및 주변 회로에 대해 원하는 가장 높은 주입 도즈 소스/드레인 영역(45)을 형성하기 위해 적절한 주입 도핑이 행해지고 있다. 그것은 마스킹 및/또는 주입 단계의 임의의 조합에 의해, 그리고 주변 회로 영역 내에 일반적인 p-채널 장치 및 n-채널 장치의 제조를 위한 임의의 예시적인 순서로, 그리고 재료(44) 및 그 아래에 기판 재료를 도핑하기 위해 행해질 수도 있다. 또한, 그러한 형성, 주입, 및 마스킹은 소스/드레인 영역 상에서 재료(30 및 18)의 바람직한 제거에 대해 임의의 순서로 일어날 수 있다.
메모리 회로를 형성하는 하나의 대표적인 바람직한 방법에서, 예를 들면 및 상술한 바와 같이 단지 예로서만, 본 발명의 하나의 양태는 예컨대, 도 9에 도시된 바와 같이, 주변 회로 영역 내의 트랜지스터 게이트 라인들 간의 스페이스(33) 내가 아니라, 메모리 어레이 회로 영역 내의 트랜지스터 게이트 라인들 간의 스페이스(31) 내에 에피택셜 성장된 반도전성 재료를 포함하는 상승된 소스/드레인 영역을 형성하는 것을 고려한다. 하나의 대표적이고 바람직한 실시예에서(도시된 바와 같이), 에피택셜 성장된 반도전성 재료는 적어도 하나의 단면 예를 들면, 도 9에 도시된 단면에서의 메모리 어레이 회로 영역 내의 트랜지스터 게이트 라인들 간의 스페이스(즉, 스페이스(31))를 스팬(span)한다. 본 발명의 양태들은 스페이서 형성에 무관한 그러한 에피택셜 성장된 반도전성 재료의 제조와, 에피택셜 반도전성 재료 성장에 무관한 스페이서의 상술한 바와 같은 제조를 포함한다. 본 발명의 양태들은 다른 스페이서 재료들을 아티잔(artisan)에 의해 선택되어 최적화될 수 있는 바와 같은 다른 것과 동일하거나, 크거나, 작은 "k" 커패시턴스값이 되도록 형성하는 것을 또한 포함한다.
상술한 대표적인 주입은 아티잔이 인정하는 바와 같이, 마스킹을 이용하거나 마스킹 없이 언제라도 행해질 수 있다. 제한하고자 하는 것이 아닌 단지 예로서만, 상술한 바와 같은 처리가 전체적으로 또는 일부에서, 주어진 온/오프 전류 타깃에 대한 향상된 속도 성능을 갖는 다양한 트랜지스터에 대해 기생 용량의 감소를 가능하게 할 수 있다. 바람직한 처리는 메모리 어레이 회로 영역이나 주변 회로 영역의 내에서 에피택셜 실리콘의 선택적인 형성을 또한 가능하게 할 수 있다. 또한, 그것은 메모리 어레이 회로 영역 대 주변 회로 영역 내의 스페이서 폭을 최적 화하는 데 이용될 수 있다. 또한, 단지 예로서만, 더 두꺼운 주변 회로 영역 스페이서 간격이 소스/드레인 주입이 주변 채널로부터 더욱 멀어지도록 할 수 있고, 또한, p+ 콘택트들은 그들 아래에 더 깊은 소스/드레인 접합을 가질 수도 있다.
도 12는 DRAM 메모리 셀로 일체화되어 있는 트랜지스터 게이트 라인들(15) 중 하나를 도시한다. 에피택셜 반도전성 재료(44)는 DRAM 메모리 트랜지스터(90)의 소스/드레인 영역을 포함한다. 소스/드레인 영역 중 하나는 저장 장치(150)를 전기적으로 접속하고, 소스/드레인 영역 중 다른 하나는 비트라인(152)을 전기적으로 접속한다. 저장 장치(150)는 예를 들면, 커패시터를 구비하는 임의의 적절한 장치를 포함할 수 있다. 비트라인(152)은 임의의 적절한 구성을 포함할 수 있다. 특징(feature)/트랜지스터(90)는 집적 회로 예를 들면, 앞에 설명한 DRAM 집적 회로의 부분으로 생각될 수 있다.
도 13은 제한하는 것이 아닌 예로서, 본 발명의 하나의 양태에 따르는 컴퓨터 시스템(400)의 일 실시예를 전체적으로 도시한다. 컴퓨터 시스템(400)은 모니터(401) 또는 다른 통신 출력 장치, 키보드(402) 또는 다른 통신 입력 장치, 및 마더보드(404)를 구비한다. 마더보드(404)는 마이크로프로세서(406)나 다른 데이터 처리 유닛, 및 적어도 하나의 메모리 장치(408)를 가질 수 있다. 메모리 장치(408)는 예를 들어, 워드라인, 비트라인 및 DRAM 유닛 셀 중 하나 이상을 구비하는 상술한 본 발명의 다양한 양태들을 포함할 수 있다. 메모리 장치(408)는 메모리 셀의 어레이를 포함할 수 있고, 그러한 어레이는 어레이 내의 개별 메모리 셀에 액세스하기 위한 어드레싱 회로와 연결될 수 있다. 또한, 메모리 셀 어레이는 메 모리 셀로부터 데이터를 판독하기 위한 판독 회로에 연결될 수 있다. 어드레싱 및 판독 회로는 메모리 장치(408)와 프로세서(406) 사이에 정보를 이송하는 데 이용될 수 있다. 그것은 도 14에 도시된 마더보드(404)의 블록도에 도시되어 있다. 그러한 블록도에서, 어드레싱 회로는 410으로 도시되고, 판독 회로는 412로 도시되어 있다.
본 발명의 특별한 양태에서는, 메모리 장치(408)는 메모리 모듈에 대응할 수 있다. 예를 들면, 단일 인-라인 메모리 모듈(SIMMs)와 이중 인-라인 메모리 모듈(DIMMs)이 본 발명의 개시한 바를 이용하는 실시예에 사용될 수 있다. 메모리 장치는 그 장치의 메모리 셀로부터의 판독 및 메모리 셀로의 기입의 사이한 방법을 제공하는 다양한 설계 중 어느 것으로 통합될 수 있다. 그러한 하나의 방법은 페이지 모드 동작이다. DRAM에서의 페이지 모드 동작은 메모리 셀 어레이의 로우에 액세스하고 그 어레이의 상이한 칼럼에 랜덤하게 액세스하는 방법에 의해 정의된다.
이와 다른 타입의 장치는 메모리 어레이 어드레스에 저장된 데이터가 어드레스된 칼럼이 폐쇄된 후에 출력으로서 사용 가능하게 되는 확장 데이터 출력(EDO) 메모리이다. 이 메모리는, 메모리 출력 데이터가 메모리 버스 상에서 사용 가능하게 되는 시간을 감소시키지 않고 더 짧은 액세스 신호를 허용함으로써 통신 속도를 약간 즈가시킬 수 있다. 다른 이와 다른 타입의 장치들은 단지 예로서만, SDRAM, DDR SDRAM, SLDRAM, VRAM 및 다이렉트 RDRAM, 뿐만 아니라 SRAM 또는 플래시 메모리와 같은 것을 구비한다.
도 15는 본 발명의 대표적인 전자 시스템(700)의 다양한 실시예의 고레벨 구성의 간략화한 블록도를 도시한다. 시스템(700)은 예를 들면, 컴퓨터 시스템, 프로세스 제어 시스템, 또는 프로세서와 관련 메모리를 채용하는 임의의 다른 시스템에 대응할 수 있다. 전자 시스템(700)은 프로세서 또는 산술/논리 유닛(ALU)(702), 제어 유닛(704), 메모리 장치 유닛(706) 및 입/출력(I/O) 장치(708)를 구비하는 기능적인 요소를 갖는다. 일반적으로, 전자 시스템(700)은 프로세서(702)에 의해 데이터에 대해 실행될 동작, 및 프로세서(702), 메모리 장치 유닛(706) 및 I/O 장치(708) 사이의 다른 상호작용을 특정하는 명령의 네이티브(native) 세트를 가진다. 제어 유닛(704)은, 명령들이 메모리 장치(706)로부터 인출되어 실행되게 하는 동작의 세트를 통해 연속적으로 순환함으로써 프로세서(702), 메모리 장치(706) 및 I/O 장치(708)의 동작을 모두 조화시킨다. 여러 가지 실시예들에서, 메모리 장치(706)는 제한하고자 하는 것은 아니지만, 랜덤 액세스 메모리(RAM) 장치, 판독 전용 메모리(ROM) 장치, 및 플로피 디스크 드라이브 및 컴팩트 디스크 CD-ROM 드라이브와 같은 주변 장치를 구비한다. 당업자라면, 이 개시물을 읽고 이해할 때, 예시된 전기 부품 중 어느 것이 본 발명의 하나의 양태에 따르는 DRAM 셀, 워드 라인 및 비트라인을 구비하도록 제조될 수 있다는 것을 이해할 것이다.
도 16은 대표적인 전자 시스템(800)의 다양한 실시예의 고레벨 구성의 간략화한 블록도이다. 시스템(800)은 메모리 셀(804)의 어레이, 어드레스 디코더(806), 로우 액세스 회로(808), 칼럼 액세스 회로(810), 동작들을 제어하기 위한 판독/기입 제어 회로(812), 및 입/출력 회로(814)를 갖는 메모리 장치(802)를 구비한다. 메모리 장치(802)는 파워 회로(816), 및 메모리 셀이 저임계 도전 상태에 있는지 또는 고임계 비도전 상태에 있는지를 판정하기 위한 전류 센서와 같은 센서(820)를 더 구비한다. 도시된 파워 회로(816)는 전원 회로(880), 기준 전압을 제공하는 회로(882), 제1 워드라인에 펄스를 제공하는 회로(884), 제2 워드라인에 펄스를 제공하는 회로(886), 및 비트라인에 펄스를 제공하는 회로(888)를 구비한다. 시스템(800)은 또한 프로세서(822), 또는 메모리 액세스를 위한 메모리 제어기를 구비한다.
메모리 장치(802)는 프로세서(822)로부터 배선 또는 금속화 라인을 통해 제어 신호(824)를 수신한다. 메모리 장치(802)는 I/O 라인을 통해 액세스되는 데이터를 저장하는 데 사용된다. 당업자라면 부가적인 회로 및 제어 신호가 제공될 수 있고, 메모리 장치(802)가 본 발명에 초점을 맞추는 데 도움을 주도록 간략화되어 있다는 것을 이해할 것이다. 프로세서(822) 또는 메모리 장치(802) 중의 적어도 하나가 이 개시물에서 앞서 설명한 타입의 DRAM 셀을 구비할 수 있다.
이 개시물의 다양한 예시된 시스템들은 본 발명의 회로 및 구성에 대한 다양한 애플리케이션의 전반적인 이해를 제공하기 위한 것이지, 본 발명의 양태들에 따르는 메모리 셀을 사용하는 전자 시스템의 모든 요소들 및 특징들의 완전한 설명으로 역할을 하고자 하는 것은 아니다. 당업자라면, 다양한 전자 시스템이 단일 패키지 처리 유닛으로 또는 단일 반도체 칩 상에 제조될 수 있어, 프로세서와 메모리 장치(들) 간의 통신 시간을 감소할 수 있다.
메모리 셀, 워드라인 및 비트라인에 대한 애플리케이션은 메모리 모듈, 장치 드라이버, 파워 모듈, 통신 모뎀, 프로세서 모듈, 및 애플리케이션-특정 모듈에 사용하기 위한 전자 시스템을 구비할 수 있고, 멀티레이어(multilayer), 멀티칩 모듈을 구비할 수도 있다. 그러한 회로는 또한, 클록(clock), 텔레비전, 셀 폰, 퍼스널 컴퓨터, 자동차, 산업 제어 시스템, 항공기 등과 같은 다양한 전자 시스템의 서브부품일 수 있다.

Claims (22)

  1. 제1 최소 라인 간격을 갖는 트랜지스터 게이트 라인을 포함하는 메모리 어레이 회로 영역과, 상기 제1 최소 라인 간격보다 더 큰 제2 최소 라인 간격을 갖는 트랜지스터 게이트 라인을 포함하는 주변 회로 영역을 갖는, 기판을 제공하는 단계; 및
    상기 메모리 어레이 회로 영역 내의 상기 트랜지스터 게이트 라인들의 개개의 대향하는 측벽들 상에 이방성으로 에칭된 절연성 측벽 스페이서를 형성하기 전에, 상기 주변 회로 영역 내의 상기 트랜지스터 게이트 라인들의 개개의 대향하는 측벽들 상에 이방성으로 에칭된 절연성 측벽 스페이서를 형성하는 단계를 포함하는, 메모리 회로의 형성 방법.
  2. 청구항 1에 있어서, 상기 메모리 회로는 DRAM 회로를 포함하는, 메모리 회로의 형성 방법.
  3. 청구항 1에 있어서, 상기 메모리 어레이 회로 영역 내의 상기 트랜지스터 게이트 라인들은 플로팅 게이트들의 보이드(void)인, 메모리 회로의 형성 방법.
  4. 청구항 1에 있어서, 상기 메모리 어레이 회로 영역 내의 상기 절연성 측벽 스페이서는 실리콘 니트라이드, 알루미늄 옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함하는, 메모리 회로의 형성 방법.
  5. 청구항 1에 있어서, 상기 주변 회로 영역 내의 상기 절연성 측벽 스페이서는 도핑되지 않은 실리콘 디옥사이드를 포함하는, 메모리 회로의 형성 방법.
  6. 청구항 5에 있어서, 상기 메모리 어레이 회로 영역 내의 상기 절연성 측벽 스페이서는 실리콘 니트라이드, 알루미늄 옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함하는, 메모리 회로의 형성 방법.
  7. 청구항 1에 있어서, 상기 주변 회로 영역 내의 상기 절연성 측벽 스페이서는 상기 메모리 어레이 회로 영역 내의 상기 절연성 측벽 스페이서의 최대 폭보다 더 큰 최대 폭을 갖는, 메모리 회로의 형성 방법.
  8. 청구항 1에 있어서, 상기 주변 회로 영역 내에 상기 절연성 측벽 스페이서를 그리고 상기 메모리 어레이 회로 영역 내에 상기 절연성 측벽 스페이서를 형성한 후에, 상기 메모리 어레이 회로 영역 내의 상기 절연성 측벽 스페이서에 인접한 반도전성 재료를 에피택셜 성장시키는 단계를 포함하는, 메모리 회로의 형성 방법.
  9. 청구항 1에 있어서, 상기 주변 회로 영역 내에 상기 절연성 측벽 스페이서를 그리고 상기 메모리 어레이 회로 영역 내에 상기 절연성 측벽 스페이서를 형성한 후에, 상기 메모리 어레이 회로 영역 내의 상기 절연성 측벽 스페이서에 인접한 반도전성 재료를 에피택셜 성장시키는 한편, 상기 주변 회로 영역 내의 상기 절연성 측벽 스페이서에 인접한 반도전성 재료를 에피택셜 성장시키지 않는 단계를 포함하는, 메모리 회로의 형성 방법.
  10. 제1 최소 라인 간격을 갖는 트랜지스터 게이트 라인을 포함하는 메모리 어레이 회로 영역과, 상기 제1 최소 라인 간격보다 더 큰 제2 최소 라인 간격을 갖는 트랜지스터 게이트 라인을 포함하는 주변 회로 영역을 갖는, 기판을 제공하는 단계;
    상기 메모리 어레이 회로 영역 내의 상기 트랜지스터 게이트 라인들 사이의 스페이스를 마스크하는 동시에, 상기 주변 회로 영역 내의 상기 트랜지스터 게이트 라인들 상에 이방성으로 에칭된 절연성 측벽 스페이서를 형성하고, 상기 메모리 어레이 회로 영역 내의 상기 트랜지스터 게이트 라인들 사이의 상기 스페이스 내에는 형성하지 않는 단계; 및
    상기 주변 회로 영역 내의 상기 트랜지스터 게이트 라인들 사이의 스페이스를 마스크하는 동시에, 상기 메모리 어레이 회로 영역 내의 상기 트랜지스터 게이트 라인들 상에 이방성으로 에칭된 절연성 측벽 스페이서를 형성하고, 상기 주변 회로 영역 내의 상기 트랜지스터 게이트 라인들 사이의 상기 스페이스 내에는 형성하지 않는 단계를 포함하는, 메모리 회로의 형성 방법.
  11. 청구항 10에 있어서, 상기 메모리 어레이 회로 영역 내를 마스크하는 단계는 상기 주변 회로 영역 내의 상기 절연성 측벽 스페이서가 이방성으로 에칭되는 층을 마스크로서 사용하는 단계를 포함하는, 메모리 회로의 형성 방법.
  12. 청구항 10에 있어서, 상기 메모리 어레이 회로 영역 내를 마스크하는 단계는, 상기 주변 회로 영역 내의 상기 절연성 측벽 스페이서가 이방성으로 에칭되는 층을 마스크로서 사용하는 단계 및 상기 메모리 어레이 회로 영역 내의 상기 절연성 측벽 스페이서가 이방성으로 에칭되는 층을 마스크로서 사용하는 단계를 포함하는, 메모리 회로의 형성 방법.
  13. 청구항 10에 있어서, 상기 메모리 어레이 회로 영역 내를 마스크하는 단계는 상기 주변 회로 영역 내를 마스크하기 전에 일어나는, 메모리 회로의 형성 방법.
  14. 청구항 10에 있어서, 상기 주변 회로 영역 내를 마스크하는 단계는 상기 메모리 어레이 회로 영역 내를 마스크하기 전에 일어나는, 메모리 회로의 형성 방법.
  15. 청구항 10에 있어서, 상기 주변 회로 영역 내의 상기 절연성 측벽 스페이서는 상기 메모리 어레이 회로 영역 내의 상기 절연성 측벽 스페이서의 최대 폭보다 더 큰 최대 폭을 갖는, 메모리 회로의 형성 방법.
  16. 제1 최소 라인 간격을 갖는 트랜지스터 게이트 라인을 포함하는 메모리 어레이 회로 영역과, 상기 제1 최소 라인 간격보다 더 큰 제2 최소 라인 간격을 갖는 트랜지스터 게이트 라인을 포함하는 주변 회로 영역을 갖는, 기판을 제공하는 단계;
    상기 메모리 어레이 회로 영역과 상기 주변 회로 영역 내의 상기 트랜지스터 게이트 라인들 상에 제1 절연성 스페이서 재료를 형성하는 단계;
    상기 메모리 어레이 회로 영역과 상기 주변 회로 영역 내의 상기 트랜지스터 게이트 라인들 상에 및 상기 제1 절연성 스페이서 재료 상에 제2 절연성 스페이서 재료를 형성하는 단계로서, 상기 제2 절연성 스페이서 재료는 제1 절연성 스페이서 재료에 대해 선택적으로 에칭 가능하고, 상기 메모리 어레이 회로 영역 내의 상기 트랜지스터 게이트 라인들 사이의 스페이스들을 충전하며, 상기 주변 회로 영역 내의 상기 트랜지스터 게이트 라인들 사이의 스페이스들을 충전하지 않는, 제2 절연성 스페이서 재료를 형성하는 단계;
    상기 주변 회로 영역 내의 상기 트랜지스터 게이트 라인들의 개개의 대향하는 측벽들 상에 절연성 측벽 스페이서들을 형성하는 데 효과적인 상기 제1 절연성 스페이서 재료에 대해 선택적으로 상기 제2 절연성 스페이서 재료를 이방성으로 에칭하는 단계;
    상기 주변 회로 영역 내에 상기 측벽 스페이서를 형성한 후에, 상기 주변 회로 영역 내의 상기 측벽 스페이서들이 마스크되면서 상기 메모리 어레이 회로 영역 내의 상기 제1 절연성 스페이서 재료에 대해 선택적으로 상기 제2 절연성 스페이서 재료를 에칭하는 단계; 및
    상기 메모리 어레이 회로 영역 내의 상기 트랜지스터 게이트 라인들의 개개의 대향하는 측벽들 상에 절연성 측벽 스페이서들을 형성하는 데 효과적인 상기 제1 절연성 스페이서 재료를 이방성으로 에칭하는 단계를 포함하는, 메모리 회로의 형성 방법.
  17. 청구항 16에 있어서, 상기 제1 절연성 스페이서 재료는 실리콘 니트라이드, 알루미늄 옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함하는, 메모리 회로의 형성 방법.
  18. 제1 최소 라인 간격을 갖는 트랜지스터 게이트 라인을 포함하는 메모리 어레이 회로 영역과, 상기 제1 최소 라인 간격보다 더 큰 제2 최소 라인 간격을 갖는 트랜지스터 게이트 라인을 포함하는 주변 회로 영역을 갖는, 기판을 제공하는 단계; 및
    상기 메모리 어레이 회로 영역 내의 상기 트랜지스터 게이트 라인들 사이의 스페이스들 내에는, 에피택셜 성장된 반도전성 재료를 포함하는 상승된 소스/드레인 영역을 형성하고, 상기 주변 회로 영역 내의 상기 트랜지스터 게이트 라인들 사이의 스페이스들 내에는 형성하지 않는 단계를 포함하는, 메모리 회로의 형성 방법.
  19. 청구항 18에 있어서, 상기 에피택셜 성장된 반도전성 재료는 상기 메모리 어레이 회로 영역 내의 상기 트랜지스터 게이트 라인들 사이의 스페이스들을 적어도 하나의 단면으로 스팬(span)하는, 메모리 회로의 형성 방법.
  20. 청구항 18에 있어서, 상기 메모리 회로는 DRAM 회로를 포함하는, 메모리 회로의 형성 방법.
  21. 청구항 18에 있어서, 상기 메모리 어레이 회로 영역 내의 상기 트랜지스터 게이트 라인들은 플로팅 게이트들의 보이드인, 메모리 회로의 형성 방법.
  22. 청구항 18에 있어서,
    상기 에피택셜 성장된 반도전성 재료는 상기 메모리 어레이 회로 영역 내의 상기 트랜지스터 게이트 라인들 사이의 스페이스들을 적어도 하나의 단면으로 스팬하고,
    상기 메모리 회로는 DRAM 회로를 포함하는, 메모리 회로의 형성 방법.
KR1020087005106A 2005-08-02 2006-07-13 상이한 절연성 측벽 스페이서들을 갖는 메모리 회로의 형성방법 KR100961067B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/196,051 US7462534B2 (en) 2005-08-02 2005-08-02 Methods of forming memory circuitry
US11/196,051 2005-08-02

Publications (2)

Publication Number Publication Date
KR20080032644A true KR20080032644A (ko) 2008-04-15
KR100961067B1 KR100961067B1 (ko) 2010-06-01

Family

ID=37110266

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020087005106A KR100961067B1 (ko) 2005-08-02 2006-07-13 상이한 절연성 측벽 스페이서들을 갖는 메모리 회로의 형성방법

Country Status (7)

Country Link
US (1) US7462534B2 (ko)
EP (1) EP1911076A2 (ko)
JP (1) JP5067634B2 (ko)
KR (1) KR100961067B1 (ko)
CN (1) CN101238559B (ko)
TW (1) TWI314352B (ko)
WO (1) WO2007018967A2 (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7276433B2 (en) * 2004-12-03 2007-10-02 Micron Technology, Inc. Methods of forming integrated circuitry, methods of forming memory circuitry, and methods of forming field effect transistors
US7341906B2 (en) 2005-05-19 2008-03-11 Micron Technology, Inc. Method of manufacturing sidewall spacers on a memory device, and device comprising same
US20070048951A1 (en) * 2005-08-31 2007-03-01 Hocine Boubekeur Method for production of semiconductor memory devices
US7915664B2 (en) * 2008-04-17 2011-03-29 Sandisk Corporation Non-volatile memory with sidewall channels and raised source/drain regions
JP5578952B2 (ja) * 2009-08-19 2014-08-27 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
CN102412206B (zh) * 2010-09-19 2013-10-09 中芯国际集成电路制造(上海)有限公司 快闪存储器的制造方法
US9773911B2 (en) * 2016-02-05 2017-09-26 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor and fabricating method thereof
US10978460B2 (en) * 2019-04-15 2021-04-13 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure
CN112951769B (zh) * 2021-03-19 2023-04-07 长鑫存储技术有限公司 半导体存储器及其形成方法

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04317371A (ja) * 1991-04-16 1992-11-09 Sony Corp 半導体メモリの製造方法
JPH0590537A (ja) * 1991-09-27 1993-04-09 Matsushita Electric Ind Co Ltd 半導体装置とその製造方法
US5312768A (en) * 1993-03-09 1994-05-17 Micron Technology, Inc. Integrated process for fabricating raised, source/drain, short-channel transistors
US5683930A (en) * 1995-12-06 1997-11-04 Micron Technology Inc. SRAM cell employing substantially vertically elongated pull-up resistors and methods of making, and resistor constructions and methods of making
KR100186503B1 (ko) * 1996-06-10 1999-04-15 문정환 반도체 소자의 제조 방법
JP4086926B2 (ja) * 1997-01-29 2008-05-14 富士通株式会社 半導体装置及びその製造方法
KR19980078235A (ko) * 1997-04-25 1998-11-16 문정환 반도체 소자의 제조 방법
US6258671B1 (en) * 1997-05-13 2001-07-10 Micron Technology, Inc. Methods of providing spacers over conductive line sidewalls, methods of forming sidewall spacers over etched line sidewalls, and methods of forming conductive lines
US6297531B2 (en) * 1998-01-05 2001-10-02 International Business Machines Corporation High performance, low power vertical integrated CMOS devices
US6248823B1 (en) * 1998-07-02 2001-06-19 E. I. Du Pont De Nemours And Company Solvents for amorphous fluoropolymers
US6277758B1 (en) * 1998-07-23 2001-08-21 Micron Technology, Inc. Method of etching doped silicon dioxide with selectivity to undoped silicon dioxide with a high density plasma etcher
US6211026B1 (en) * 1998-12-01 2001-04-03 Micron Technology, Inc. Methods of forming integrated circuitry, methods of forming elevated source/drain regions of a field effect transistor, and methods of forming field effect transistors
US6180494B1 (en) * 1999-03-11 2001-01-30 Micron Technology, Inc. Integrated circuitry, methods of fabricating integrated circuitry, methods of forming local interconnects, and methods of forming conductive lines
JP2001148472A (ja) * 1999-09-07 2001-05-29 Nec Corp 半導体装置及びその製造方法
TW429484B (en) * 1999-10-04 2001-04-11 United Microelectronics Corp Method of making ultra-short channel device having self-aligned landing pad
US6248623B1 (en) 1999-11-12 2001-06-19 United Microelectronics Corp. Method for manufacturing embedded memory with different spacer widths
JP3530104B2 (ja) * 2000-04-19 2004-05-24 沖電気工業株式会社 半導体集積回路装置の製造方法
US6455362B1 (en) * 2000-08-22 2002-09-24 Micron Technology, Inc. Double LDD devices for improved dram refresh
US6344398B1 (en) * 2000-10-17 2002-02-05 United Microelectronics Corp. Method for forming transistor devices with different spacer width
US6403423B1 (en) * 2000-11-15 2002-06-11 International Business Machines Corporation Modified gate processing for optimized definition of array and logic devices on same chip
US7176109B2 (en) * 2001-03-23 2007-02-13 Micron Technology, Inc. Method for forming raised structures by controlled selective epitaxial growth of facet using spacer
US7002223B2 (en) * 2001-07-27 2006-02-21 Samsung Electronics Co., Ltd. Semiconductor device having elevated source/drain
JP2003188274A (ja) * 2001-12-19 2003-07-04 Toshiba Corp 半導体装置及びその製造方法
US6830975B2 (en) * 2002-01-31 2004-12-14 Micron Technology, Inc. Method of forming field effect transistor comprising at least one of a conductive metal or metal compound in electrical connection with transistor gate semiconductor material
TWI287873B (en) * 2002-04-25 2007-10-01 Sanken Electric Co Ltd Semiconductor element and manufacturing method thereof
US6808992B1 (en) * 2002-05-15 2004-10-26 Spansion Llc Method and system for tailoring core and periphery cells in a nonvolatile memory
JP2004119644A (ja) * 2002-09-26 2004-04-15 Renesas Technology Corp 半導体装置の製造方法及び半導体装置
US6780708B1 (en) * 2003-03-05 2004-08-24 Advanced Micro Devices, Inc. Method of forming core and periphery gates including two critical masking steps to form a hard mask in a core region that includes a critical dimension less than achievable at a resolution limit of lithography
KR100481183B1 (ko) * 2003-03-17 2005-04-07 삼성전자주식회사 이중 캐핑막 패턴들을 갖는 반도체 장치 및 그 제조방법
JP4529024B2 (ja) * 2003-04-22 2010-08-25 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
TW591741B (en) * 2003-06-09 2004-06-11 Taiwan Semiconductor Mfg Fabrication method for multiple spacer widths
US7019358B2 (en) * 2003-07-31 2006-03-28 Clare, Inc. High voltage semiconductor device having an increased breakdown voltage relative to its on-resistance
TW200616624A (en) 2004-09-09 2006-06-01 Solvay Pharm Bv 2-substituted-1-deaza purine derivatives with adenosine receptor modulating activity

Also Published As

Publication number Publication date
JP5067634B2 (ja) 2012-11-07
EP1911076A2 (en) 2008-04-16
WO2007018967A3 (en) 2007-06-21
US7462534B2 (en) 2008-12-09
KR100961067B1 (ko) 2010-06-01
TW200721390A (en) 2007-06-01
TWI314352B (en) 2009-09-01
CN101238559B (zh) 2011-05-11
US20070032011A1 (en) 2007-02-08
JP2009503891A (ja) 2009-01-29
WO2007018967A2 (en) 2007-02-15
CN101238559A (zh) 2008-08-06

Similar Documents

Publication Publication Date Title
KR100961067B1 (ko) 상이한 절연성 측벽 스페이서들을 갖는 메모리 회로의 형성방법
US7410856B2 (en) Methods of forming vertical transistors
JP5610264B2 (ja) 半導体装置、半導体部品および半導体構造、ならびに半導体装置、半導体部品および半導体構造を形成する方法
US7687358B2 (en) Methods of forming a gated device
JP2009503814A (ja) 半導体構造、メモリアレイ、電子システム、及び半導体構造の形成方法
US8319280B2 (en) Recessed access device for a memory
US7749837B2 (en) High coupling memory cell
US20040188832A1 (en) Semiconductor constructions
US7605034B2 (en) Integrated circuit memory cells and methods of forming
US7989340B2 (en) Methods of forming CoSi2, methods of forming field effect transistors, and methods of forming conductive contacts
US7341951B2 (en) Methods of forming semiconductor constructions

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130503

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20140502

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20150430

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20160427

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20170504

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20180518

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20190524

Year of fee payment: 10