CN101238559B - 形成具有不同绝缘侧壁隔离物的存储器电路的方法 - Google Patents
形成具有不同绝缘侧壁隔离物的存储器电路的方法 Download PDFInfo
- Publication number
- CN101238559B CN101238559B CN2006800285743A CN200680028574A CN101238559B CN 101238559 B CN101238559 B CN 101238559B CN 2006800285743 A CN2006800285743 A CN 2006800285743A CN 200680028574 A CN200680028574 A CN 200680028574A CN 101238559 B CN101238559 B CN 101238559B
- Authority
- CN
- China
- Prior art keywords
- insulative
- sidewall spacers
- memory array
- peripheral circuit
- circuit region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 125000006850 spacer group Chemical group 0.000 title claims abstract description 148
- 238000000034 method Methods 0.000 title claims abstract description 50
- 230000002093 peripheral effect Effects 0.000 claims abstract description 88
- 239000000758 substrate Substances 0.000 claims abstract description 38
- 239000000463 material Substances 0.000 claims description 115
- 238000005530 etching Methods 0.000 claims description 45
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 30
- PNEYBMLMFCGWSK-UHFFFAOYSA-N Alumina Chemical compound [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 claims description 24
- 239000000377 silicon dioxide Substances 0.000 claims description 15
- 235000012239 silicon dioxide Nutrition 0.000 claims description 14
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 9
- 230000015572 biosynthetic process Effects 0.000 claims description 8
- 229910000449 hafnium oxide Inorganic materials 0.000 claims description 8
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 claims description 8
- 229920002120 photoresistant polymer Polymers 0.000 claims description 4
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 3
- 238000007667 floating Methods 0.000 claims description 3
- 238000003860 storage Methods 0.000 description 25
- 239000012634 fragment Substances 0.000 description 12
- 238000012545 processing Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 8
- 238000002513 implantation Methods 0.000 description 7
- 239000007943 implant Substances 0.000 description 6
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 6
- 239000004020 conductor Substances 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 5
- 238000004891 communication Methods 0.000 description 4
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 239000000428 dust Substances 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000000873 masking effect Effects 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 239000000243 solution Substances 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000010276 construction Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 230000008520 organization Effects 0.000 description 2
- 239000003870 refractory metal Substances 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000002210 silicon-based material Substances 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910000807 Ga alloy Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910000676 Si alloy Inorganic materials 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000003139 buffering effect Effects 0.000 description 1
- 239000011469 building brick Substances 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000001351 cycling effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 239000012895 dilution Substances 0.000 description 1
- 238000010790 dilution Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 125000001475 halogen functional group Chemical group 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012774 insulation material Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000002045 lasting effect Effects 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000008450 motivation Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000004886 process control Methods 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/488—Word lines
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Semiconductor Memories (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Non-Volatile Memory (AREA)
Abstract
本发明包含形成存储器电路的方法。在一个实施方案中，提供衬底，其具有存储器阵列电路区域和外围电路区域。所述存储器阵列电路区域包括具有第一最小线间距的晶体管栅极线。所述外围电路区域包括具有第二最小线间距的晶体管栅极线，所述第二最小线间距大于所述第一最小线间距。在所述存储器阵列区域内的所述晶体管栅极线中的个别者的相对侧壁上形成各向异性蚀刻的绝缘侧壁隔离物之前，在所述外围电路区域内的所述晶体管栅极线中的个别者的相对侧壁上形成各向异性蚀刻的绝缘侧壁隔离物。涵盖其它方面和实施方案。
Description
技术领域
本发明涉及形成存储器电路的方法。
背景技术
集成电路的制造涉及在衬底上形成导电线。此类导电线用于连接到装置组件或与装置组件连接。一种类型的集成电路是存储器电路。存储器电路通常包含存储器阵列电路区域，其中严格按照光刻或其它处理所允许而制造存储装置以便节省晶片空间。存储器电路通常还包含外围电路，其中间距要求不如在存储器阵列中那样最重要。因此在许多情况下，外围电路区域中的装置相对于存储器阵列电路区域中的装置通常间隔得更远。
晶体管栅极线通常用于存储器电路和外围电路中。此类线通常包含使晶体管栅极线的侧部电绝缘的侧壁隔离物。通常通过在衬底上形成绝缘材料层并对所述层进行各向异性蚀刻以在晶体管栅极线的侧壁附近留下空间，来提供此类隔离物。
隔离物在存储器阵列内的横向宽度随着邻近的晶体管栅极线之间的距离减小而持续变薄。此外，在一些情况下，例如单晶硅等外延半导电材料从下伏的衬底材料处生长，作为存储器阵列区域内以及外围电路区域中形成的晶体管的源极/漏极区的一部分。这种生长通常经优化以用于存储器阵列电路性能，且要求相对于外围电路修改工艺，以在外围电路阵列中实现所需的操作电路。
此外，隔离物宽度在存储器阵列电路区域内的减小不合需要地导致隔离物与晶体管栅极之间的寄生电容增加。这可能不利地影响个别晶体管的速度和/或其它性能特征。通过减小一对导体之间的电介质的厚度和/或通过增加此类导体之间的介电材料的介电常数“k”，而使寄生电容增加或最大化。将需要开发另外的方法，其实现以与在外围电路区域内形成此类隔离物不同或分离的方式，优化存储器阵列电路区域内的晶体管栅极线上的经各向异性蚀刻的隔离物宽度。
虽然本发明的动机在于解决上文识别的问题，但其绝不限于此。本发明仅受以书面形式表达的所附权利要求书限制，而不解释性地或另外限定性地参考说明书，且符合等效物的原则。
发明内容
本发明包含形成存储器电路的方法。在一个实施方案中，提供衬底，其具有存储器阵列电路区域和外围电路区域。所述存储器阵列电路区域包括具有第一最小线间距的晶体管栅极线。所述外围电路区域包括具有第二最小线间距的晶体管栅极线，所述第二最小线间距大于所述第一最小线间距。在所述存储器阵列区域内的所述晶体管栅极线中的个别者的相对侧壁上形成各向异性蚀刻的绝缘侧壁隔离物之前，在所述外围电路区域内的所述晶体管栅极线中的个别者的相对侧壁上形成各向异性蚀刻的绝缘侧壁隔离物。
在一个实施方案中，在外围电路区域内的晶体管栅极线上而不在存储器阵列电路区域内的晶体管栅极线之间的空间内形成各向异性蚀刻的绝缘侧壁隔离物的同时，掩蔽存储器阵列电路区域内的晶体管栅极线之间的所述空间。并且，在存储器阵列电路区域内的晶体管栅极线上而不在外围电路区域内的晶体管栅极线之间的空间内形成各向异性蚀刻的绝缘侧壁隔离物的同时，掩蔽外围电路区域内的晶体管栅极线之间的所述空间。
在一个实施方案中，在存储器阵列电路区域内的晶体管栅极线之间的空间内，而不在外围电路区域内的晶体管栅极线之间的空间内，形成包括外延生长的半导电材料的升高源极/漏极区。
在一个实施方案中，在存储器阵列电路区域和外围电路区域内的晶体管栅极线上形成第一绝缘隔离物材料。在第一绝缘隔离物材料上以及存储器阵列电路区域和外围电路区域内的晶体管栅极线上形成第二绝缘隔离物材料。可相对于第一绝缘隔离物材料选择性地蚀刻第二绝缘隔离物材料。第二绝缘隔离物材料填充存储器阵列电路区域内的晶体管栅极线之间的空间，而不填充外围电路区域内的晶体管栅极线之间的空间。相对于第一绝缘隔离物材料选择性地各向异性蚀刻第二绝缘隔离物材料，以在外围电路区域内的所述晶体管栅极线中的个别者的相对侧壁上有效地形成绝缘侧壁隔离物。在外围电路区域内形成侧壁隔离物之后，相对于存储器阵列电路区域内的第一绝缘隔离物材料选择性地蚀刻第二绝缘隔离物材料，同时掩蔽外围电路区域内的所述侧壁隔离物。各向异性蚀刻第一绝缘隔离物材料，以在存储器阵列电路区域内的所述晶体管栅极线中的个别者的相对侧壁上有效地形成绝缘侧壁隔离物。
涵盖其它方面和实施方案。
附图说明
下文参看以下附图描述本发明的优选实施例。
图1是根据本发明的一方面的处理中的衬底片段的图解描绘。
图2是图1所描绘的步骤之后的处理步骤时图1衬底片段的视图。
图3是图2所描绘的步骤之后的处理步骤时图2衬底片段的视图。
图4是图3所描绘的步骤之后的处理步骤时图3衬底片段的视图。
图5是图4所描绘的步骤之后的处理步骤时图4衬底片段的视图。
图6是图5所描绘的步骤之后的处理步骤时图5衬底片段的视图。
图7是图6所描绘的步骤之后的处理步骤时图6衬底片段的视图。
图8是图7所描绘的步骤之后的处理步骤时图7衬底片段的视图。
图9是图8所描绘的步骤之后的处理步骤时图8衬底片段的视图。
图10是图9所描绘的步骤之后的处理步骤时图9衬底片段的视图。
图11是图10所描绘的步骤之后的处理步骤时图10衬底片段的视图。
图12是根据本发明各方面的衬底处理的视图。
图13是说明本发明的示范性应用的计算机的图解视图。
图14是展示图15计算机的母板的特定特征的框图。
图15是根据本发明的示范性方面的电子系统的高级框图。
图16是根据本发明的一方面的示范性电子系统的简化框图。
具体实施方式
参看图1-16描述形成存储器电路的各种方法的示范性优选实施例。参看图1，处理中的半导体晶片片段一般以参考标号10指示且包含半导电衬底12。在本文件的上下文中，术语“半导体衬底”或“半导电衬底”定义为表示包括半导电材料的任何构造，包含(但不限于)例如半导电晶片的块状半导电材料(以单独或其上包括其它材料的组合件的形式)和半导电材料层(以单独或包括其它材料的组合件的形式)。术语“衬底”是指任何支撑结构，包含(但不限于)上文描述的半导电衬底。衬底12的示范性优选半导电材料是块状单晶硅，但当然涵盖其它衬底，例如绝缘体上半导体衬底。
所说明的衬底12包含存储器阵列电路区域14和外围电路区域16。在一个优选实施方案中，所制造的存储器电路包括DRAM电路。存储器阵列电路区域描绘为包括具有第一最小线间距D1的某多个晶体管栅极线15。外围电路区域描绘为包括具有第二最小线间距D2的某多个晶体管栅极线17，第二最小线间距D2大于第一最小线间距D1。当代处理中的典型线间距D1为780埃，且当然预期在下一代处理中会减小。针对当代D1780埃线间距的示范性D2线间距为1,500埃到2,000埃。可认为个别晶体管栅极线15和17具有侧壁19。
所说明的晶体管栅极线15和17描绘为形成在栅极介电层18上，例如具有20埃到70埃的厚度的二氧化硅上。仅举例来说，栅极线15和17还描绘为包括导电掺杂的半导电材料区20(即，多晶硅)、较大导电性区22(即，耐火金属和耐火金属硅化物中的一者或两者)和上覆绝缘罩24(即，氮化硅和二氧化硅中的一者或两者)。形成所描绘的晶体管栅极线构造15和17的示范性优选方式是通过光刻图案化和蚀刻，但当然涵盖不管是现有还是仍待开发的任何其它方式。在一个示范性优选实施例中，进行本发明的处理所相对的晶体管栅极线没有浮动栅极，且(例如)其中所描绘的栅极线包括由层20和22形成的单一导电物质。
图1的衬底优选经受源极/漏极再氧化，且在优选实施例中进一步经受各种导电性修改植入。此类植入和其它处理仅是示范性和优选的，且除非在分析中的权利要求中明确陈述，否则不构成本发明的一部分。通常且优选的是，存储器阵列电路晶体管制造为包括n沟道装置，其中外围电路区域制造为包括n沟道与p沟道装置的组合。在一个优选实施方案中，图1的衬底可经受毯覆式LDD植入，例如示范性剂量为1×1012离子/平方厘米的砷的植入。此外在一个优选实施例中，可在n沟道装置中通过掩蔽p沟道装置来实行图1衬底的p型晕圈植入，且所述p型晕圈植入进一步可能包含使用示范性剂量为1×1014离子/平方厘米的砷的另一LDD植入，以优化n沟道装置。在这之后或之前，可能针对p沟道装置实行类似的处理。明确地说，在实行p沟道装置的含磷或砷的植入以形成晕圈区的同时，可能掩蔽n沟道装置，且也许还进行含硼植入以优化p沟道装置的LDD区。
参看图2，在存储器阵列电路区域14内的晶体管栅极线15上和外围电路区域16内的晶体管栅极线17上形成第一绝缘隔离物材料30。这在存储器阵列电路区域14内的晶体管栅极线15之间留下空间31，且在外围电路区域16内的晶体管栅极线17之间留下空间33。示范性优选材料包含氮化硅、氧化铝和氧化铪中的至少一者，且当然包含其混合物和/或多层。隔离物材料30的示范性优选厚度范围为50埃到(优选)不大于最小间距D1的三分之一。
参看图3，已在第一绝缘隔离物材料30上以及存储器阵列电路区域14内的晶体管栅极线15上和外围电路区域16内的晶体管栅极线17上形成第二绝缘隔离物材料32。可有利地相对于第一绝缘隔离物材料30选择性地蚀刻第二绝缘隔离物材料32。其中(例如)，第一隔离物材料30包括氮化硅、氧化铝和氧化铪的任一者或组合，示范性优选材料32为未掺杂的二氧化硅。在本文献的上下文中，“未掺杂的二氧化硅”界定具有不大于一个原子百分比的硼和磷的一者或组合的二氧化硅材料。沉积未掺杂的二氧化硅32的优选方式是利用四乙基原硅酸盐(TEOS)，且因此所沉积的二氧化硅不会致密(至少在工艺中的此时)以有助于进行随后待描述的优选选择性湿蚀刻。在本文献的上下文中，“未致密”的未掺杂二氧化硅层在小于700℃的温度下沉积，且只要其随后不暴露于至少700℃的温度便保持“未致密”。在所描绘的优选实施例中，第二绝缘隔离物材料32沉积到一厚度以有效地填充存储器阵列电路区域14内的晶体管栅极线15之间的空间31，但不填充外围电路区域16内的晶体管栅极线17之间的空间33。仅举例来说，材料32的示范性优选厚度为100埃到500埃。
参看图4，已相对于第一绝缘隔离物材料30选择性地各向异性蚀刻第二绝缘隔离物材料32，以在外围电路区域16内的晶体管栅极线17中的个别者的相对侧壁19上有效地形成绝缘侧壁隔离物34。示范性优选蚀刻化学处理包含C4F8、CF4和Ar，用于氮化硅上所接收的二氧化硅材料。在本文献的上下文中，选择性蚀刻要求以至少2∶1的去除速率相对于另一材料而去除一种材料。
参看图5，已掩蔽外围电路区域16内的侧壁隔离物34。这优选通过利用掩蔽外围电路区域16内的晶体管栅极线17之间的空间33的掩蔽层36，并进一步优选地利用掩蔽整个外围电路区域16的掩蔽层36来实行。示范性优选材料为光致抗蚀剂，但当然也涵盖其它材料。
参看图6，已相对于存储器阵列电路区域14内的第一绝缘隔离物材料30选择性地蚀刻第二绝缘隔离物材料32(未图示)，同时掩蔽外围电路区域16内的材料32的侧壁隔离物34。优选的蚀刻方式包括湿蚀刻，例如在周围压力下以及20℃到100℃的温度范围下利用经缓冲的氧化物或稀释的HF蚀刻化学处理，其中隔离物材料30包括未掺杂的二氧化硅，且隔离物材料32包括氮化硅。优选如上文所述，且在隔离物材料包括未掺杂的二氧化硅的情况下，其最优选不致密，或直到如图6中所描绘蚀刻第二绝缘隔离物材料之后才会致密。
参看图7，已各向异性蚀刻第一绝缘隔离物材料30以在存储器阵列电路区域14内的晶体管栅极线15中的个别者的相对侧壁19上有效地形成绝缘侧壁隔离物40。此类各向异性蚀刻(在材料30包括氮化硅的情况下)的示范性优选蚀刻化学处理包含多步骤蚀刻工艺中使用Ar、CF4、CH2F2、CHF3和O2的多步骤蚀刻。图7还描绘从衬底12上蚀刻栅极介电层18的暴露部分，以有效地暴露存储器阵列电路区域14内的半导体衬底12的半导电材料。在所描绘且最优选的实例中，外围电路区域16内的绝缘侧壁隔离物34具有最大宽度W2，其大于存储器阵列电路区域14内的绝缘侧壁隔离物40的最大宽度W1。
参看图8，已从衬底10去除掩蔽材料36(未图示)。
在本发明的一个方面，本发明包含在存储器阵列电路区域内的晶体管栅极线中的个别者的相对侧壁上形成各向异性蚀刻的绝缘侧壁隔离物之前，在外围电路区域内的晶体管栅极线中的个别者的相对侧壁上形成各向异性蚀刻的绝缘侧壁隔离物。上述处理是且仅是实行该操作的一种示范性方式，且当然涵盖任何其它实行该操作的方式，包含以后开发的方法。
此外，一种根据本发明一个方面且不依赖于处理次序的形成存储器电路的方法包含在外围电路区域内的晶体管栅极线上而不在存储器阵列电路区域内的晶体管栅极线之间的空间内形成各向异性蚀刻的绝缘侧壁隔离物的同时，掩蔽存储器阵列电路区域内的晶体管栅极线之间的空间。举例来说，图4描绘进行该操作的一个此类示范性方式。此外，继续根据本发明的此方面，在存储器阵列电路区域内的晶体管栅极线上而不在外围电路区域内的晶体管栅极线之间的空间内形成各向异性蚀刻的绝缘侧壁隔离物的同时，掩蔽外围电路区域内的晶体管栅极线之间的空间。仅举例来说，图7描绘进行该操作的一个此类方式。此外，上述优选处理在外围电路区域内实行掩蔽之前实行存储器阵列电路区域内的掩蔽。然而，本发明的各方面还包含在形成所描绘的隔离物的过程中在存储器阵列电路区域内实行掩蔽之前实行外围电路区域内的掩蔽。举例来说，且仅举例来说，可能在形成隔离物34之前形成所描绘的各向异性蚀刻的隔离物40。
此外且无论如何在所描绘的优选实施例中，在蚀刻以在外围电路区域内形成隔离物的同时在存储器阵列电路区域内实行的掩蔽是掩蔽存储器阵列电路区域内的晶体管栅极线之间的所有空间。此外在一个示范性优选实施例中，在各向异性蚀刻以在存储器区域电路区域内形成绝缘侧壁隔离物的同时在外围电路区域内实行的掩蔽是掩蔽外围电路区域内的晶体管栅极线之间的所有空间。
此外，在一个示范性优选实施例中，存储器阵列电路区域内的掩蔽包括使用一层(即，层32)作为掩模，从所述层各向异性蚀刻外围电路区域中的绝缘侧壁隔离物，并且在一个实施方案中，使用一层(即，层30)作为掩模，从所述层各向异性蚀刻存储器阵列电路区域中的绝缘侧壁隔离物。
此外，在上述示范性实施例中，存储器阵列电路区域内的掩蔽没有使用光致抗蚀剂，且在一个实施方案中，外围电路区域内的掩蔽使用光致抗蚀剂。
随后可能发生处理，借此在邻近于至少存储器阵列电路区域内的绝缘侧壁隔离物处形成外延生长的半导电材料。举例来说，且仅举例来说，上文描述和描绘的蚀刻和隔离物形成序列产生图8，其中存储器阵列电路区域14内的衬底12的半导电材料向外暴露，且外围电路区域16内的衬底12的半导电材料用材料30和18覆盖。在一个优选实施方案中，可有利地利用此方式在邻近于存储器阵列电路区域14内的绝缘侧壁隔离物40处外延生长半导电材料，而不在邻近于外围电路区域16内的绝缘侧壁隔离物36处外延生长半导电材料。举例来说，在此实例中，图8的衬底优选在外延半导电材料生长之前经受清洁步骤，例如在27℃的温度和大气压力下暴露于HF溶液持续不足60秒。示范性HF溶液为水与水中49重量百分比HF溶液的100∶1容积比。
参看图9，已由半导体衬底12的半导电材料生长外延半导电材料44。一个示范性优选材料是外延生长的单晶硅，其中开始生长此单晶硅的下伏材料包括单晶硅。当然涵盖其它半导电材料，举例来说，且仅举例来说，镓与硅的合金。当然还预期除硅以外的材料。来自下伏衬底的材料44的示范性厚度为200埃到600埃。生长单晶硅的此外延半导电材料44的示范性方法包括任何基于硅烷的选择性外延生长。
参看图10，已从外围电路区域16蚀刻暴露的材料30并接着蚀刻暴露的材料18。
参看图11，已实行适宜的植入掺杂以针对阵列和外围电路形成所需的最高植入剂量源极/漏极区45。这可能通过掩蔽和/或植入步骤的任何组合，且以在外围电路区域中制造典型p沟道装置和n沟道装置以及在其下方掺杂材料44和衬底材料的任何示范性次序来实行。此外，此类形成和植入及掩蔽可能相对于源极/漏极区域上材料30和18的优选去除以任何次序发生。
在形成存储器电路的一个示范性优选方法中，举例来说，且如上所述仅举例来说，本发明一方面预期在存储器阵列电路区域内的晶体管栅极线之间的空间31内，而不在外围电路区域内的晶体管栅极线之间的空间33内，形成包括外延生长的半导电材料的升高源极/漏极区，例如图9所示。在一个示范性且优选的实施方案(并如图所示)中，外延生长的半导电材料在至少一个横截面(例如，图9中描绘的横截面)中跨越存储器阵列电路区域内的晶体管栅极线之间的空间(即，空间31)。本发明的各方面包含独立于隔离物形成而制造此外延生长的半导电材料，以及独立于外延半导电材料生长而如上所述制造隔离物。本发明的各方面还包含将不同隔离物材料形成为与另一者相比具有相同、较高或较低的“k”电容值，如技术人员可能选择和进行优化的。上述示范性植入可在掩蔽或不掩蔽的情况下在任何时间实行，如技术人员将了解。仅举例来说，且并非以限制的方式，如上所述的处理整体上或部分地可能实现各种晶体管的寄生电容的减小，并改进速度性能以实现给定的开/关电流目标。优选处理还可能实现在存储器阵列电路区域中或外围电路区域内选择性地形成外延硅。此外，这可用于相对于外围电路区域而优化存储器阵列电路区域内的隔离物宽度。此外，仅举例来说，较厚的外围电路区域隔离物间距实现源极/漏极植入进一步远离外围沟道，并且p+接触件可具有处于其下方的较深源极/漏极结。
图12描绘并入到DRAM存储器单元中的晶体管栅极线15中的一者。外延半导电材料44包括DRAM存储器晶体管90的源极/漏极区。源极/漏极区中的一者电连接存储装置150，且源极/漏极区中的另一者电连接到位线152。存储装置150可包括任何适宜的装置，包含(例如)电容器。位线152可包括任何适宜的构造。特征/晶体管90可认为是集成电路(例如刚刚描述的DRAM集成电路)的一部分。
图13大体上以举例的方式而不是限制的方式说明根据本发明一方面的计算机系统400的一实施例。计算机系统400包含监视器401或其它通信输出装置、键盘402或其它通信输入装置，以及母板404。母板404可承载微处理器406或其它数据处理单元以及至少一个存储器装置408。存储器装置408可包括上文描述的本发明的各个方面，包含(例如)字线、位线和DRAM单位单元中的一者或一者以上。存储器装置408可包括存储器单元阵列，且此阵列可与寻址电路耦合以便存取阵列中的个别存储器单元。此外，存储器单元阵列可耦合到读取电路以便从存储器单元读取数据。可利用寻址和读取电路在存储器装置408与处理器406之间传达信息。这在图14所示的母板404的框图中说明。在此框图中，将寻址电路说明为410且将读取电路说明为412。
在本发明的特定方面，存储器装置408可对应于存储器模块。举例来说，在利用本发明教示的实施方案中可使用单列直插内存储器模块(SIMM)和双列直插内存储器模块(DIMM)。存储器装置可被并入到提供对装置的存储器单元进行读取和写入的不同方法的多种设计中的任一者中。一种此类方法是页模式操作。DRAM中的页模式操作由存取存储器单元阵列的行和随机存取所述阵列的不同列的方法界定。存储在行与列相交处的数据可在所述列被存取的同时被读取和输出。
一种替代类型的装置是扩展式数据输出(EDO)存储器，其允许所寻址的列已关闭之后存储在存储器阵列地址处的数据可用作输出。此存储器可通过允许较短的存取信号而不缩短存储器输出数据在存储器总线上可用的时间来增加一些通信速度。其它替代类型的装置(仅举例来说)包含SDRAM、DDR SDRAM、SLDRAM、VRAM和直接RDRAM，以及例如SRAM或快闪存储器等其它装置。
图15说明本发明的示范性电子系统700的各个实施例的高级组织的简化框图。系统700可对应于(例如)计算机系统、处理控制系统或使用处理器和相关联的存储器的任何其它系统。电子系统700具有功能元件，包含处理器或算术/逻辑单元(ALU)702、控制单元704、存储器装置单元706和输入/输出(I/O)装置708。通常，电子系统700将具有一组本地指令，其指定处理器702将对数据执行的操作和处理器702、存储器装置单元706与I/O装置708之间的其它交互。控制单元704通过连续循环通过一组操作而协调处理器702、存储器装置706与I/O装置708的所有操作，所述组操作促使从存储器装置706获取指令并执行指令。在各个实施例中，存储器装置706包含(但不限于)随机存取存储器(RAM)装置、只读存储器(ROM)装置，和例如软盘驱动器和紧密盘CD-ROM驱动器的外围装置。所属领域的一般技术人员在阅读和理解本发明之后将了解，根据本发明的各方面，所说明的电子组件中的任一者能够经制造成包含DRAM单元、字线和位线。
图16是示范性电子系统800的各个实施例的高级组织的简化框图。系统800包含存储器装置802，其具有存储器单元阵列804、地址解码器806、行存取电路808、列存取电路810、用于控制操作的读取/写入控制电路812，以及输入/输出电路814。存储器装置802进一步包含功率电路816和传感器820，例如用于确定存储器单元处于低阈值导电状态还是高阈值非导电状态的电流传感器。所说明的功率电路816包含电源电路880、用于提供参考电压的电路882、用于向第一字线提供脉冲的电路884、用于向第二字线提供脉冲的电路886，以及用于向位线提供脉冲的电路888。系统800还包含处理器822或用于存储器存取的存储器控制器。
存储器装置802通过布线或金属化线从处理器822接收控制信号824。存储器装置802用于存储经由I/O线存取的数据。所属领域的技术人员将了解，可提供额外电路和控制信号，且存储器装置802已经过简化以帮助关注于本发明。处理器822或存储器装置802中的至少一者可包含本发明中先前描述的类型的DRAM单元。
本发明的各种所说明的系统旨在提供对本发明的电路和结构的各种应用的大体理解，且不旨在用作对根据本发明各方面使用存储器单元的电子系统的所有元件和特征的完全描述。所属领域的一般技术人员将了解，可在单一封装处理单元中，或甚至在单一半导体芯片上制造各种电子系统，以便缩短处理器与存储器装置之间的通信时间。
存储器单元、字线和位线的应用可包含用于存储器模块、装置驱动器、功率模块、通信调制解调器、处理器模块和专用模块中的电子系统，且可包含多层、多芯片模块。此电路可进一步为例如时钟、电视、手机、个人计算机、汽车、工业控制系统、飞机等多种电子系统的子组件。
Claims (32)
1.一种形成存储器电路的方法，其包括：
提供衬底，所述衬底具有存储器阵列电路区域和外围电路区域，所述存储器阵列电路区域包括具有第一最小线间距的晶体管栅极线，所述外围电路区域包括具有第二最小线间距的晶体管栅极线，所述第二最小线间距大于所述第一最小线间距；
在所述存储器阵列区域内的所述晶体管栅极线中的个别者的相对侧壁上形成各向异性蚀刻的绝缘侧壁隔离物之前，在所述外围电路区域内的所述晶体管栅极线中的个别者的相对侧壁上形成各向异性蚀刻的绝缘侧壁隔离物；以及
在所述外围电路区域内形成所述绝缘侧壁隔离物并在所述存储器阵列电路区域内形成所述绝缘侧壁隔离物之后，在邻近于所述存储器阵列电路区域内的所述绝缘侧壁隔离物处外延生长半导电材料，而不在邻近于所述外围电路区域内的所述绝缘侧壁隔离物处外延生长半导电材料。
2.根据权利要求1所述的方法，其中所述存储器电路包括DRAM电路。
3.根据权利要求1所述的方法，其中所述存储器阵列电路区域内的所述晶体管栅极线没有浮动栅极。
4.根据权利要求1所述的方法，其中所述存储器阵列电路区域内的所述绝缘侧壁隔离物包括氮化硅、氧化铝和氧化铪中的至少一者。
5.根据权利要求1所述的方法，其中所述外围电路区域内的所述绝缘侧壁隔离物包括未掺杂的二氧化硅。
6.根据权利要求5所述的方法，其中所述存储器阵列电路区域内的所述绝缘侧壁隔离物包括氮化硅、氧化铝和氧化铪中的至少一者。
7.根据权利要求1所述的方法，其中所述外围电路区域内的所述绝缘侧壁隔离物具有最大宽度，所述最大宽度大于所述存储器阵列电路区域内的所述绝缘侧壁隔离物的最大宽度。
8.根据权利要求1所述的方法，其包括：
在所述外围电路区域内的所述晶体管栅极线上而不在所述存储器阵列电路区域内的所述晶体管栅极线之间的空间内形成所述各向异性蚀刻的绝缘侧壁隔离物的同时，掩蔽所述存储器阵列电路区域内的所述晶体管栅极线之间的所述空间且不在所述存储器阵列电路区域内的所述晶体管栅极线之间使用光致抗蚀剂；以及
在所述存储器阵列电路区域内的所述晶体管栅极线上而不在所述外围电路区域 内的所述晶体管栅极线之间的空间内形成所述各向异性蚀刻的绝缘侧壁隔离物的同时，掩蔽所述外围电路区域内的所述晶体管栅极线之间的所述空间。
9.根据权利要求8所述的方法，其中所述存储器阵列电路区域内的所述掩蔽包括使用一从其中各向异性蚀刻而得到所述外围电路区域中的所述绝缘侧壁隔离物的层作为掩模。
10.根据权利要求8所述的方法，其中所述存储器阵列电路区域内的所述掩蔽包括：使用一从其中各向异性蚀刻而得到所述外围电路区域中的所述绝缘侧壁隔离物的层作为掩模；以及使用一从其中各向异性蚀刻而得到所述存储器阵列电路区域中的所述绝缘侧壁隔离物的层作为掩模。
11.根据权利要求8所述的方法，其中所述存储器阵列电路区域内的所述掩蔽在所述外围电路区域内的所述掩蔽之前发生。
12.根据权利要求8所述的方法，其中所述外围电路区域内的所述绝缘侧壁隔离物具有最大宽度，所述最大宽度大于所述存储器阵列电路区域内的所述绝缘侧壁隔离物的最大宽度。
13.根据权利要求1所述的方法，其中在所述存储器阵列区域内形成所述隔离物之前在所述外围电路区域内形成所述隔离物包括：
在所述存储器阵列电路区域和所述外围电路区域内的所述晶体管栅极线上形成第一绝缘隔离物材料；
在所述第一绝缘隔离物材料上以及所述存储器阵列电路区域和所述外围电路区域内的所述晶体管栅极线上形成第二绝缘隔离物材料，所述第二绝缘隔离物材料可相对于所述第一绝缘隔离物材料选择性地蚀刻，所述第二绝缘隔离物材料填充所述存储器阵列电路区域内的所述晶体管栅极线之间的空间，而不填充所述外围电路区域内的所述晶体管栅极线之间的空间；
相对于所述第一绝缘隔离物材料选择性地各向异性蚀刻所述第二绝缘隔离物材料，以在所述外围电路区域内的所述晶体管栅极线中的个别者的相对侧壁上形成绝缘侧壁隔离物；
在所述外围电路区域内形成所述侧壁隔离物之后，相对于所述存储器阵列电路区域内的所述第一绝缘隔离物材料选择性地蚀刻所述第二绝缘隔离物材料，同时掩蔽所述外围电路区域内的所述侧壁隔离物；以及
在相对于所述第一绝缘隔离物材料选择性地对所述第二绝缘隔离物材料的所述蚀刻之后，各向异性蚀刻所述第一绝缘隔离物材料，以在所述存储器阵列电路区域 内的所述晶体管栅极线中的个别者的相对侧壁上形成绝缘侧壁隔离物。
14.根据权利要求13所述的方法，其中所述第一绝缘隔离物材料包括氮化硅、氧化铝和氧化铪中的至少一者。
15.根据权利要求13所述的方法，其中所述第一绝缘隔离物材料包括氧化铝。
16.根据权利要求13所述的方法，其中所述第一绝缘隔离物材料包括氧化铪。
17.根据权利要求13所述的方法，其中所述第二绝缘隔离物材料包括未掺杂的二氧化硅。
18.根据权利要求17所述的方法，其中从TEOS沉积所述未掺杂的二氧化硅，且所述未掺杂的二氧化硅直到在所述外围电路区域内的所述侧壁隔离物被掩蔽时相对于所述存储器阵列电路区域内的所述第一绝缘隔离物材料选择性地对所述第二绝缘隔离物材料的所述蚀刻之后才致密。
19.根据权利要求13所述的方法，其中对所述第一绝缘隔离物材料进行所述各向异性蚀刻以形成所述存储器阵列电路区域内的所述绝缘侧壁隔离物在对所述第二绝缘隔离物材料进行所述各向异性蚀刻以形成所述外围电路区域内的所述侧壁隔离物之前发生。
20.根据权利要求13所述的方法，其中所述存储器电路包括DRAM电路。
21.根据权利要求13所述的方法，其中所述存储器阵列电路区域内的所述晶体管栅极线没有浮动栅极。
22.根据权利要求13所述的方法，其包括在所述外围电路区域内形成所述绝缘侧壁隔离物并在所述存储器阵列电路区域内形成所述绝缘侧壁隔离物之后，在邻近于所述存储器阵列电路区域内的所述绝缘侧壁隔离物处外延生长半导电材料。
23.根据权利要求13所述的方法，其包括在所述外围电路区域内形成所述绝缘侧壁隔离物并在所述存储器阵列电路区域内形成所述绝缘侧壁隔离物之后，在邻近于所述存储器阵列电路区域内的所述绝缘侧壁隔离物处外延生长半导电材料，而不在邻近于所述外围电路区域内的所述绝缘侧壁隔离物处外延生长半导电材料。
24.根据权利要求13所述的方法，其中所述第一绝缘隔离物材料具有比所述第二绝缘隔离物材料高的电容值。
25.根据权利要求13所述的方法，其中所述第一绝缘隔离物材料具有比所述第二绝缘隔离物材料低的电容值。
26.根据权利要求14所述的方法，其中所述第一绝缘隔离物材料和所述第二绝缘隔离物材料具有相同的电容值。
27.根据权利要求13所述的方法，其包括：
在所述外围电路区域内的所述晶体管栅极线中的个别者的所述相对侧壁上形成所述绝缘侧壁隔离物，以包括所述第一绝缘隔离物材料和所述第二绝缘隔离物材料两者；以及
在所述存储器阵列电路区域内的所述晶体管栅极线中的个别者的所述相对侧壁上形成所述绝缘侧壁隔离物，以仅包括所述第一绝缘隔离物材料。
28.根据权利要求13所述的方法，其中在形成在所述外围电路区域中的所述晶体管栅极线的相对侧壁上的第一绝缘隔离物材料上形成所述第二绝缘隔离物材料。
29.根据权利要求13所述的方法，其中相对于所述第一绝缘隔离物材料选择性地对所述第二绝缘隔离物材料的所述各向异性蚀刻留下完全横跨在所述外围电路区域中的邻近晶体管栅极线之间的第一绝缘隔离物材料。
30.根据权利要求1所述的方法，其包括在所述外围电路区域内形成所述所述绝缘侧壁隔离物以包括未掺杂的二氧化硅且在所述存储器阵列电路区域内形成所述绝缘侧壁隔离物以包括氧化铝和氧化铪中的至少一者。
31.根据权利要求30所述的方法，其中在所述存储器阵列电路区域内的所述绝缘侧壁隔离物包括氧化铝。
32.根据权利要求30所述的方法，其中在所述存储器阵列电路区域内的所述绝缘侧壁隔离物包括氧化铪。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/196,051 | 2005-08-02 | ||
| US11/196,051 US7462534B2 (en) | 2005-08-02 | 2005-08-02 | Methods of forming memory circuitry |
| PCT/US2006/027366 WO2007018967A2 (en) | 2005-08-02 | 2006-07-13 | Methods of forming memory circuitry with different insulative sidewall spacers |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101238559A CN101238559A (zh) | 2008-08-06 |
| CN101238559B true CN101238559B (zh) | 2011-05-11 |
Family
ID=37110266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2006800285743A Active CN101238559B (zh) | 2005-08-02 | 2006-07-13 | 形成具有不同绝缘侧壁隔离物的存储器电路的方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US7462534B2 (zh) |
| EP (1) | EP1911076A2 (zh) |
| JP (1) | JP5067634B2 (zh) |
| KR (1) | KR100961067B1 (zh) |
| CN (1) | CN101238559B (zh) |
| TW (1) | TWI314352B (zh) |
| WO (1) | WO2007018967A2 (zh) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7276433B2 (en) * | 2004-12-03 | 2007-10-02 | Micron Technology, Inc. | Methods of forming integrated circuitry, methods of forming memory circuitry, and methods of forming field effect transistors |
| US7341906B2 (en) | 2005-05-19 | 2008-03-11 | Micron Technology, Inc. | Method of manufacturing sidewall spacers on a memory device, and device comprising same |
| US20070048951A1 (en) * | 2005-08-31 | 2007-03-01 | Hocine Boubekeur | Method for production of semiconductor memory devices |
| US7915664B2 (en) * | 2008-04-17 | 2011-03-29 | Sandisk Corporation | Non-volatile memory with sidewall channels and raised source/drain regions |
| JP5578952B2 (ja) * | 2009-08-19 | 2014-08-27 | ルネサスエレクトロニクス株式会社 | 半導体装置及び半導体装置の製造方法 |
| CN102412206B (zh) * | 2010-09-19 | 2013-10-09 | 中芯国际集成电路制造(上海)有限公司 | 快闪存储器的制造方法 |
| US9773911B2 (en) * | 2016-02-05 | 2017-09-26 | Taiwan Semiconductor Manufacturing Co., Ltd. | Fin field effect transistor and fabricating method thereof |
| CN112951769B (zh) * | 2021-03-19 | 2023-04-07 | 长鑫存储技术有限公司 | 半导体存储器及其形成方法 |
Family Cites Families (33)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04317371A (ja) * | 1991-04-16 | 1992-11-09 | Sony Corp | 半導体メモリの製造方法 |
| JPH0590537A (ja) * | 1991-09-27 | 1993-04-09 | Matsushita Electric Ind Co Ltd | 半導体装置とその製造方法 |
| US5312768A (en) * | 1993-03-09 | 1994-05-17 | Micron Technology, Inc. | Integrated process for fabricating raised, source/drain, short-channel transistors |
| US5683930A (en) | 1995-12-06 | 1997-11-04 | Micron Technology Inc. | SRAM cell employing substantially vertically elongated pull-up resistors and methods of making, and resistor constructions and methods of making |
| KR100186503B1 (ko) | 1996-06-10 | 1999-04-15 | 문정환 | 반도체 소자의 제조 방법 |
| JP4086926B2 (ja) * | 1997-01-29 | 2008-05-14 | 富士通株式会社 | 半導体装置及びその製造方法 |
| KR19980078235A (ko) * | 1997-04-25 | 1998-11-16 | 문정환 | 반도체 소자의 제조 방법 |
| US6258671B1 (en) | 1997-05-13 | 2001-07-10 | Micron Technology, Inc. | Methods of providing spacers over conductive line sidewalls, methods of forming sidewall spacers over etched line sidewalls, and methods of forming conductive lines |
| US6297531B2 (en) * | 1998-01-05 | 2001-10-02 | International Business Machines Corporation | High performance, low power vertical integrated CMOS devices |
| US6248823B1 (en) * | 1998-07-02 | 2001-06-19 | E. I. Du Pont De Nemours And Company | Solvents for amorphous fluoropolymers |
| US6277758B1 (en) * | 1998-07-23 | 2001-08-21 | Micron Technology, Inc. | Method of etching doped silicon dioxide with selectivity to undoped silicon dioxide with a high density plasma etcher |
| US6211026B1 (en) | 1998-12-01 | 2001-04-03 | Micron Technology, Inc. | Methods of forming integrated circuitry, methods of forming elevated source/drain regions of a field effect transistor, and methods of forming field effect transistors |
| US6180494B1 (en) | 1999-03-11 | 2001-01-30 | Micron Technology, Inc. | Integrated circuitry, methods of fabricating integrated circuitry, methods of forming local interconnects, and methods of forming conductive lines |
| JP2001148472A (ja) * | 1999-09-07 | 2001-05-29 | Nec Corp | 半導体装置及びその製造方法 |
| TW429484B (en) | 1999-10-04 | 2001-04-11 | United Microelectronics Corp | Method of making ultra-short channel device having self-aligned landing pad |
| US6248623B1 (en) | 1999-11-12 | 2001-06-19 | United Microelectronics Corp. | Method for manufacturing embedded memory with different spacer widths |
| JP3530104B2 (ja) | 2000-04-19 | 2004-05-24 | 沖電気工業株式会社 | 半導体集積回路装置の製造方法 |
| US6455362B1 (en) | 2000-08-22 | 2002-09-24 | Micron Technology, Inc. | Double LDD devices for improved dram refresh |
| US6344398B1 (en) | 2000-10-17 | 2002-02-05 | United Microelectronics Corp. | Method for forming transistor devices with different spacer width |
| US6403423B1 (en) * | 2000-11-15 | 2002-06-11 | International Business Machines Corporation | Modified gate processing for optimized definition of array and logic devices on same chip |
| US7176109B2 (en) * | 2001-03-23 | 2007-02-13 | Micron Technology, Inc. | Method for forming raised structures by controlled selective epitaxial growth of facet using spacer |
| US7002223B2 (en) | 2001-07-27 | 2006-02-21 | Samsung Electronics Co., Ltd. | Semiconductor device having elevated source/drain |
| JP2003188274A (ja) | 2001-12-19 | 2003-07-04 | Toshiba Corp | 半導体装置及びその製造方法 |
| US6830975B2 (en) * | 2002-01-31 | 2004-12-14 | Micron Technology, Inc. | Method of forming field effect transistor comprising at least one of a conductive metal or metal compound in electrical connection with transistor gate semiconductor material |
| JPWO2003092078A1 (ja) * | 2002-04-25 | 2005-09-02 | サンケン電気株式会社 | 半導体素子及びその製造方法 |
| US6808992B1 (en) | 2002-05-15 | 2004-10-26 | Spansion Llc | Method and system for tailoring core and periphery cells in a nonvolatile memory |
| JP2004119644A (ja) * | 2002-09-26 | 2004-04-15 | Renesas Technology Corp | 半導体装置の製造方法及び半導体装置 |
| US6780708B1 (en) * | 2003-03-05 | 2004-08-24 | Advanced Micro Devices, Inc. | Method of forming core and periphery gates including two critical masking steps to form a hard mask in a core region that includes a critical dimension less than achievable at a resolution limit of lithography |
| KR100481183B1 (ko) * | 2003-03-17 | 2005-04-07 | 삼성전자주식회사 | 이중 캐핑막 패턴들을 갖는 반도체 장치 및 그 제조방법 |
| JP4529024B2 (ja) * | 2003-04-22 | 2010-08-25 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| TW591741B (en) | 2003-06-09 | 2004-06-11 | Taiwan Semiconductor Mfg | Fabrication method for multiple spacer widths |
| US7019358B2 (en) * | 2003-07-31 | 2006-03-28 | Clare, Inc. | High voltage semiconductor device having an increased breakdown voltage relative to its on-resistance |
| TW200616624A (en) | 2004-09-09 | 2006-06-01 | Solvay Pharm Bv | 2-substituted-1-deaza purine derivatives with adenosine receptor modulating activity |
-
2005
- 2005-08-02 US US11/196,051 patent/US7462534B2/en active Active
-
2006
- 2006-07-13 EP EP06787295A patent/EP1911076A2/en not_active Withdrawn
- 2006-07-13 CN CN2006800285743A patent/CN101238559B/zh active Active
- 2006-07-13 WO PCT/US2006/027366 patent/WO2007018967A2/en active Search and Examination
- 2006-07-13 KR KR1020087005106A patent/KR100961067B1/ko active IP Right Grant
- 2006-07-13 JP JP2008524979A patent/JP5067634B2/ja active Active
- 2006-08-01 TW TW095128149A patent/TWI314352B/zh active
Also Published As
| Publication number | Publication date |
|---|---|
| WO2007018967A3 (en) | 2007-06-21 |
| JP5067634B2 (ja) | 2012-11-07 |
| TWI314352B (en) | 2009-09-01 |
| EP1911076A2 (en) | 2008-04-16 |
| TW200721390A (en) | 2007-06-01 |
| KR100961067B1 (ko) | 2010-06-01 |
| CN101238559A (zh) | 2008-08-06 |
| JP2009503891A (ja) | 2009-01-29 |
| US20070032011A1 (en) | 2007-02-08 |
| US7462534B2 (en) | 2008-12-09 |
| WO2007018967A2 (en) | 2007-02-15 |
| KR20080032644A (ko) | 2008-04-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101238559B (zh) | 形成具有不同绝缘侧壁隔离物的存储器电路的方法 | |
| CN101506964B (zh) | 半导体装置、组合件和构造以及形成半导体装置、组合件和构造的方法 | |
| US7824982B2 (en) | DRAM arrays, vertical transistor structures, and methods of forming transistor structures and DRAM arrays | |
| US7410856B2 (en) | Methods of forming vertical transistors | |
| US20090194802A1 (en) | Semiconductor Constructions, and DRAM Arrays | |
| US20080057639A1 (en) | Semiconductor constructions, and methods of forming semiconductor constructions and flash memory cells | |
| US8319280B2 (en) | Recessed access device for a memory | |
| US20130011978A1 (en) | Methods of Forming Memory Arrays and Semiconductor Constructions | |
| CN1918705B (zh) | 集成电路存储单元及制备方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |