KR20070012395A - 메모리 어레이들과, 메모리 어레이 형성 방법 및 비트 라인콘택트 형성 방법 - Google Patents
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Abstract
Description
Claims (96)
- 제 1 세트의 도전 노드들과 제 2 세트의 도전 노드들을 가지는 반도체 기판을 제공하는 단계와;상기 제 2 세트의 도전 노드들의 상부에 식각 정지 막을 형성하는 단계와;상기 식각 정지 막의 상부 및 상기 제 1 세트의 도전 노드들의 상부에 전기적 절연 물질을 형성하는 단계와;상기 전기적 절연 물질을 관통하여 확장하며 상기 식각 정지 막을 통해 확장하지 않는 트랜치들을 식각하는 단계와;상기 트랜치들 내에 상기 제 1 세트의 도전 노드들과 전기적으로 접촉하는 도전 물질을 제공하는 단계와;상기 제 2 세트의 도전 노드들과 전기적으로 접촉하는 메모리 저장 장치들을 형성하는 단계와; 그리고상기 도전 물질과 전기적으로 접촉하는 비트 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 메모리 어레이에 대한 비트 라인 콘택트 형성 방법.
- 제 1 항에 있어서,상기 기판이 복수의 트랜지스터 구조물들을 지지하며,상기 각각의 트랜지스터 구조물들이 상기 제 1 도전 노드들 중 하나를 상기 제 2 도전 노드들 중 하나와 연결하는 게이트를 포함하며, 그리고상기 시각 정지 막이 상기 게이트 상부에 위치하는 것을 특징으로 하는 메모리 어레이에 대한 비트 라인 콘택트 형성 방법.
- 제 2 항에 있어서,상기 트랜지스터 구조물의 게이트들이 하나 이상의 전기적 절연 물질들의 상부에 전기적 절연 캡을 각각 포함하는 워드 라인 스택들로 구성되며, 그리고상기 식각 정지 막이 상기 워드 라인 스택들 일부의 상기 전기적 절연 캡들과 물리적으로 접촉하도록 형성되는 것을 특징으로 하는 메모리 어레이에 대한 비트 라인 콘택트 형성 방법.
- 제 2 항에 있어서,상기 트랜지스터 구조물의 게이트들이 상기 반도체 기판의 반도체 물질 상부에 형성되며,상기 트랜지스터 구조물들이 상기 반도체 물질 내에서 확장하는 소스/드레인 영역들을 포함하고,전기적 도전 축들이 상기 소스/드레인 영역들 상부에 전기적으로 연결되도록 형성되며, 그리고상기 제 1 및 제 2 도전 노드들이 상기 전기적 도전 축들의 최상부 표면으로 구성되는 것을 특징으로 하는 메모리 어레이에 대한 비트 라인 콘택트 형성 방법.
- 제 1 항에 있어서,상기 식각 정지 막이 알루미늄 옥사이드를 포함하는 것을 특징으로 하는 메모리 어레이에 대한 비트 라인 콘택트 형성 방법.
- 제 1 항에 있어서,상기 식각 정지 막이 실리콘 그리고 산소와 질소 중 하나 이상의 물질을 포함하는 것을 특징으로 하는 메모리 어레이에 대한 비트 라인 콘택트 형성 방법.
- 제 1 항에 있어서,상기 식각 정지 막이 실리콘 옥사이드를 포함하는 것을 특징으로 하는 메모리 어레이에 대한 비트 라인 콘택트 형성 방법.
- 제 1 항에 있어서,상기 식각 정지 막이 실리콘 나이트라이드를 포함하는 것을 특징으로 하는 메모리 어레이에 대한 비트 라인 콘택트 형성 방법.
- 제 1 항에 있어서,상기 식각 정지 막이 실리콘 옥시나이트라이드를 포함하는 것을 특징으로 하는 메모리 어레이에 대한 비트 라인 콘택트 형성 방법.
- 제 1 항에 있어서,상기 전기적 절연 물질이 도핑된 옥사이드 및 저 유전율 물질 중 하나 이상의 물질을 포함하는 것을 특징으로 하는 메모리 어레이에 대한 비트 라인 콘택트 형성 방법.
- 제 1 항에 있어서,상기 메모리 저장 장치들이 커패시터 구조물들이며, 상기 메모리 어레이는 DARM 어레이인 것을 특징으로 하는 메모리 어레이에 대한 비트 라인 콘택트 형성 방법.
- 제 1 항에 있어서,상기 메모리 어레이는 플래시 메모리 어레이인 것을 특징으로 하는 메모리 어레이에 대한 비트 라인 콘택트 형성 방법.
- 제 1 항에 있어서,상기 메모리 어레이가 상변화 메모리 어레이인 것을 특징으로 하는 메모리 어레이에 대한 비트 라인 콘택트 형성 방법.
- 제 1 항에 있어서,상기 메모리 어레이가 저항 변화 메모리 어레이인 것을 특징으로 하는 메모 리 어레이에 대한 비트 라인 콘택트 형성 방법.
- 제 1 세트의 도전 노드들과 제 2 세트의 도전 노드들을 가지는 반도체 기판을 제공하는 단계와;상기 기판 상부에 패터닝된 식각 정지 막을 형성하는 단계로서, 상기 패터닝된 시각 정지 막이 상기 제 2 세트의 도전 노드들을 덮으며, 상기 제 1 세트의 도전 노드들로 확장하는 개구부를 가지는 상기 형성 단계와;상기 패터닝된 식각 정지 막의 상부에 전기적 절연 물질을 형성하는 단계와;상기 전기적 절연 물질을 관통하여 확장하는 트랜치들을 식각하는 단계로서, 상기 트랜치들이 상기 패터닝된 식각 정지 막으로 확장하며 상기 패터닝된 식각 정지 막의 개구부들을 통해 상기 제 1 세트의 도전 노드들로 확장하는 상기 식각 단계와;상기 트랜치들 내에 상기 제 1 세트의 도전 노드들과 전기적으로 접촉하는 도전 물질을 제공하는 단계와;상기 제 2 세트의 도전 노드들과 전기적으로 접촉하는 메모리 저장 장치들을 형성하는 단계와; 그리고상기 도전 물질과 전기적으로 접촉하는 비트 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 DRAM 어레이에 대한 비트 라인 콘택트 형성 방법.
- 제 15 항에 있어서,상기 기판이 복수의 트랜지스터 구조물들을 지지하며,상기 각각의 트랜지스터 구조물들이 상기 제 1 도전 노드들 중 하나를 상기 제 2 도전 노드들 중 하나와 연결하는 게이트를 포함하며, 그리고상기 시각 정지 막이 상기 게이트 상부에 위치하는 것을 특징으로 하는 DRAM 어레이에 대한 비트 라인 콘택트 형성 방법.
- 제 16 항에 있어서,상기 트랜지스터 구조물의 게이트들이 하나 이상의 전기적 절연 물질들의 상부에 전기적 절연 캡을 각각 포함하는 워드 라인 스택들로 구성되며, 그리고상기 패터닝된 식각 정지 막이 상기 워드 라인 스택들 일부의 상기 전기적 절연 캡들과 물리적으로 접촉하도록 형성되는 것을 특징으로 하는 DRAM 어레이에 대한 비트 라인 콘택트 형성 방법.
- 제 17 항에 있어서,전기적 절연 측벽 스페이서들이 상기 워드 라인 스택들의 측벽들을 따라 확장하며, 그리고상기 패터닝된 식각 정지 막이 상기 전기적 절연 측벽 스페이서들의 일부와 물리적으로 접촉하도록 형성되는 것을 특징으로 하는 DRAM 어레이에 대한 비트 라인 콘택트 형성 방법.
- 제 16 항에 있어서,상기 트랜지스터 구조물의 게이트들이 상기 반도체 기판의 반도체 물질 상부에 형성되며,상기 트랜지스터 구조물들이 상기 반도체 물질 내에서 관통 소스/드레인 영역들을 포함하고,전기적 도전 축들이 상기 소스/드레인 영역들 상부에 전기적으로 연결되도록 형성되며, 그리고상기 제 1 및 제 2 도전 노드들이 상기 전기적 도전 축들의 최상부 표면으로 구성되는 것을 특징으로 하는 DRAM 어레이에 대한 비트 라인 콘택트 형성 방법.
- 제 15 항에 있어서,상기 패터닝된 식각 정지 막이 알루미늄 옥사이드를 포함하는 것을 특징으로 하는 DRAM 어레이에 대한 비트 라인 콘택트 형성 방법.
- 제 15 항에 있어서,상기 패터닝된 식각 정지 막이 실리콘 그리고 산소와 질소 중 하나 이상의 물질을 포함하는 것을 특징으로 하는 DRAM 어레이에 대한 비트 라인 콘택트 형성 방법.
- 제 15 항에 있어서,상기 패터닝된 식각 정지 막이 실리콘 옥사이드를 포함하는 것을 특징으로 하는 DRAM 어레이에 대한 비트 라인 콘택트 형성 방법.
- 제 21 항에 있어서,상기 패터닝된 식각 정지 막이 실리콘 나이트라이드를 포함하는 것을 특징으로 하는 DRAM 어레이에 대한 비트 라인 콘택트 형성 방법.
- 제 21 항에 있어서,상기 패터닝된 식각 정지 막이 실리콘 옥시나이트라이드를 포함하는 것을 특징으로 하는 DRAM 어레이에 대한 비트 라인 콘택트 형성 방법.
- 제 15 항에 있어서,상기 전기적 절연 물질이 도핑된 옥사이드 및 저 유전율 물질 중 하나 이상의 물질을 포함하는 것을 특징으로 하는 DRAM 어레이에 대한 비트 라인 콘택트 형성 방법.
- 제 15 항에 있어서,상기 트랜치들 내의 상기 전기적 도전 물질을 제공하는 단계는:상기 트랜치들을 부분적으로 채우도록 탄탈 나이트라이드를 형성하는 단계와; 그리고상기 부분적으로 채워진 트랜치들 내에 구리를 형성하여 상기 트랜치를 채우는 단계를 포함하는 것을 특징으로 하는 DRAM 어레이에 대한 비트 라인 콘택트 형성 방법.
- 제 15 항에 있어서,상기 트랜치들 내의 상기 전기적 도전 물질을 제공하는 단계는:상기 트랜치들을 부분적으로 채우도록 Ti과 그리고 티타늄 나이트라이드 및 텅스텐 나이트라이드 중 하나 이상의 물질로 이루어진 도전 스택을 형성하는 단계와; 그리고상기 부분적으로 채워진 트랜치들 내에 텅스텐을 형성하여 상기 트랜치를 완전히 채우는 단계를 포함하는 것을 특징으로 하는 DRAM 어레이에 대한 비트 라인 콘택트 형성 방법.
- 제 27 항에 있어서,상기 전기적 도전 물질이 최상부 표면을 가지며, 상기 텅스텐 및 상기 도전 스택이 상기 전기적 절연 물질의 최상부 표면을 가로질러 확장하되,상기 텅스텐과 상기 도전 스택을 평탄화하여 상기 텅스텐 및 도전 스택의 높이를 상기 전기적 절연 물질의 상기 최상부 표면의 높이로 감소시킴으로써, 복수의 도전 라인들을 상기 트랜치 내의 상기 도전 스택과 상기 텅스텐으로부터 형성하는 단계를 더 포함하는 것을 특징으로 하는 DRAM 어레이에 대한 비트 라인 콘택트 형성 방법.
- 제 28 항에 있어서,상기 트랜치들은 깊이를 가지며,상기 트랜치들 내의 전기적 도전 라인들의 높이를 감소시켜 상기 라인들이 상기 트랜치들의 상기 깊이의 이분의 일과 같거나 낮은 깊이로 채우는 것을 특징으로 하는 DRAM 어레이에 대한 비트 라인 콘택트 형성 방법.
- 제 29 항에 있어서,상기 기판이 메모리 어레이 영역과 상기 메모리 어레이 영역의 주변 영역을 포함하며,상기 트랜치들이 상기 메모리 어레이 영역 및 상기 메모리 어레이 영역의 주변 영역을 가로질러 확장하고, 그리고상기 전기적 도전 라인들의 상기 높이를 감소시키는 단계는 상기 메모리 어레이 영역 상부에 위치하는 트랜치들의 일부에서만 수행되고, 상기 메모리 어레이 영역의 주변 영역의 상부에 위치하는 트랜치들의 일부에서는 수행되지 않는 것을 특징으로 하는 DRAM 어레이에 대한 비트 라인 콘택트 형성 방법.
- 제 29 항에 있어서,전기적 절연 캡을 상기 트랜치들 내의 상기 전기적 도전 라인들 상부에 형성하는 단계를 더 포함하는 것을 특징으로 하는 DRAM 어레이에 대한 비트 라인 콘택트 형성 방법.
- 제 31 항에 있어서,상기 전기적 도전 라인들의 상기 높이를 감소시킨 후에 상기 전기적 절연 캡을 형성하기 전에, 상기 전기적 절연 물질을 식각하여 상기 트랜치들의 상부 영역을 넓히는 단계를 더 포함하는 것을 특징으로 하는 DRAM 어레이에 대한 비트 라인 콘택트 형성 방법.
- 제 31 항에 있어서,상기 전기적 절연 캡을 형성하는 단계는:상기 트랜치들을 완전히 채우기 위해 상기 트랜치들 내 상기 전기적 도전 라인들의 상부에 실리콘 나이트라이드를 형성하고, 이어서 상기 실리콘 나이트라이드의 상부 표면을 평탄화하는 단계를 포함하는 것을 특징으로 하는 DRAM 어레이에 대한 비트 라인 콘택트 형성 방법.
- 제 31 항에 있어서,상기 전기적 절연 캡에 자기 정렬되는 식각 방법으로 상기 절연 물질 및 상 기 패터닝된 식각 정지 막을 식각하여 상기 제 2 세트의 도전 노드들로 확장하는 개구부들을 형성하는 단계와; 그리고상기 커패시터 저장 노드들을 상기 개구부들 내에 형성하는 단계를 포함하는 것을 특징으로 하는 DRAM 어레이에 대한 비트 라인 콘택트 형성 방법.
- 복수의 저장 노드 콘택트 위치들과 복수의 비트 라인 콘택트 위치들을 포함하는 반도체 구조물을 제공하는 단계와;상기 비트 라인 콘택트 위치들의 상부를 제외한 상기 저장 노드 콘택트 위치들의 상부에 식각 정지 막을 형성하는 단계와;상기 식각 정지 막 상부에 전기적 도전 물질을 형성하는 단계와;전기적 절연 물질 내로 트랜치들을 식각하는 단계로서, 상기 트랜치들은 상기 전기적 절연 물질을 관통하여 상기 비트 라인 콘택트 위치들과 상기 식각 정지 막으로 확장하는 상기 식각 단계와;상기 트랜치들 내에 상기 비트 라인 콘택트 위치들과 전기적으로 접촉하도록 전기적 도전 라인들을 형성하는 단계와;상기 전기적 도전 라인들을 형성한 후에, 상기 식각 정지 막을 통과하여 상기 저장 노드 콘택트 위치들로 확장하는 개구부들을 형성하는 단계와;상기 식각 정지 막을 통해 확장하는 상기 개구부들에 커패시터 저장 노드들을 형성하는 단계와, 상기 커패시터 저장 노드들이 상기 저장 노드 콘택트 위치들 과 전기적으로 접촉하는 상기 형성 단계와; 그리고상기 도전 라인들과 전기적으로 접촉하는 비트 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 비트 라인 콘택트 형성 방법.
- 제 35 항에 있어서,상기 전기적 도전 라인들을 형성하는 단계는 둘 이상의 도전 물질들과 상기 트랜치들을 채우는 단계를 포함하는 것을 특징으로 하는 비트 라인 콘택트 형성 방법.
- 제 35 항에 있어서,상기 전기적 도전 라인들을 형성하는 단계는:상기 트랜치들을 둘 이상의 도전 물질들로 채우는 단계와; 그리고상기 트랜치들 내의 상기 도전 물질들의 양을 감소시켜 상기 트랜치들이 상기 둘 이상의 물질들로 완전히 채워지지 않도록 하는 단계를 포함하는 것을 특징으로 하는 비트 라인 콘택트 형성 방법.
- 제 35 항에 있어서,상기 전기적 절연 물질이 제 1 전기적 절연 물질이고,상기 트랜치들이 제 1 트랜치들이며,상기 전기적 도전 라인들을 형성하는 단계는:둘 이상의 도전 물질들로 상기 제 1 트랜치들을 채우는 단계와; 그리고상기 제 1 트랜치들 내에 상기 도전 물질들의 양을 감소시켜 상기 전기적 도전 물질들 상부에 제 2 트랜치들을 형성하는 단계로서, 상기 양을 감소시키는 것은 상기 도전 물질들을 상기 도전 라인들로 형성하며 상기 도전 라인들이 제 1 측면 폭을 가지는 상기 형성 단계를 포함하는 것을 특징으로 하며, 그리고상기 식각 정지 막을 통해 상기 개구부들을 형성하는 단계는:상기 트랜치들 내에 제 2 전기적 절연 물질을 형성하여 상기 전기적 도전 라인들의 상기 제 1 측면 폭보다 넓은 제 2 측면 폭을 가지는 전기적 절연 캡들을 형성하는 단계와; 그리고식각을 하는 동안에 상기 전기적 절연 캡들을 마스크로 이용하여, 상기 전기적 절연 물질 및 상기 식각 정지 막을 통해 상기 저장 노드 콘택트 위치들로 확장하는 개구부들을 형성하는 단계를 포함하는 것을 특징으로 하는 비트 라인 콘택트 형성 방법.
- 제 38 항에 있어서,상기 커패시터 저장 노드들 상부에 절연 물질을 형성하는 단계와; 그리고유전 물질의 상부에 커패시터 전극 물질을 형성하는 단계로서, 상기 커패시터 전극 물질과 상기 유전 물질과 그리고 상기 저장 노드들이 함께 커패시터로 포함되는 상기 형성 단계를 포함하는 것을 특징으로 하는 비트 라인 콘택트 형성 방법.
- 제 35 항에 있어서,상기 식각 정지 막이 알루미늄 옥사이드를 포함하는 것을 특징으로 하는 비트 라인 콘택트 형성 방법.
- 제 35 항에 있어서,상기 식각 정지 막이 실리콘과 그리고 산소 및 질소 중 하나 이상의 물질을 포함하는 것을 특징으로 하는 비트 라인 콘택트 형성 방법.
- 제 41 항에 있어서,상기 식각 정지 막이 실리콘 다이옥사이드를 포함하는 것을 특징으로 하는 비트 라인 콘택트 형성 방법.
- 제 41 항에 있어서,상기 식각 정지 막이 실리콘 나이트라이드를 포함하는 것을 특징으로 하는 비트 라인 콘택트 형성 방법.
- 제 41 항에 있어서,상기 식각 정지 막이 실리콘 옥시나이트라이드를 포함하는 것을 특징으로 하는 비트 라인 콘택트 형성 방법.
- 제 35항에 있어서,상기 식각 정지 막이 실리콘과 그리고 산소 및 질소 중 하나 이상의 물질을 주성분으로 구성되는 것을 특징으로 하는 비트 라인 콘택트 형성 방법.
- 제 35항에 있어서,상기 식각 정지 막이 알루미늄 옥사이드들 주성분으로 구성되는 것을 특징으로 하는 비트 라인 콘택트 형성 방법.
- 제 35항에 있어서,상기 식각 정지 막이 알루미늄 옥사이드로 구성되는 것을 특징으로 하는 비트 라인 콘택트 형성 방법.
- 제 35항에 있어서,상기 식각 정지 막이 실리콘과 그리고 산소 및 질소 중 하나 이상의 물질로 구성되는 것을 특징으로 하는 비트 라인 콘택트 형성 방법.
- 제 48 항에 있어서,상기 식각 정지 막이 실리콘 나이트라이드로 구성되는 것을 특징으로 하는 비트 라인 콘택트 형성 방법.
- 제 48 항에 있어서,상기 식각 정지 막이 실리콘 옥시나이트라이드로 구성되는 것을 특징으로 하는 비트 라인 콘택트 형성 방법.
- 제 48 항에 있어서,상기 식각 정지 막이 실리콘 다이옥사이드로 구성되는 것을 특징으로 하는 비트 라인 콘택트 형성 방법.
- 제 35 항에 있어서,상기 전기적 도전 라인들이 텅스텐, 티타늄, 구리, 탄탈 나이트라이드, 텅스텐 나이트라이드 및 티타늄 나이트라이드 중 하나 이상의 물질을 포함하는 것을 특징으로 하는 비트 라인 콘택트 형성 방법.
- 제 35 항에 있어서,상기 전기적 도전 물질이 도핑된 옥사이드를 포함하는 특징으로 하는 비트 라인 콘택트 형성 방법.
- 제 35 항에 있어서,상기 전기적 도전 물질이 도핑된 실리콘을 포함하고, 상기 식각 정지 막이 도핑되지 않은 옥사이드를 포함하는 것을 특징으로 하는 비트 라인 콘택트 형성 방법.
- 제 35 항에 있어서,상기 비트 라인 콘택트 위치들 및 상기 저장 노드 콘택트 위치들이 전기적 도전 축들의 상부 표면들을 포함하고, 상기 전기적 도전 물질이 도핑된 옥사이드를 포함하며, 그리고 상기 식각 정지 막이 도핑되지 않은 옥사이드를 포함하는 것을 특징으로 하는 비트 라인 콘택트 형성 방법.
- 복수의 저장 노드 콘택트 위치들을 포함하는 반도체 구조물을 제공하는 단계와;상기 저장 노드 콘택트 위치들 상부에 스택을 형성하는 단계로서, 상기 스택은:- 상기 저장 노드 위치들의 상부에 제 1 전기적 절연 물질과;- 상기 제 1 전기적 절연 물질 상부에 복수의 이격된 전기적 도전 라인들로서, 상기 전기적 도전 라인들 각각이 한 쌍의 마주보는 측면 에지들을 가지며 상기 마주보는 측면 에지들 사이에 제 1 측면 폭을 가지는 상기 도전 라인들과;- 상기 이격된 전기적 도전 라인들 사이 공간들을 채우는 제 2 전기적 절연 물질과; 그리고- 상기 전기적 도전 라인들의 바로 위에, 상기 전기적 도전 라인들과 일대일 대응하는 복수의 이격된 전기적 절연 라인들로서, 상기 이격된 전기적 절연 라인들 각각이 마주보는 측면 에지들을 가지며 상기 마주보는 측면 에지들 사이에 상기 제 1 측면 폭 보다 큰 제 2 측면 폭을 가지는 상기 절연 라인들을 포함하는 상기 스택 형성 단계와;사기 제 1 및 제 2 전기적 절연 물질들을 관통하여 상기 저장 노드 위치들로 확장하는 개구부들을 에칭하는 단계로서, 상기 개구부들이 상기 이격된 전기적 절연 라인들의 측면 에지들에 정렬되는 상기 에칭 단계와; 그리고상기 개구부들 내에 저장 노드들을 가지는 커패시터들을 형성하는 단계로서, 상기 저장 노드들이 상기 저장 노드 콘택트 위치들과 전기적으로 접촉하는 상기 커패시터 형성 단계를 포함하는 것을 특징으로 하는 DRAM 어레이의 저장 노드 형성 방법.
- 제 56 항에 있어서,상기 이격된 전기적 도전 라인들이 비트 라인 배선들인 것을 특징으로 하는 DRAM 어레이의 저장 노드 형성 방법.
- 제 56 항에 있어서,상기 이격된 전기적 도전 라인들이 둘 이상의 전기적 도전 물질들을 포함하는 것을 특징으로 하는 DRAM 어레이의 저장 노드 형성 방법.
- 제 58 항에 있어서,상기 전기적 도전 물질들이 텅스텐 및 하나 이상의 금속 나이트라이드 물질들을 포함하는 것을 특징으로 하는 DRAM 어레이의 저장 노드 형성 방법.
- 제 56 항에 있어서,상기 제 1 전기적 절연 물질이 실리콘 다이옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드 중 하나 이상의 물질을 주성분으로 구성되는 것을 특징으로 하는 DRAM 어레이의 저장 노드 형성 방법.
- 제 60 항에 있어서,상기 제 2 전기적 절연 물질이 도핑된 실리콘 다이옥사이드를 주성분으로 구성되는 것을 특징으로 하는 DRAM 어레이의 저장 노드 형성 방법.
- 제 56 항에 있어서,상기 이격된 전기적 절연 라인들이 실리콘 나이트라이드를 주성분으로 구성되며, 상기 제 1 전기적 절연 물질이 실리콘 다이옥사이드로 구성되고, 그리고 상기 제 2 전기적 절연 물질이 도핑된 실리콘 다이옥사이드를 주성분으로 구성되는 것을 특징으로 하는 DRAM 어레이의 저장 노드 형성 방법.
- 복수의 저장 노드 콘택트 위치들 및 반도체 콘택트 위치들을 포함하는 반도 체 구조물을 제공하는 단계와;상기 저장 노드 콘택트 위치들 상부에 식각 정지 막을 형성하는 단계와;상기 식각 정지 막 상부에 제 1 전기적 절연 물질을 형성하는 단계와;상기 제 1 전기적 절연 물질을 관통하여 확장하는 트랜치들을 식각하는 단계로서, 상기 트랜치들이 상기 비트 라인 콘택트 위치들로 확장하고 상기 저장 노드 콘택트 위치들 상부의 상기 식각 정지 막으로 확장하는 상기 절연 물질 형성 단계와;상기 트랜치들 내에 상기 비트 라인 콘택트 위치들과 전기적으로 접촉하는 전기적 도전 물질을 형성하는 단계로서, 상기 트랜치들 내의 상기 전기적 도전 물질이 복수의 이격된 전기적 도전 라인들을 정의하고, 상기 전기적 도전 라인들 각각이 한 쌍의 마주보는 측면 에지들과 상기 마주보는 측면 에지들 사이에 제 1 측면 폭을 가지는 상기 도전 물질 형성 단계와;상기 전기적 도전 라인들의 바로 위에 상기 이격된 도전 라인들과 일대일 대응하는 복수의 이격된 전기적 절연 라인들을 형성하는 단계로서, 상기 이격된 전기적 절연 라인들 각각이 마주보는 측면 에지들을 가지며 상기 마주보는 측면 에지들 사이에 상기 제 1 측면 폭보다 큰 제 2 측면 폭을 가지고, 상기 전기적 절연 라인들이 제 2 전기적 절연 물질을 포함하는 상기 절연 라인 형성 단계와;상기 제 1 전기적 절연 물질 및 상기 식각 정지 막을 관통하여 상기 저장 노드 위치들로 확장하는 개구부들을 식각하는 단계로서, 상기 개구부들이 상기 이격된 전기적 절연 라인들의 측면 에지들에 정렬되는 상기 식각 단계와; 그리고상기 개구부들 내에 저장 노드들을 가지는 커패시터들을 형성하는 단계를 포함하는 것을 특징으로 하는 DRAM 어레이 형성 방법.
- 제 63 항에 있어서,상기 반도체 구조물이 반도체 물질과 연결된 복수의 트랜지스터 구조물들을 포함하고,상기 트랜지스터 구조물들이 상기 반도체 물질 내에서 확장되는 소스/드레인 영역들과 상기 반도체 물질 상부의 게이트들을 포함하며,전기적 도전 축들이 상기 소스/드레인 영역들의 상부에 전기적으로 연결되도록 형성되며, 그리고상기 저장 노드 콘택트 위치들과 상기 비트 라인 콘택트 위치들이 상기 전기적 도전 축들의 최상부 표면들로 구성되는 것을 특징으로 하는 DRAM 어레이 형성 방법.
- 제 63 항에 있어서,상기 식각 정지 막이 알루미늄 옥사이드를 포함하는 것을 특징으로 하는 DRAM 어레이 형성 방법.
- 제 63 항에 있어서,상기 식각 정지 막이 실리콘과 그리고 산소 및 질소 중 하나 이상의 물질을 포함하는 것을 특징으로 하는 DRAM 어레이 형성 방법.
- 제 66 항에 있어서,상기 식각 정지 막이 실리콘 다이옥사이드를 포함하는 것을 특징으로 하는 DRAM 어레이 형성 방법.
- 제 66 항에 있어서,상기 식각 정지 막이 실리콘 나이트라이드를 포함하는 것을 특징으로 하는 DRAM 어레이 형성 방법.
- 제 66 항에 있어서,상기 식각 정지 막이 실리콘 옥시나이트라이드를 포함하는 것을 특징으로 하는 DRAM 어레이 형성 방법.
- 제 63 항에 있어서,상기 제 1 전기적 절연 물질은 도핑된 옥사이드 및 저 유전율 물질 중 하나 이상의 물질을 포함하는 것을 특징으로 하는 DRAM 어레이 형성 방법.
- 제 63 항에 있어서,상기 트랜치들 내에 상기 전기적 도전 물질을 형성하는 단계는:상기 트랜치들을 부분적으로 채우도록 Ti과 그리고 티타늄 나이트라이드 및 텅스텐 나이트라이드 중 하나 이상의 물질로 이루어진 도전 스택을 형성하는 단계와;상기 부분적으로 채워진 트랜치들 내에 텅스텐을 형성하여 상기 트랜치를 채우는 단계와; 그리고상기 트랜치들 내의 도전 스택과 상기 텅스텐의 높이를 감소시켜 상기 도전 스택과 상기 텅스텐이 상기 트랜치들의 일부만을 채우는 상기 도전 라인들로 형성하는 단계를 포함하는 것을 특징으로 하는 DRAM 어레이 형성 방법.
- 제 71 항에 있어서,기판이 DRAM 어레이 영역과 상기 DRAM 어레이 영역의 주변 영역을 포함하며,상기 트랜치들이 상기 DRAM 어레이 영역 및 상기 DRAM 어레이 영역의 주변 영역의 일부를 가로질러 확장하고,상기 도전 스택 및 상기 텅스텐은 상기 DRAM 어레이 영역 상부 및 상기 DRAM 어레이 영역의 주변 영역 상부의 트랜치들 내에 형성되며, 그리고상기 도전 스택 및 상기 텅스텐의 상기 높이를 감소시키는 단계는 상기 DRAM 어레이 영역 상부에 위치하는 트랜치들의 일부에서만 수행되고, 상기 DRAM 어레이 영역의 주변 영역의 상부에 위치하는 트랜치들의 일부에서는 수행되지 않는 것을 특징으로 하는 DRAM 어레이 형성 방법.
- 제 71 항에 있어서,상기 부분적으로 채워진 트랜치들이 그 내부의 상기 도전 라인들 상부에 개구부들을 가지며,상기 개구부들은 제 1 측면 폭들을 가지며,상기 전기적 도전 물질이 제 1 전기적 절연 물질이며 상기 이격된 전기적 절연 라인들이 제 2 전기적 절연 물질을 포함하고, 그리고상기 복수의 이격된 전기적 절연 라인들을 형성하는 단계는:상기 개구부들의 측면 폭들을 제 2 측면 폭들로 확장하는 식각에 상기 제 1 전기적 절연 물질을 노출하는 단계와; 그리고상기 제 1 전기적 절연 물질이 상기 식각에 노출된 후에, 상기 제 2 전기적 절연 물질을 상기 개구부들 내에 형성하는 단계를 포함하는 것을 특징으로 하는 DRAM 어레이 형성 방법.
- 제 73 항에 있어서,상기 제 1 전기적 절연 물질이 저 유전율 물질 및 도핑된 실리콘 중 하나 이상의 물질을 포함하며, 그리고 상기 제 2 전기적 절연 물질이 실리콘 나이트라이드를 포함하는 것을 특징으로 하는 DRAM 어레이 형성 방법.
- 반도체 기판과;상기 반도체 기판에 의해 지지되는 복수의 트랜지스터 구조물들로서, 상기 각각의 트랜지스터 구조물이 트랜지스터 게이트와 한 쌍의 소스/드레인 영역들을 포함하고, 상기 소스/드레인 영역들 각각이 비트 라인 콘택트 소스/드레인 영역과 저장 노드 콘택트 소스/드레인 영역을 포함하는 상기 트랜지스터 구조물들과;상기 기판의 상부에 위치하며 상기 비트 라인 콘택트 소스/드레인 영역들에 전기적으로 연결되는 복수의 비트 라인 배선 스택들로서, 알루미늄 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드 및 도핑되지 않는 실리콘 다이옥사이드 중 하나 이상의 물질을 포함하는 전기적 절연 막에 의해 상기 비트 라인 배선 스택들이 상기 저장 노드 콘택트 소스/드레인 영역들로부터 분리되며, 상기 비트 라인 배선 스택들 각각은:- 제 1 측면 폭을 가지는 전기적 도전 비트 라인 배선 라인으로서, 상기 전기적 도전 비트 라인 배선 라인은 상부 표면과, 바닥 표면과 그리고 상기 상부 및 바닥 표면들 사이에서 확장하는 측벽 표면들을 가지는 상기 배선 라인과;- 상기 전기적 도전 비트 라인 배선 라인 상부의 전기적 절연 캡으로서, 상기 전기적 절연 캡은 상기 제 1 측면 폭보다 큰 제 2 측면 폭을 가지는 상기 전기적 절연 캡과; 그리고- 상기 전기적 도전 비트 라인 배선 라인의 상기 측벽들을 덮는, 한 쌍의 전기적 절연 측벽 스페이서들을 포함하는 상기 비트 라인 배선 스택들과; 그리고상기 전기적 절연 막을 통해 확장하며 상기 저장 노드 콘택트 소스/드레인 영역들에 전기적으로 접촉하는 저장 노드들을 가지는 복수의 커패시터 구조물들을 포함하는 것을 특징으로 하는 DRAM 어레이.
- 제 75 항에 있어서,상기 비트 라인 배선 스택들이 상기 트랜지스터 게이트들의 상부에 위치하는 것을 특징으로 하는 DRAM 어레이.
- 제 75 항에 있어서,전기적 절연 막이 알루미늄 옥사이드를 주성분으로 구성되는 것을 특징으로 하는 DRAM 어레이.
- 제 75 항에 있어서,전기적 절연 막이 알루미늄 옥사이드로 구성되는 것을 특징으로 하는 DRAM 어레이.
- 제 75 항에 있어서,전기적 절연 막이 실리콘 나이트라이드를 주성분으로 구성되는 것을 특징으로 하는 DRAM 어레이.
- 제 75 항에 있어서,전기적 절연 막이 실리콘 나이트라이드로 구성되는 것을 특징으로 하는 DRAM 어레이.
- 제 75 항에 있어서,전기적 절연 막이 실리콘 옥시나이트라이드를 주성분으로 구성되는 것을 특징으로 하는 DRAM 어레이.
- 제 75 항에 있어서,전기적 절연 막이 실리콘 옥시나이트라이드로 구성되는 것을 특징으로 하는 DRAM 어레이.
- 제 75 항에 있어서,전기적 절연 막이 도핑되지 않은 실리콘 다이옥사이드로 구성되는 것을 특징으로 하는 DRAM 어레이.
- 제 75 항에 있어서,전기적 절연 캡이 실리콘 나이트라이드를 주성분으로 구성되는 것을 특징으로 하는 DRAM 어레이.
- 제 75 항에 있어서,전기적 절연 캡이 실리콘 나이트라이드로 구성되는 것을 특징으로 하는 DRAM 어레이.
- 제 75 항에 있어서,전기적 절연 측벽이 실리콘 옥사이드로 구성되는 것을 특징으로 하는 DRAM 어레이.
- 제 75 항에 있어서,상기 트랜지스터 게이트들이 각각이 하나 이상의 전기적 도전 물질들 상부에 전기적 절연 물질을 포함하는 워드 라인 스택들로 구성되며,상기 전기적 절연 막이 상기 워드 라인 스택들 일부의 전기적 절연 물질과 물리적으로 접촉하는 것을 특징으로 하는 DRAM 어레이.
- 제 87 항에 있어서,상기 워드 라인 스택들이 한 쌍의 마주보는 측벽들을 가지며, 상기 워드 라인 측벽들을 따라 확장하는 제 2 전기적 절연 측벽 스페이서들을 더 포함하고,상기 전기적 절연 막이 상기 제 2 전기적 절연 측벽 스페이서들의 일부와 물리적으로 접촉하도록 형성되는 것을 특징으로 하는 DRAM 어레이.
- 제 75 항에 있어서,상기 반도체 기판이 반도체 물질을 포함하고,상기 트랜지스터 게이트들이 상기 반도체 기판의 반도체 물질 상부에 형성되며,상기 트랜지스터 구조들이 상기 반도체 물질 내에서 확장하는 소스/드레인 영역들을 포함하고,상기 구조물은 상기 소스/드레인 영역들 상부에 전기적으로 연결되는 전기적 도전 축들을 더 포함하고,상기 비트 라인 배선 스택들이 상기 전기적 도전 축들 일부의 최상부 표면들과 물리적으로 접촉하며, 그리고상기 커패시터 구조물들의 상기 저장 노드들이 상기 전기적 도전 축들 일부의 최상부 표면들과 물리적으로 접촉하는 것을 특징으로 하는 DRAM 어레이.
- 제 75 항에 있어서,상기 전기적 도전 비트 라인 배선 라인이 서로 다른 화학 조성물들을 가지는 둘 이상의 전기적 도전 막들의 스택을 포함하는 것을 특징으로 하는 DRAM 어레이.
- 제 75 항에 있어서,상기 전기적 도전 비트 라인 배선 라인이 서로 다른 화학 조성물들을 가지는 셋 이상의 전기적 도전 막들의 스택을 포함하는 것을 특징으로 하는 DRAM 어레이.
- 제 75 항에 있어서,상기 전기적 도전 비트 라인 배선 라인이 구리 및 탄탈 나이트라이드로 이루어진 스택을 포함하는 것을 특징으로 하는 DRAM 어레이.
- 제 75 항에 있어서,상기 전기적 도전 비트 라인 배선 라인이 제 1 막, 제 2 막, 제 3 막으로 이루어진 스택을 포함하며,상기 제 1 막이 티타늄 나이트라이드 및 텅스텐 나이트라이드 중 어느 하나를 포함하고, 상기 제 2 막이 Ti를 포함하며, 그리고 상기 제 3 막이 텅스텐을 포함하는 것을 특징으로 하는 DRAM 어레이.
- 제 93 항에 있어서,상기 제 1 막이 티타늄 나이트라이드 및 텅스텐 나이트라이드 중 어느 하나를 주성분으로 구성되며, 상기 제 2 막이 Ti를 포함하며, 그리고 상기 제 3 막이 텅스텐을 포함하는 것을 특징으로 하는 DRAM 어레이.
- 제 93 항에 있어서,상기 제 1 막이 티타늄 나이트라이드 및 텅스텐 나이트라이드 중 어느 하나로 구성되며, 상기 제 2 막이 Ti를 포함하며, 그리고 상기 제 3 막이 텅스텐을 포함하는 것을 특징으로 하는 DRAM 어레이.
- 제 75 항에 있어서,상기 DRAM 어레이를 포함하는 전자 시스템.
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