WO2022222325A1 - 半导体结构及其制备方法 - Google Patents

半导体结构及其制备方法 Download PDF

Info

Publication number
WO2022222325A1
WO2022222325A1 PCT/CN2021/112663 CN2021112663W WO2022222325A1 WO 2022222325 A1 WO2022222325 A1 WO 2022222325A1 CN 2021112663 W CN2021112663 W CN 2021112663W WO 2022222325 A1 WO2022222325 A1 WO 2022222325A1
Authority
WO
WIPO (PCT)
Prior art keywords
trench
dielectric layer
mask layer
substrate
conductive structure
Prior art date
Application number
PCT/CN2021/112663
Other languages
English (en)
French (fr)
Inventor
陈文丽
Original Assignee
长鑫存储技术有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 长鑫存储技术有限公司 filed Critical 长鑫存储技术有限公司
Priority to US17/651,095 priority Critical patent/US11915968B2/en
Publication of WO2022222325A1 publication Critical patent/WO2022222325A1/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor

Definitions

  • the present application relates to the technical field of integrated circuits, and in particular, to a semiconductor structure and a preparation method thereof.
  • bit line contact structure filled in the bit line contact hole (BLC, Bit line contact) is used to connect the bit line structure and the active area, and is an important contact structure in DRAM devices. If the bit line contact hole is too small, there will be voids in the bit line contact structure in the bit line contact hole, which will affect the resistance of the bit line contact structure and the write recovery time (TWR, write recovery time) test of the DRAM device. When the bit line contact hole is too large, the adjacent active area will be damaged during the process of etching to form the bit line contact hole, resulting in a smaller contact area between the capacitive contact structure and the active area. The active area cannot be touched.
  • DRAM devices Dynamic Random Access Memory
  • the size of each component in DRAM devices is shrinking.
  • the contact area of the region how to eliminate the void existing in the bit line contact structure has become an urgent problem to be solved.
  • a semiconductor structure and a method for fabricating the same are provided.
  • the application provides a preparation method of a semiconductor structure, comprising:
  • a substrate is provided, a shallow trench isolation structure is formed in the substrate, and the shallow trench isolation structure isolates a plurality of spaced active regions in the substrate;
  • first dielectric layer on the substrate, the first dielectric layer covering the upper surface of the substrate and the upper surface of the first conductive structure;
  • a second trench is formed in the first dielectric layer, and the second trench exposes the first conductive structure; the top width of the second trench is greater than the top width of the first trench;
  • a second conductive structure is formed in the second trench.
  • the application also provides a semiconductor structure, comprising:
  • a shallow trench isolation structure is formed in the substrate, and the shallow trench isolation structure isolates a plurality of spaced active regions in the substrate;
  • a first trench located in the substrate, exposing part of the active region
  • a first dielectric layer located on the substrate
  • a second trench located in the first dielectric layer, the second trench exposes the first conductive structure, and the top width of the second trench is greater than the top width of the first trench;
  • the second conductive structure is located in the second trench.
  • a first trench is formed on a substrate, and the first trench is filled with the first conductive structure; and then a second trench whose bottom exposes the first conductive structure is formed on the substrate , and fill the second conductive structure in the second conductive trench, the top width of the second trench is larger than the top width of the first trench.
  • the aspect ratio of the trenches when filling and forming the conductive structures is reduced, so as to avoid the occurrence of voids in the first conductive structure and the second conductive structure.
  • the resistance of the bit line contact structure formed by the first conductive structure and the second conductive structure is reduced.
  • the semiconductor structure of the present application includes a first trench on a substrate, and the first trench is filled with the first conductive structure; a second trench exposing the first conductive structure is formed in the first dielectric layer on the substrate The second conductive trench is filled with a second conductive structure, and the top width of the second trench is greater than the top width of the first trench.
  • the aspect ratio of the trenches when filling and forming the conductive structures is reduced, so as to avoid the occurrence of voids in the first conductive structure and the second conductive structure.
  • the resistance of the bit line contact structure formed by the first conductive structure and the second conductive structure is reduced.
  • FIG. 1 is a schematic flowchart of a method for fabricating a semiconductor structure in an embodiment
  • FIG. 2 is a schematic flowchart of forming a first trench in a substrate according to an embodiment
  • FIG. 3 is a schematic flowchart of obtaining a first trench by using a second patterned mask layer in an embodiment
  • FIG. 4 is a schematic cross-sectional view of a semiconductor structure after forming a second patterned mask layer in an embodiment
  • FIG. 5 is a schematic cross-sectional view of the semiconductor structure after forming the second trench in an embodiment
  • FIG. 6 is a schematic cross-sectional view of the semiconductor structure after forming the first conductive structure in one embodiment
  • FIG. 7 is a schematic flowchart of forming a mask layer on the second dielectric layer according to an embodiment
  • FIG. 8 is a schematic cross-sectional view of a semiconductor structure after forming a first patterned mask layer in an embodiment
  • FIG. 9 is a schematic flowchart of forming a second trench in the first dielectric layer according to an embodiment
  • FIG. 10 is a schematic cross-sectional view of the semiconductor structure after forming the second trench in an embodiment
  • FIG. 11 is a schematic cross-sectional view of the semiconductor structure after forming the second conductive structure in an embodiment.
  • first doping type becomes the second doping type
  • second doping type can be the first doping type
  • the first doping type and the second doping type are different doping types, for example,
  • the first doping type may be P-type and the second doping type may be N-type, or the first doping type may be N-type and the second doping type may be P-type.
  • Spatial relational terms such as “under”, “below”, “below”, “under”, “above”, “above”, etc., in This may be used to describe the relationship of one element or feature to other elements or features shown in the figures. It should be understood that in addition to the orientation shown in the figures, the spatially relative terms encompass different orientations of the device in use and operation. For example, if the device in the figures is turned over, elements or features described as “below” or “beneath” or “beneath” other elements or features would then be oriented “above” the other elements or features. Thus, the exemplary terms “below” and “under” can encompass both an orientation of above and below. In addition, the device may also be otherwise oriented (eg, rotated 90 degrees or at other orientations) and the spatial descriptors used herein interpreted accordingly.
  • Embodiments of the application are described herein with reference to cross-sectional illustrations that are schematic illustrations of embodiments of the application (and intermediate structures) such that variations in the shapes shown due to, for example, manufacturing techniques and/or tolerances are contemplated. Accordingly, embodiments of the present application should not be limited to the specific shapes of the regions shown herein, but include shape deviations due, for example, to manufacturing techniques. For example, an implanted region shown as a rectangle typically has rounded or curved features and/or a gradient of implant concentration at its edges rather than a binary change from implanted to non-implanted region. Likewise, a buried region formed by implantation may result in some implantation in the region between the buried region and the surface over which the implantation proceeds. Thus, the regions shown in the figures are schematic in nature and their shapes do not represent the actual shape of a region of a device and do not limit the scope of the present application.
  • FIG. 1 it is a schematic flowchart of a method for fabricating a semiconductor structure in an embodiment.
  • the present application provides a method for fabricating a semiconductor structure, as shown in FIG. 1 , the method includes:
  • a substrate is provided, a shallow trench isolation structure is formed in the substrate, and the shallow trench isolation structure isolates a plurality of spaced active regions in the substrate.
  • a first trench is formed in the substrate, and the first trench exposes a portion of the active region.
  • a first trench is formed in the substrate through photolithography and etching processes well known to those skilled in the art, and the bottom of the first trench exposes the active region in the substrate.
  • the first conductive structure is filled in the first trench, and the first conductive structure fills the first trench, that is, the upper surface of the first conductive structure is flush with the top of the first trench.
  • a first dielectric layer is formed on the substrate, and the first dielectric layer covers the upper surface of the substrate and the upper surface of the first conductive structure.
  • a second trench is formed in the first dielectric layer by photolithography and etching process, the second trench exposes the first conductive structure under the first dielectric layer, and the top width of the second trench is larger than that of the first trench width.
  • the second trench is filled to form a second conductive structure.
  • a first trench is formed on a substrate, and the first trench is filled with the first conductive structure; and then a second trench whose bottom exposes the first conductive structure is formed on the substrate , and fill the second conductive structure in the second conductive trench, the top width of the second trench is larger than the top width of the first trench.
  • the aspect ratio of the trenches when filling and forming the conductive structures is reduced, so as to avoid the occurrence of voids in the first conductive structure and the second conductive structure.
  • the resistance of the bit line contact structure formed by the first conductive structure and the second conductive structure is reduced.
  • FIG. 2 it is a schematic flowchart of forming a first trench in a substrate in an embodiment
  • FIG. 3 it is a schematic flowchart of obtaining a first trench by using a second patterned mask layer in an embodiment.
  • FIG. 4 it is a schematic cross-sectional view of the semiconductor structure after forming the second patterned mask layer in an embodiment
  • FIG. 5 it is a schematic cross-sectional view of the semiconductor structure after forming the second trench in an embodiment
  • a schematic cross-sectional view of the semiconductor structure after forming the first conductive structure In one embodiment, a schematic cross-sectional view of the semiconductor structure after forming the first conductive structure.
  • the substrate 100 includes a substrate 200 and a second dielectric layer 106 located on the upper surface of the substrate 200 ;
  • Step S104 includes:
  • a second patterned mask layer 108 is formed on the second dielectric layer 106 , and the second patterned mask layer 108 defines the shape and position of the first trench 302 , that is, the second pattern
  • the width D1 of the first opening 210 in the chemical mask layer 108 is the same as the width D2 of the top of the first trench 302, and the second dielectric layer 106 under the predetermined region of the first trench is exposed.
  • step S204 the second dielectric layer 106 is patterned by using the second patterned mask layer 108 as a mask to obtain a first trench 302 , wherein the first trench 302 penetrates through the second dielectric layer 106 and extends into the substrate, that is, the bottom of the first trench 302 exposes the active region 104 in the substrate 200 .
  • the step further includes: forming a mask layer 110 on the second dielectric layer 106 ;
  • Step S204 includes:
  • step S302 it further includes:
  • step S304 it further includes:
  • the process gas in step S304 includes: hexafluorobutadiene, oxygen and argon.
  • the preparation method of the semiconductor structure includes: the first step, first, providing a substrate 200 ; secondly, forming a shallow trench isolation structure 102 in the substrate 200 , and the shallow trench isolation
  • the structure 102 isolates a plurality of spaced active regions 104 in the substrate 200 ; thirdly, a second dielectric layer 106 is formed on the upper surface of the substrate 200 .
  • a mask layer 110 is formed on the second dielectric layer 106 , for example, the mask layer 110 is located on the upper surface of the second dielectric layer 106 .
  • the third step is to form a second patterned mask layer 108 on the mask layer 110, wherein the first opening 210 on the second patterned mask layer 108 exposes the first trench preset area (the first opening 210 area) under the mask layer 110.
  • the fourth step using the second patterned mask layer 108 as a mask to pattern the mask layer 110 , remove the mask layer 110 under the preset area of the first trench, and obtain the mask layer 110 composed of the remaining mask layer 110 .
  • the third patterned mask layer 304 at this time, the shape of the second patterned mask layer 108 is transferred onto the third patterned mask layer 304 .
  • the fifth step using the third patterned mask layer 304 as a mask, the second dielectric layer 106 is patterned by an etching process, and the second dielectric layer 106 and exposed by the third patterned mask layer 304 are removed.
  • the third patterned mask layer 304 on the second dielectric structure 306 is removed.
  • the second patterned mask layer 108 may be completely removed during the process of patterning the mask layer 110, or may be completely removed by the process after the third patterned mask layer 304 is formed, or the second medium may be formed Structure 306 is then removed.
  • Step 6 Fill the first trench 302 with the first conductive structure 112 through the hole filling process, the bottom of the first conductive structure 112 is in contact with the active region 104, and the upper surface of the first conductive structure 112 is in contact with the second medium The upper surfaces of the structures 306 are flush, and a schematic cross-sectional view of the semiconductor structure at this time is shown in FIG. 6 .
  • FIG. 7 it is a schematic flowchart of forming a mask layer on the second dielectric layer in an embodiment.
  • the mask layer 110 includes a first spin-on hard mask layer 206 and a first silicon oxide layer 208 that are sequentially stacked from the second dielectric layer 106 .
  • the second dielectric layer 106 includes a silicon oxynitride layer 204 formed on the substrate 200;
  • the step of forming the mask layer 110 on the second dielectric layer 106 includes:
  • a first spin-on hard mask layer 206 such as a spin-on carbon hard mask layer, is formed on the upper surface of the second dielectric layer 106 through a spin coating process.
  • a first silicon oxide layer 208 is formed on the upper surface of the first spin-on hard mask layer 206 through a deposition process.
  • the step of patterning the mask layer 110 using the second patterned mask layer 108 as a mask includes: using the second patterned mask layer 108 as a mask, sequentially removing the first silicon oxide in the region of the first opening 210 layer 208 and the first spin-on hard mask layer 206 , resulting in a third patterned mask layer 304 consisting of the remaining first silicon oxide layer 208 and the remaining first spin-on hard mask layer 206 .
  • the second dielectric layer 106 further includes a third silicon oxide layer 202 between the substrate 200 and the silicon oxynitride layer 204 .
  • a first dielectric layer 114 is formed on the substrate 100 , wherein the first dielectric layer 114 covers the upper surface of the substrate 100 and the upper surface of the first conductive structure 112 .
  • FIG. 8 it is a schematic cross-sectional view of the semiconductor structure after forming the first patterned mask layer in an embodiment; referring to FIG. 9 , it is a schematic flowchart of forming a second trench in the first dielectric layer in an embodiment.
  • FIG. 10 it is a schematic cross-sectional view of the semiconductor structure after the second trench is formed in one embodiment.
  • FIG. 11 it is a schematic cross-sectional view of the semiconductor structure after forming the second conductive structure in one embodiment.
  • step S110 includes:
  • a first patterned mask layer 116 is formed on the first dielectric layer 114 , and the first patterned mask layer 116 defines the shape and position of the second trench 308 .
  • the first dielectric layer 114 includes a second spin-on hard mask layer 212, such as a spin-on carbon hard mask layer, and a second silicon dioxide layer 214, which are sequentially stacked from the second dielectric layer 106. That is, the first dielectric layer 114 includes the second spin-on hard mask layer 212 and the second silicon dioxide layer 214 which are sequentially formed from the upper surface of the first conductive structure 112 and the upper surface of the second dielectric structure 306 .
  • a second spin-on hard mask layer 212 such as a spin-on carbon hard mask layer
  • second silicon dioxide layer 214 which are sequentially stacked from the second dielectric layer 106.
  • a first patterned mask layer 116 is formed on the second silicon dioxide layer 214 , and the first patterned mask layer 116 defines the shape and position of the second trench 308 , that is, the first patterned mask layer 116
  • the width D3 of the second opening 216 is the same as the top width D4 of the second trench 308 , and the first dielectric layer 114 exposed by the second opening 216 is located above the first conductive structure 112 .
  • step S504 using the first patterned mask layer 116 as a mask, the second silicon dioxide layer 214 and the second spin-on hard mask layer 212 are sequentially patterned through an etching process to remove redundant The second silicon dioxide layer 214 and the second spin-on hard mask layer 212, resulting in a first dielectric structure 310 consisting of the remaining second silicon dioxide layer 214 and the remaining second spin-on hard mask layer 212, and exposing the first dielectric structure 310 The second trench 308 of the conductive structure 112 .
  • the process gas of the etching process for forming the second trench 308 in step S504 includes: difluoromethane, hexafluorobutadiene, oxygen and nitrogen.
  • the bottom width D5 of the second trench 308 is equal to the top width D2 of the first trench 302 .
  • the second trench 308 is an inverted trapezoidal trench.
  • step S506 the first patterned mask layer 116 on the surface of the first dielectric structure 310 is removed, and then the second conductive structure 118 is formed in the second trench 308 .
  • the bottoms of the two conductive structures 118 are in contact with the upper surface of the first conductive structure 112 , for realizing electrical connection between the active region 104 under the first conductive structure 112 and the second conductive structure 118 .
  • the upper surface of the second conductive structure 118 is flush with the upper surface of the first dielectric layer 114 , that is, the second conductive structure 118 fills the second trench 308 .
  • the upper surface of the second conductive structure 118 is lower than the upper surface of the first dielectric layer 114 .
  • the first conductive structure 112 and the second conductive structure 118 include at least a polysilicon structure, a tungsten conductive structure or a titanium nitride structure.
  • the first conductive structure 112 and the second conductive structure 118 together form a bit line contact structure.
  • the present application is etched and filled in two steps to form a bit line contact structure.
  • the line contact structure has a low aspect ratio of etching and filling, which avoids the problem of voids in the bit line contact structure, which leads to an increase in contact resistance.
  • both the first patterned mask layer 116 and the second patterned mask layer 108 are spin-on carbon hard mask layers.
  • the present application further provides a semiconductor structure, and the semiconductor structure is manufactured by the method for manufacturing a semiconductor structure described in any one of the above.
  • the application also provides a semiconductor structure, comprising:
  • the substrate 100 a shallow trench isolation structure 102 is formed in the substrate 100, and the shallow trench isolation structure 102 isolates a plurality of spaced active regions 104 in the substrate 100;
  • the first conductive structure 112 filling the first trench 302;
  • the first dielectric layer 114 located on the substrate 100;
  • the second trench 308 is located in the first dielectric layer 114, the second trench 308 exposes the first conductive structure 112, and the top width D4 of the second trench 308 is greater than the top width D2 of the first trench 302;
  • the second conductive structure 118 is located in the second trench 308 .
  • the semiconductor structure of the present application includes a first trench on a substrate, and the first trench is filled with the first conductive structure; a second trench exposing the first conductive structure is formed in the first dielectric layer on the substrate The second conductive trench is filled with a second conductive structure, and the top width of the second trench is greater than the top width of the first trench.
  • the aspect ratio of the trenches when filling and forming the conductive structures is reduced, so as to avoid the occurrence of voids in the first conductive structure and the second conductive structure.
  • the resistance of the bit line contact structure formed by the first conductive structure and the second conductive structure is reduced.
  • the first conductive structure 112 and the second conductive structure 118 together form a bit line contact structure.
  • the present application is etched when the bit line contact structure is formed.
  • the filled trench has a low aspect ratio, and the top width D4 of the second trench 308 is greater than the top width D2 of the first trench 302 , which avoids the problem of voids in the bit line contact structure, resulting in increased contact resistance.
  • the bottom width D5 of the second trench 308 is equal to the top width D2 of the first trench 302 ; the second trench 308 is an inverted trapezoidal trench.
  • the upper surface of the second conductive structure 118 is flush with the upper surface of the first dielectric layer 114 .
  • the upper surface of the second conductive structure 118 is lower than the upper surface of the first dielectric layer 114 .
  • the first conductive structure 112 and the second conductive structure 118 include at least a polysilicon structure, a tungsten conductive structure or a titanium nitride structure.
  • the second spin-on hard mask layer 212 is a spin-on carbon hard mask layer.
  • the substrate 100 includes a substrate 200 and a second dielectric layer 106 located on the upper surface of the substrate 200 ; the first dielectric layer 114 includes the second dielectric layer 106 (ie, The second dielectric structure 306) is a second spin-on hard mask layer 212 and a second silicon dioxide layer 214 stacked in sequence; the second dielectric layer 106 includes a third silicon oxide layer 202 and an oxynitride layer stacked sequentially from the substrate 200 Silicon layer 204 .
  • steps in the flowchart of FIG. 1 are shown in sequence according to the arrows, these steps are not necessarily executed in the sequence shown by the arrows. Unless explicitly stated herein, the execution of these steps is not strictly limited to the order, and these steps may be performed in other orders. Moreover, at least a part of the steps in FIG. 1 may include multiple steps or multiple stages, these steps or stages are not necessarily executed at the same time, but may be executed at different times, and the execution sequence of these steps or stages is also It does not have to be performed sequentially, but may be performed alternately or alternately with other steps or at least a portion of the steps or stages within the other steps.

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)

Abstract

本申请涉及一种半导体结构及其制备方法，包括：提供基底，基底中形成有浅沟槽隔离结构，所述浅沟槽隔离结构于基底内隔离出若干个间隔排布的有源区；于基底中形成第一沟槽，所述第一沟槽暴露出部分有源区；于第一沟槽中形成第一导电结构，所述第一导电结构填满第一沟槽；于基底上形成第一介质层，所述第一介质层覆盖基底的上表面及第一导电结构的上表面；于第一介质层中形成第二沟槽，所述第二沟槽暴露出第一导电结构；第二沟槽的顶部宽度大于第一沟槽的顶部宽度；于第二沟槽中形成第二导电结构。

Description

半导体结构及其制备方法
相关申请的交叉引用
本申请要求于2021年04月23日提交中国专利局、申请号为202110441655.2、发明名称为“半导体结构及其制备方法”的中国专利申请的优先权，其全部内容通过引用结合在本申请中。
技术领域
本申请涉及集成电路技术领域，特别是涉及一种半导体结构及其制备方法。
技术背景
填充在位线接触孔(BLC，Bit line contact)中的位线接触结构用于连接位线结构和有源区，是DRAM器件中的重要接触结构。位线接触孔过小时，位线接触孔中的位线接触结构会存在空洞，从而影响位线接触结构的阻值以及DRAM器件的写恢复时间测试(TWR，write recovery time)。位线接触孔过大时，刻蚀形成位线接触孔的过程中会伤害到相邻的有源区，造成电容接触结构与有源区的接触面积变小，严重时会出现电容接触结构与有源区无法接触。
随着半导体技术的发展，DRAM器件(Dynamic Random Access Memory，动态随机存取存储器)的集成度越来越高，DRAM器件中各元件的尺寸随之不断微缩，在不影响电容接触结构与有源区的接触面积的情况下，如何消除位线接触结构中存在的空洞成为急需解决的问题。
发明内容
根据本申请的各种实施例，提供一种半导体结构及其制备方法。
本申请提供了一种半导体结构的制备方法，包括：
提供基底，基底中形成有浅沟槽隔离结构，浅沟槽隔离结构于基底内隔离出若干个间隔排布的有源区；
于基底中形成第一沟槽，第一沟槽暴露出部分有源区；
于第一沟槽中形成第一导电结构，第一导电结构填满第一沟槽；
于基底上形成第一介质层，第一介质层覆盖基底的上表面及第一导电结构的上表面；
于第一介质层中形成第二沟槽，第二沟槽暴露出第一导电结构；第二沟槽的顶部宽度大于第一沟槽的顶部宽度；
于第二沟槽中形成第二导电结构。
本申请还提供一种半导体结构，包括：
基底，基底中形成有浅沟槽隔离结构，浅沟槽隔离结构于基底内隔离出若干个间隔排布的有源区；
第一沟槽，位于基底中，暴露出部分有源区；
第一导电结构，填满第一沟槽；
第一介质层，位于基底上；
第二沟槽，位于第一介质层中，第二沟槽暴露出第一导电结构，且第二沟槽的顶部宽度大于第一沟槽的顶部宽度；
第二导电结构，位于第二沟槽中。
本申请的半导体结构的制备方法，首先在基底上形成第一沟槽，并在第一沟槽中填满第一导电结构；然后在基底上形成底部暴露出第一导电结构的第二沟槽，并在第二导电沟槽中填充第二导电结构，第二沟槽的顶部宽度大于第一沟槽的顶部宽度。与采用一步刻蚀工艺形成上下宽度一致的沟槽后依次填充导电结构相比，降低了填充形成导电结构时沟槽的深宽比，避免第一导电结构和第二导电结构中出现空洞，进而降低第一导电结构和第二导电结构形成的位线接触结构的电阻。
本申请的半导体结构，包括位于基底上的第一沟槽，并且第一沟槽中填满第一导电结构；在基底上的第一介质层中形成有暴露出第一导电结构的第 二沟槽，并且第二导电沟槽中填充第二导电结构，第二沟槽的顶部宽度大于第一沟槽的顶部宽度。与采用一步刻蚀工艺形成上下宽度一致的沟槽后依次填充导电结构相比，降低了填充形成导电结构时沟槽的深宽比，避免第一导电结构和第二导电结构中出现空洞，进而降低第一导电结构和第二导电结构形成的位线接触结构的电阻。
附图说明
为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一实施例中半导体结构的制备方法的流程示意图；
图2为一实施例中在基底中形成第一沟槽的流程示意图；
图3为一实施例中以第二图形化掩膜层得到第一沟槽的流程示意图；
图4为一实施例中形成第二图形化掩膜层后半导体结构的剖面示意图；
图5为一实施例中形成第二沟槽后半导体结构的剖面示意图；
图6为一实施例中形成第一导电结构之后半导体结构的剖面示意图；
图7为一实施例中于第二介质层上形成掩膜层的流程示意图；
图8为一实施例中形成第一图形化掩膜层后半导体结构的剖面示意图；
图9为一实施例中于第一介质层中形成第二沟槽的流程示意图；
图10为一实施例中形成第二沟槽后半导体结构的剖面示意图；
图11为一实施例中形成第二导电结构后半导体结构的剖面示意图。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的首选实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使 对本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本申请教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分；举例来说，可以将第一掺杂类型成为第二掺杂类型，且类似地，可以将第二掺杂类型成为第一掺杂类型；第一掺杂类型与第二掺杂类型为不同的掺杂类型，譬如，第一掺杂类型可以为P型且第二掺杂类型可以为N型，或第一掺杂类型可以为N型且第二掺杂类型可以为P型。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数 形式，除非上下文清楚指出另外的方式。还应明白，当术语“组成”和/或“包括”在该说明书中使用时，可以确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。同时，在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本申请的实施例(和中间结构)的示意图的横截面图来描述申请的实施例，这样可以预期由于例如制造技术和/或容差导致的所示形状的变化。因此，本申请的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造技术导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不表示器件的区的实际形状，且并不限定本申请的范围。
参见图1，为一实施例中半导体结构的制备方法的流程示意图。
在其中一个实施例中，本申请提供一种半导体结构的制备方法，如图1所示，该方法包括：
S102，提供具有有源区的基底。
提供基底，基底中形成有浅沟槽隔离结构，浅沟槽隔离结构于基底内隔离出若干个间隔排布的有源区。
S104，于基底中形成第一沟槽。
在基底中形成第一沟槽，第一沟槽暴露出部分有源区。具体地，通过本领域技术人员熟知的光刻、刻蚀工艺在基底中形成第一沟槽，第一沟槽的底部暴露出基底中的有源区。
S106，于第一沟槽中形成第一导电结构。
通过沉积工艺，在第一沟槽中填充第一导电结构，第一导电结构填满第一沟槽，即第一导电结构的上表面与第一沟槽的顶部相齐平。
S108，于基底上形成第一介质层。
在基底上形成第一介质层，第一介质层覆盖基底的上表面及第一导电结构的上表面。
S110，于第一介质层中形成第二沟槽。
通过光刻、刻蚀工艺在第一介质层中形成第二沟槽，第二沟槽暴露出第一介质层下方的第一导电结构，第二沟槽的顶部宽度大于第一沟槽的顶部宽度。
S112，于第二沟槽中形成第二导电结构。
通过沉积工艺，在第二沟槽中填充形成第二导电结构。
本申请的半导体结构的制备方法，首先在基底上形成第一沟槽，并在第一沟槽中填满第一导电结构；然后在基底上形成底部暴露出第一导电结构的第二沟槽，并在第二导电沟槽中填充第二导电结构，第二沟槽的顶部宽度大于第一沟槽的顶部宽度。与采用一步刻蚀工艺形成上下宽度一致的沟槽后依次填充导电结构相比，降低了填充形成导电结构时沟槽的深宽比，避免第一导电结构和第二导电结构中出现空洞，进而降低第一导电结构和第二导电结构形成的位线接触结构的电阻。
参见图2，为一实施例中在基底中形成第一沟槽的流程示意图；参见图3，为一实施例中以第二图形化掩膜层得到第一沟槽的流程示意图。参见图4，为一实施例中形成第二图形化掩膜层后半导体结构的剖面示意图；参见图5，为一实施例中形成第二沟槽后半导体结构的剖面示意图；参见图6，为一实施例中形成第一导电结构之后半导体结构的剖面示意图。
如图2、图4、图5所示，在其中一个实施例中，基底100包括衬底200及位于衬底200上表面的第二介质层106；
步骤S104包括：
S202，于第二介质层上形成第二图形化掩膜层；
S204，基于第二图形化掩膜层对第二介质层进行图形化处理，以得到第一沟槽。
具体的，步骤S202中，在第二介质层106上形成第二图形化掩膜层108， 所述第二图形化掩膜层108定义出第一沟槽302的形状及位置，即第二图形化掩膜层108中的第一开口210的宽度D1和第一沟槽302的顶部宽度D2相同，且暴露出第一沟槽预设区域下的第二介质层106。
具体地，步骤S204中，以第二图形化掩膜层108为掩膜对第二介质层106进行图形化处理，得到第一沟槽302，其中，第一沟槽302贯穿第二介质层106并延伸至衬底内，即第一沟槽302的底部暴露出衬底200中的有源区104。
如图3、图4、图5所示，在其中一个实施例中，步骤S202之前还包括：于第二介质层106上形成掩膜层110；
步骤S204包括：
S302，基于第二图形化掩膜层对掩膜层进行图形化处理，以得到第三图形化掩膜层；
S304，基于第三图形化掩膜层对第二介质层进行图形化处理，以得到第一沟槽。
在其中一个实施例中，步骤S302之后还包括：
去除第二图形化掩膜层的步骤。
在其中一个实施例中，步骤S304之后还包括：
去除第三图形化掩膜层的步骤。
在其中一个实施例中，步骤S304的工艺气体包括：六氟丁二烯、氧气和氩气。
如图4、图5、图6所示，具体地，半导体结构的制备方法包括：第一步、首先，提供衬底200；其次，在衬底200中形成浅槽隔离结构102，浅槽隔离结构102在衬底200内隔离出若干个间隔排布的有源区104；再次，在衬底200的上表面形成第二介质层106。第二步、在第二介质层106上形成掩膜层110，例如掩膜层110位于第二介质层106的上表面。第三步、在掩膜层110上形成第二图形化掩膜层108，其中，第二图形化掩膜层108上的第一开口210暴露出第一沟槽预设区域(第一开口210区域)下的掩膜层110。第四步、 以第二图形化掩膜层108为掩膜对掩膜层110进行图形化处理，去除第一沟槽预设区域下的掩膜层110，得到由剩余掩膜层110构成的第三图形化掩膜层304，此时，第二图形化掩膜层108的形状转移到第三图形化掩膜层304上。第五步、以第三图形化掩膜层304为掩膜，通过刻蚀工艺对第二介质层106进行图形化处理，去除第三图形化掩膜层304暴露出的第二介质层106及部分衬底200，得到由剩余的第二介质层106构成的第二介质结构306，及底部位于衬底200中且暴露出有源区104第一沟槽302，其中，刻蚀工艺的工艺气体包括六氟丁二烯、氧气和氩气。然后，去除第二介质结构306上的第三图形化掩膜层304。其中，第二图形化掩膜层108可以在图形化掩膜层110的过程中完全去除，也可以在形成第三图形化掩膜层304后再通过工艺完全去除，也可以在形成第二介质结构306后去除。第六步、通过填孔工艺，在第一沟槽302中填满第一导电结构112，第一导电结构112的底部与有源区104接触，第一导电结构112的上表面与第二介质结构306的上表面相齐平，此时的半导体结构的剖面示意图如图6所示。
参见图7，为一实施例中于第二介质层上形成掩膜层的流程示意图。
如图4、图5、图7所示，在其中一个实施例中，掩膜层110包括自第二介质层106依次叠置的第一旋涂硬掩膜层206及第一氧化硅层208，第二介质层106包括在衬底200上形成的氮氧化硅层204；
于第二介质层106上形成掩膜层110的步骤包括：
S402，于第二介质层上形成第一旋涂硬掩膜层；
S404，于第一旋涂硬掩膜层的表面形成第一氧化硅层。
具体地，步骤S402中，通过旋涂工艺，在第二介质层106的上表面形成第一旋涂硬掩膜层206，例如旋涂碳硬掩膜层。
具体地，步骤S404中，通过沉积工艺，在第一旋涂硬掩膜层206的上表面形成第一氧化硅层208。以第二图形化掩膜层108为掩膜对掩膜层110进行图形化处理的步骤包括：以第二图形化掩膜层108为掩膜，依次去除第一开口210区域的第一氧化硅层208和第一旋涂硬掩膜层206，得到由剩余第 一氧化硅层208和剩余第一旋涂硬掩膜层206构成的第三图形化掩膜层304。
在其中一个实施例中，第二介质层106还包括位于衬底200和氮氧化硅层204之间的第三氧化硅层202。
形成第一导电结构112之后，在基底100上形成第一介质层114，其中，第一介质层114覆盖在基底100的上表面和第一导电结构112的上表面。
参见图8，为一实施例中形成第一图形化掩膜层后半导体结构的剖面示意图；参见图9，为一实施例中于第一介质层中形成第二沟槽的流程示意图。参见图10，为一实施例中形成第二沟槽后半导体结构的剖面示意图。参见图11，为一实施例中形成第二导电结构后半导体结构的剖面示意图。
如图8、图9、图10所示，在其中一个实施例中，步骤S110包括：
S502，于第一介质层上形成第一图形化掩膜层；
S504，基于第一图形化掩膜层对第一介质层进行图形化处理，以形成第二沟槽；
S506，去除第一图形化掩膜层。
具体地，步骤S502中，在第一介质层114上形成第一图形化掩膜层116，所述第一图形化掩膜层116定义出第二沟槽308的形状及位置。
在其中一个实施例中，第一介质层114包括自第二介质层106依次叠置的第二旋涂硬掩膜层212，例如旋涂碳硬掩膜层，及第二氧化硅层214，即第一介质层114包括自第一导电结构112的上表面和第二介质结构306的上表面依次形成的第二旋涂硬掩膜层212和第二氧化硅层214。
具体地，在第二氧化硅层214上形成第一图形化掩膜层116，第一图形化掩膜层116定义出第二沟槽308的形状及位置，即第一图形化掩膜层116上的第二开口216的宽度D3与第二沟槽308的顶部宽度D4相同，第二开口216暴露出的第一介质层114位于第一导电结构112的上方。
具体地，步骤S504中，以第一图形化掩膜层116为掩膜，通过刻蚀工艺依次对第二氧化硅层214和第二旋涂硬掩膜层212进行图形化处理，去除多余的第二氧化硅层214和第二旋涂硬掩膜层212，得到由剩余第二氧化硅层 214和剩余第二旋涂硬掩膜层212构成的第一介质结构310，以及暴露出第一导电结构112的第二沟槽308。
在其中一个实施例中，步骤S504中形成第二沟槽308的刻蚀工艺的工艺气体包括：二氟甲烷、六氟丁二烯、氧气和氮气。
在其中一个实施例中，第二沟槽308的底部宽度D5等于第一沟槽302的顶部宽度D2。
在其中一个实施例中，第二沟槽308为倒梯形沟槽。
具体地，如图10、图11所示，步骤S506中，去除第一介质结构310表面上的第一图形化掩膜层116，然后在第二沟槽308中形成第二导电结构118，第二导电结构118的底部与第一导电结构112的上表面接触，用于实现第一导电结构112下方的有源区104与第二导电结构118的电性连接。
在其中一个实施例中，第二导电结构118的上表面与第一介质层114的上表面相齐平，即第二导电结构118填满第二沟槽308。
在其中一个实施例中，第二导电结构118的上表面低于第一介质层114的上表面。
在其中一个实施例中，第一导电结构112和第二导电结构118至少包括多晶硅结构、钨导电结构或氮化钛结构。
在其中一个实施例中，第一导电结构112和第二导电结构118共同构成位线接触结构。与形成第一介质层114后刻蚀形成暴露出有源区的接触孔，然后在接触孔中填充形成引出有源区的位线接触结构相比，本申请分两步刻蚀、填充形成位线接触结构，刻蚀、填充的深宽比低，避免了位线接触结构中出现空洞，导致接触电阻增大的问题。
在其中一个实施例中，第一图形化掩膜层116和第二图形化掩膜层108均为旋涂碳硬掩膜层。
在其中一个实施例中，本申请还提供一种半导体结构，所述半导体结构是通过上述任一项所述的半导体结构的制备方法制成的。
如图6、图8、图10、图11所示，在其中一个实施例中，本申请还提供 一种半导体结构，包括：
基底100，基底100中形成有浅沟槽隔离结构102，所述浅沟槽隔离结构102于基底100内隔离出若干个间隔排布的有源区104；
第一沟槽302，位于基底100中，暴露出部分有源区104；
第一导电结构112，填满第一沟槽302；
第一介质层114，位于基底100上；
第二沟槽308，位于第一介质层114中，所述第二沟槽308暴露出第一导电结构112，且第二沟槽308的顶部宽度D4大于第一沟槽302的顶部宽度D2；
第二导电结构118，位于第二沟槽308中。
本申请的半导体结构，包括位于基底上的第一沟槽，并且第一沟槽中填满第一导电结构；在基底上的第一介质层中形成有暴露出第一导电结构的第二沟槽，并且第二导电沟槽中填充第二导电结构，第二沟槽的顶部宽度大于第一沟槽的顶部宽度。与采用一步刻蚀工艺形成上下宽度一致的沟槽后依次填充导电结构相比，降低了填充形成导电结构时沟槽的深宽比，避免第一导电结构和第二导电结构中出现空洞，进而降低第一导电结构和第二导电结构形成的位线接触结构的电阻。
在其中一个实施例中，第一导电结构112和第二导电结构118共同构成位线接触结构。与形成第一介质层114后刻蚀形成暴露出有源区104的接触孔，然后在接触孔中填充形成引出有源区104的位线接触结构相比，本申请形成位线接触结构时刻蚀、填充的沟槽深宽比低，并且第二沟槽308的顶部宽度D4大于第一沟槽302的顶部宽度D2，避免了位线接触结构中出现空洞，导致接触电阻增大的问题。
在其中一个实施例中，第二沟槽308的底部宽度D5等于第一沟槽302的顶部宽度D2；第二沟槽308为倒梯形沟槽。
在其中一个实施例中，第二导电结构118的上表面与第一介质层114的上表面相齐平。
在其中一个实施例中，第二导电结构118的上表面低于第一介质层114的上表面。
在其中一个实施例中，第一导电结构112和第二导电结构118至少包括多晶硅结构、钨导电结构或氮化钛结构。
在其中一个实施例中，第二旋涂硬掩膜层212为旋涂碳硬掩膜层。
如图4、图8所示，在其中一个实施例中，基底100包括衬底200及位于衬底200上表面的第二介质层106；第一介质层114包括自第二介质层106(即第二介质结构306)依次叠置的第二旋涂硬掩膜层212及第二氧化硅层214；第二介质层106包括自衬底200依次叠置的第三氧化硅层202及氮氧化硅层204。
应该理解的是，虽然图1的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图1中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (18)

  1. 一种半导体结构的制备方法，包括：
    提供基底，所述基底中形成有浅沟槽隔离结构，所述浅沟槽隔离结构于所述基底内隔离出若干个间隔排布的有源区；
    于所述基底中形成第一沟槽，所述第一沟槽暴露出部分所述有源区；
    于所述第一沟槽中形成第一导电结构，所述第一导电结构填满所述第一沟槽；
    于所述基底上形成第一介质层，所述第一介质层覆盖所述基底的上表面及所述第一导电结构的上表面；
    于所述第一介质层中形成第二沟槽，所述第二沟槽暴露出所述第一导电结构；所述第二沟槽的顶部宽度大于所述第一沟槽的顶部宽度；
    于所述第二沟槽中形成第二导电结构。
  2. 根据权利要求1所述的制备方法，其中，所述第一导电结构和所述第二导电结构共同构成位线接触结构。
  3. 根据权利要求1所述的制备方法，其中，所述第二沟槽的底部宽度等于所述第一沟槽的顶部宽度。
  4. 根据权利要求3所述的制备方法，其中，所述第二沟槽为倒梯形沟槽。
  5. 根据权利要求1至4中任一项所述的制备方法，其中，所述于所述第一介质层中形成第二沟槽的步骤包括：
    于所述第一介质层上形成第一图形化掩膜层，所述第一图形化掩膜层定义出所述第二沟槽的形状及位置；
    基于所述第一图形化掩膜层对所述第一介质层进行图形化处理，以形成所述第二沟槽；
    去除所述第一图形化掩膜层。
  6. 根据权利要求5所述的制备方法，其中，所述基于所述第一图形化掩膜层对所述第一介质层进行图形化处理，以形成所述第二沟槽的工艺气体包括：
    二氟甲烷、六氟丁二烯、氧气和氮气。
  7. 根据权利要求1所述的制备方法，其中，所述第二导电结构的上表面与所述第一介质层的上表面相齐平。
  8. 根据权利要求1所述的制备方法，其中，所述第一导电结构和所述第二导电结构至少包括多晶硅结构、钨导电结构或氮化钛结构。
  9. 根据权利要求1所述的制备方法，其中，所述基底包括衬底及位于所述衬底上表面的第二介质层；
    所述于所述基底中形成第一沟槽的步骤包括：
    于所述第二介质层上形成第二图形化掩膜层，所述第二图形化掩膜层定义出所述第一沟槽的形状及位置；
    基于所述第二图形化掩膜层对所述第二介质层进行图形化处理，以得到第一沟槽；
    其中，所述第一沟槽贯穿所述第二介质层并延伸至所述衬底内。
  10. 根据权利要求9所述的制备方法，所述于所述第二介质层上形成第二图形化掩膜层之前还包括：
    于所述第二介质层上形成掩膜层；
    基于所述第二图形化掩膜层对所述第二介质层进行图形化处理，以得到第一沟槽的步骤包括：
    基于所述第二图形化掩膜层对所述掩膜层进行图形化处理，以得到第三图形化掩膜层；
    基于所述第三图形化掩膜层对所述第二介质层进行图形化处理，以得到第一沟槽。
  11. 根据权利要求10所述的制备方法，其他特征在于，基于所述第三图形化掩膜层对所述第二介质层进行图形化处理，以得到第一沟槽的工艺气体包括：
    六氟丁二烯、氧气和氩气。
  12. 根据权利要求10所述的制备方法，其他特征在于，所述掩膜层包括 自第二介质层依次叠置的第一旋涂硬掩膜层及第一氧化硅层，所述第一介质层包括自第二介质层依次叠置的第二旋涂硬掩膜层及第二氧化硅层，所述第二介质层包括在衬底上形成的氮氧化硅层；
    所述于所述第二介质层上形成掩膜层的步骤包括：
    于所述第二介质层上形成第一旋涂硬掩膜层；
    于所述第一旋涂硬掩膜层的表面形成第一氧化硅层；
    所述基于所述第二图形化掩膜层对所述掩膜层进行图形化处理，以得到第三图形化掩膜层之后还包括：
    去除所述第二图形化掩膜层的步骤；
    所述基于所述第三图形化掩膜层对所述第二介质层进行图形化处理，以得到第一沟槽之后还包括：
    去除所述第三图形化掩膜层的步骤。
  13. 一种半导体结构，包括：
    基底，所述基底中形成有浅沟槽隔离结构，所述浅沟槽隔离结构于所述基底内隔离出若干个间隔排布的有源区；
    第一沟槽，位于所述基底中，暴露出部分所述有源区；
    第一导电结构，填满所述第一沟槽；
    第一介质层，位于所述基底上；
    第二沟槽，位于所述第一介质层中，所述第二沟槽暴露出所述第一导电结构，且所述第二沟槽的顶部宽度大于所述第一沟槽的顶部宽度；
    第二导电结构，位于所述第二沟槽中。
  14. 根据权利要求13所述的半导体结构，其中，所述第一导电结构和所述第二导电结构共同构成位线接触结构。
  15. 根据权利要求13所述的半导体结构，其中，所述第二沟槽的底部宽度等于所述第一沟槽的顶部宽度；
    所述第二沟槽为倒梯形沟槽。
  16. 根据权利要求13所述的半导体结构，其中，所述第二导电结构的上 表面与所述第一介质层的上表面相齐平。
  17. 根据权利要求13所述的半导体结构，其中，所述第一导电结构和所述第二导电结构至少包括多晶硅结构、钨导电结构或氮化钛结构。
  18. 根据权利要求13所述的半导体结构，其中，所述基底包括衬底及位于所述衬底上表面的第二介质层；所述第一介质层包括自第二介质层依次叠置的第二旋涂硬掩膜层及第二氧化硅层；所述第二介质层包括自衬底依次叠置的第三氧化硅层及氮氧化硅层。
PCT/CN2021/112663 2021-04-23 2021-08-16 半导体结构及其制备方法 WO2022222325A1 (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US17/651,095 US11915968B2 (en) 2021-04-23 2022-02-15 Semiconductor structure and method for manufacturing same

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN202110441655.2A CN113192892B (zh) 2021-04-23 2021-04-23 半导体结构及其制备方法
CN202110441655.2 2021-04-23

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US17/651,095 Continuation US11915968B2 (en) 2021-04-23 2022-02-15 Semiconductor structure and method for manufacturing same

Publications (1)

Publication Number Publication Date
WO2022222325A1 true WO2022222325A1 (zh) 2022-10-27

Family

ID=76978120

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/CN2021/112663 WO2022222325A1 (zh) 2021-04-23 2021-08-16 半导体结构及其制备方法

Country Status (2)

Country Link
CN (1) CN113192892B (zh)
WO (1) WO2022222325A1 (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115831722A (zh) * 2023-01-09 2023-03-21 合肥新晶集成电路有限公司 半导体结构的制备方法
CN116110923A (zh) * 2023-03-31 2023-05-12 合肥新晶集成电路有限公司 半导体结构的制备方法及半导体结构
CN116171043A (zh) * 2023-04-24 2023-05-26 长鑫存储技术有限公司 半导体结构及其制备方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11915968B2 (en) 2021-04-23 2024-02-27 Changxin Memory Technologies, Inc. Semiconductor structure and method for manufacturing same
CN113192892B (zh) * 2021-04-23 2022-03-08 长鑫存储技术有限公司 半导体结构及其制备方法
CN116669416A (zh) * 2022-02-17 2023-08-29 长鑫存储技术有限公司 接触结构及其制备方法、半导体结构
CN117156843A (zh) * 2022-05-19 2023-12-01 长鑫存储技术有限公司 半导体结构及其形成方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1947252A (zh) * 2004-04-26 2007-04-11 微米技术有限公司 存储器阵列、形成存储器阵列的方法和形成位线接触的方法
KR20090052511A (ko) * 2007-11-21 2009-05-26 주식회사 하이닉스반도체 반도체 소자의 비트라인 형성 방법
CN104347424A (zh) * 2013-08-09 2015-02-11 英飞凌科技股份有限公司 具有单元沟槽结构和接触点的半导体器件及其制造方法
CN113192892A (zh) * 2021-04-23 2021-07-30 长鑫存储技术有限公司 半导体结构及其制备方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6177333B1 (en) * 1999-01-14 2001-01-23 Micron Technology, Inc. Method for making a trench isolation for semiconductor devices
TW200425298A (en) * 2003-05-01 2004-11-16 Nanya Technology Corp Fabrication method for a damascene bitline contact
JP2008078381A (ja) * 2006-09-21 2008-04-03 Elpida Memory Inc 半導体装置及びその製造方法
CN108520876B (zh) * 2018-06-26 2023-07-11 长鑫存储技术有限公司 集成电路存储器及其制备方法、半导体器件
CN211350636U (zh) * 2020-03-02 2020-08-25 合肥晶合集成电路有限公司 半导体器件

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1947252A (zh) * 2004-04-26 2007-04-11 微米技术有限公司 存储器阵列、形成存储器阵列的方法和形成位线接触的方法
KR20090052511A (ko) * 2007-11-21 2009-05-26 주식회사 하이닉스반도체 반도체 소자의 비트라인 형성 방법
CN104347424A (zh) * 2013-08-09 2015-02-11 英飞凌科技股份有限公司 具有单元沟槽结构和接触点的半导体器件及其制造方法
CN113192892A (zh) * 2021-04-23 2021-07-30 长鑫存储技术有限公司 半导体结构及其制备方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115831722A (zh) * 2023-01-09 2023-03-21 合肥新晶集成电路有限公司 半导体结构的制备方法
CN116110923A (zh) * 2023-03-31 2023-05-12 合肥新晶集成电路有限公司 半导体结构的制备方法及半导体结构
CN116110923B (zh) * 2023-03-31 2023-06-27 合肥新晶集成电路有限公司 半导体结构的制备方法及半导体结构
CN116171043A (zh) * 2023-04-24 2023-05-26 长鑫存储技术有限公司 半导体结构及其制备方法
CN116171043B (zh) * 2023-04-24 2023-07-07 长鑫存储技术有限公司 半导体结构及其制备方法

Also Published As

Publication number Publication date
CN113192892A (zh) 2021-07-30
CN113192892B (zh) 2022-03-08

Similar Documents

Publication Publication Date Title
WO2022222325A1 (zh) 半导体结构及其制备方法
KR100546395B1 (ko) 반도체소자의 커패시터 및 그 제조방법
US8471305B2 (en) Semiconductor device and method of manufacturing the same
US20070275520A1 (en) Method of manufacturing semiconductor device
KR100618819B1 (ko) 오버레이 마진이 개선된 반도체 소자 및 그 제조방법
JP2924771B2 (ja) 蓄積容量部形成方法
JP2006287191A (ja) チャネル長を増大させた半導体素子及びその製造方法
WO2022205679A1 (zh) 半导体结构及其制备方法
WO2022198831A1 (zh) 存储器件电容接点结构及其制备方法
US9640626B2 (en) Semiconductor device with buried gates and bit line contacting peripheral gate
WO2022205674A1 (zh) 半导体结构及其制备方法
CN113675146A (zh) 半导体结构及其形成方法和存储器
US6337275B1 (en) Method for forming a self aligned contact in a semiconductor device
US20220319921A1 (en) Semiconductor Structure and Method for Manufacturing Semiconductor Structure
US20210020498A1 (en) Method For Manufacturing Semiconductor Device
US11915968B2 (en) Semiconductor structure and method for manufacturing same
WO2022179027A1 (zh) 存储器件及其制备方法
US20020028553A1 (en) Semiconductor device and method of manufacturing the same
WO2022012333A1 (zh) 半导体结构及其制造方法
WO2022205723A1 (zh) 半导体结构及其制备方法
KR101077301B1 (ko) 낮은 콘택 저항을 가지는 반도체 장치의 제조 방법
CN111326511A (zh) 存储器件及其制造方法
WO2024031834A1 (zh) 半导体结构及其制备方法
WO2022012264A1 (zh) 半导体结构及其制造方法
US20220310393A1 (en) Mask structure, semiconductor structure and methods for manufacturing same

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 21937549

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 21937549

Country of ref document: EP

Kind code of ref document: A1