TWI723848B

TWI723848B - 記憶體結構及其製造方法

Info

Publication number: TWI723848B
Application number: TW109112896A
Authority: TW
Inventors: 李書銘; 歐陽自明; 楊崇銘
Original assignee: 華邦電子股份有限公司
Priority date: 2020-04-17
Filing date: 2020-04-17
Publication date: 2021-04-01
Also published as: TW202141749A

Abstract

一種記憶體結構，包括基底、位元線結構、接觸窗結構與電容器結構。位元線結構位在基底上。接觸窗結構位在位元線結構一側的基底上。電容器結構位在接觸窗結構上。電容器結構包括第一電極、第二電極與絕緣層。第一電極包括第一底面與第二底面。第一底面低於第二底面。第一底面僅位在部分接觸窗結構上。第二電極位在第一電極上。絕緣層位在第一電極與第二電極之間。

Description

記憶體結構及其製造方法

本發明是有關於一種半導體結構及其製造方法，且特別是有關於一種記憶體結構及其製造方法。

隨著記憶體元件逐漸縮小，上下相鄰的導電層之間的重疊裕度(overlay window)也會變小，因此容易發生對準偏差。如此一來，當上下相鄰的導電層產生重疊偏差(overlay shift)時，容易在記憶體元件中產生電性缺陷(如，電路橋接(circuit bridging)等)。

本發明提供一種記憶體結構及其製造方法，其可有效地提高重疊裕度。

本發明提出一種記憶體結構，包括基底、位元線結構、接觸窗結構與電容器結構。位元線結構位在基底上。接觸窗結構位在位元線結構一側的基底上。電容器結構位在接觸窗結構上。電容器結構包括第一電極、第二電極與絕緣層。第一電極包括第一底面與第二底面。第一底面低於第二底面。第一底面僅位在部分接觸窗結構上。第二電極位在第一電極上。絕緣層位在第一電極與第二電極之間。

本發明提出一種記憶體結構的製造方法，包括以下步驟。在基底上形成位元線結構。在位元線結構一側的基底上形成接觸窗結構。在接觸窗結構上形成電容器結構。電容器結構包括第一電極、第二電極與絕緣層。第一電極以錯位方式位在接觸窗結構上。第一電極包括第一底面與第二底面。第一底面低於第二底面。第一底面位在接觸窗結構上。第二電極位在第一電極上。絕緣層位在第一電極與第二電極之間。

基於上述，在上述記憶體結構及其製造方法中，第一電極的第一底面低於第一電極的第二底面。如此一來，即使在第一電極與接觸窗結構之間發生重疊偏差，也不容易在相鄰兩個接觸窗結構之間形成橋接路徑。因此，藉由第一電極的上述結構設計，可有效地提升第一電極與接觸窗結構之間的重疊裕度，且可防止因重疊偏差所產生電性缺陷(如，電路橋接)。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1A至圖1I為本發明一實施例的記憶體結構的製造流程剖面圖。

請參照圖1A，提供基底100。基底100可為半導體基底，如矽基底。在基底100中可具有隔離結構102。隔離結構102例如是淺溝渠隔離結構(shallow trench isolation，STI)。此外，可根據需求在基底100中形成所需的摻雜區(未示出)。

在基底100上形成位元線結構104。位元線結構104可包括接觸窗106與導線108。接觸窗106位在基底100上。接觸窗106的材料例如是摻雜多晶矽。導線108位在接觸窗106上。部分導線108可位在介電結構110上。導線108的材料例如是鎢等金屬。介電結構110可為單層結構或多層結構。在本實施例中，介電結構110是以包括介電層112與介電層114的多層結構為例，但本發明並不以此為限。介電層112位在隔離結構102上。介電層112的材料例如是氧化矽。介電層114位在介電層112上。介電層114的材料例如是氮化矽。此外，位元線結構104更可包括阻障層107。阻障層107位在導線108與接觸窗106之間。部分阻障層107可位在導線108與介電結構110之間。阻障層107的材料例如是鈦(Ti)、氮化鈦(TiN)或其組合。

另外，可在位元線結構104上形成硬罩幕層116。硬罩幕層116可為單層結構或多層結構。在本實施例中，硬罩幕層116是以包括罩幕層118與罩幕層120的多層結構為例，但本發明並不以此為限。罩幕層118位在導線108上。罩幕層118的材料例如是氮化矽。罩幕層120位在罩幕層118上。罩幕層120的材料例如是氮化矽。

此外，可在位元線結構104一側的基底100上形成接觸窗122。接觸窗122的材料例如是摻雜多晶矽。另外，可在接觸窗122上形成接觸窗材料層124。接觸窗材料層124的材料例如是鎢等金屬。在接觸窗122上可形成金屬矽化物層126，且金屬矽化物層126位在接觸窗122與接觸窗材料層124之間。金屬矽化物層126的材料例如是矽化鈷(CoSi)或矽化鎳(NiSi)。再者，可在接觸窗材料層124與金屬矽化物層126之間形成阻障層128。阻障層128的材料例如是Ti、TiN或其組合。

此外，可在接觸窗材料層124的一側壁上形成間隙壁層130，且可在接觸窗材料層124的另一側壁上形成間隙壁層132。間隙壁層130與間隙壁層132分別可為單層結構或多層結構。舉例來說，間隙壁層130與間隙壁層132分別可為氮化矽層、氧化矽層/氮化矽層(NO)的複合層或氮化矽層/氧化矽層/氮化矽層(NON)的複合層。

請參照圖1B，可對接觸窗材料層124進行蝕刻製程，而形成接觸窗124a，且在接觸窗124a上方形成開口134，而使得硬罩幕層116的頂面S1可高於接觸窗124a的頂面S2。亦即，硬罩幕層116的頂面S1可高於接觸窗結構136的頂面S2。開口134可具有寬度W1。對接觸窗材料層124所進行的蝕刻製程例如是乾式蝕刻製程。此外，可移除開口134所暴露出的部分阻障層128。如此一來，可在位元線結構104一側的基底100上形成接觸窗結構136。接觸窗結構136可包括接觸窗122與接觸窗124a。接觸窗122位在基底100上。接觸窗124a位在接觸窗122上。此外，接觸窗結構136更可包括金屬矽化物層126與阻障層128中的至少一者。金屬矽化物層126位在接觸窗122與接觸窗124a之間。阻障層128位在接觸窗124a與金屬矽化物層126之間。

請參照圖1C，在形成所述接觸窗124a之後，可藉由濕式蝕刻製程移除開口134所暴露出的部分間隙壁層130與部分間隙壁層132，而形成間隙壁130a與間隙壁132a，且擴大開口134的寬度。舉例來說，可將開口134的寬度從寬度W1(圖1B)擴大成寬度W2(圖1C)。

請參照圖1D，可在開口134的表面上形成蝕刻終止層138。蝕刻終止層138未填滿開口134。在一實施例中，蝕刻終止層138可共形地形成在開口134的表面上。蝕刻終止層138的材料例如是氮化矽。蝕刻終止層138的形成方法例如是化學氣相沉積法。

接著，可形成填入開口134的介電結構140。介電結構140可包括介電層142與位在介電層142上的介電層144。介電層142填入開口134。介電層142可為旋塗式介電材料(spin on dielectrics，SOD)。介電層142的材料例如是氧化矽。介電層144的材料例如是氧化矽。介電層144的形成方法例如是化學氣相沉積法。此外，介電結構140可包括介電層146、介電層148與介電層150中的至少一者。介電層146、介電層148與介電層150依序位在介電層144上。介電層146與介電層150的材料例如是氮化矽。介電層148的材料例如是氧化矽。

請參照圖1E，可在介電結構140中形成暴露出部分接觸窗124a的開口152。開口152的形成方法例如是藉由微影製程與蝕刻製程對介電結構140進行圖案化。上述蝕刻製程例如是乾式蝕刻製程。此外，可移除部分蝕刻終止層138，而使得開口152暴露出部分接觸窗124a。開口152的底部在介電層142處可具有寬度W3-1，且開口152的底部在蝕刻終止層138處可具有寬度W3-2。另外，在圖1C的製程中，可將開口134的寬度擴大為寬度W2，而有利於圖1E中的蝕刻製程的進行，亦即有利於形成暴露出部分接觸窗124a的開口152。

請參照圖1F，可移除部分介電結構140與部分蝕刻終止層138，而擴大開口152的底部的寬度。舉例來說，可將開口152的底部的寬度從寬度W3-1(圖1E)擴大成寬度W4-1(圖1F)，藉此有助於增加後續形成於開口152中的電容器的電容值。此外，可將開口152的底部的寬度從寬度W3-2(圖1E)擴大成寬度W4-2(圖1F)，藉此有助於增加後續形成於開口152中的電容器與接觸窗結構136的接觸面積。部分介電結構140與部分蝕刻終止層138的移除方法例如濕式蝕刻製程。上述濕式蝕刻製程對介電層142的蝕刻率可大於上述濕式蝕刻製程對介電層144的蝕刻率。此外，由於介電層142與蝕刻終止層138的材料不同，因此上述濕式蝕刻製程對介電層142的移除量可大於上述濕式蝕刻製程對蝕刻終止層138的移除量。

請參照圖1G，可共形地在開口152中形成電極154。電極154以錯位方式位在接觸窗結構136上。電極154包括第一底面S3與第二底面S4。電極154的第一底面S3低於電極154的第二底面S4。電極154的第一底面S3可位在接觸窗結構136的頂面S2上，且電極154的第二底面S4可位在硬罩幕層116的頂面S1上。舉例來說，電極154的第一底面S3可連接於接觸窗結構136的頂面S2，且電極154的第二底面S4可連接於硬罩幕層116的頂面S1。另外，電極154更可包括連接面S5。連接面S5連接於第一底面S3與第二底面S4之間。由電極154的第一底面S3、連接面S5與第二底面S4所形成的形狀可為階梯狀。電極154的材料例如是Ti、TiN或其組合。電極154的形成方法例如是先在開口152表面與介電結構140的頂面上共形地形成電極材料層，再對電極材料層進行圖案化。

請參照圖1H，可移除介電結構140中的介電層142、介電層144與介電層148。介電層142、介電層144與介電層148的移除方法例如是濕式蝕刻法。

請參照圖1I，可依序在電極154上形成絕緣層156與電極158。絕緣層156的材料可為介電材料，如高介電常數材料(high-k material)。電極158可為單層結構或多層結構。在本實施例中，電極158是以包括導體層160與導體層162的多層結構為例，但本發明並不以此為限。導體層160位在絕緣層156上。導體層160的材料例如是Ti、TiN或其組合。導體層162位在導體層160上。導體層162的材料例如是經摻雜的矽鍺(SiGe)。

如此一來，可在接觸窗結構136上形成電容器結構164。電容器結構164包括電極154、電極158與絕緣層156。電極158位在電極154上。絕緣層156位在電極154與電極158之間。

以下，藉由圖1I來說明本實施例的記憶體結構10。此外，雖然記憶體結構10的形成方法是以上述方法為例進行說明，但本發明並不以此為限。

請參照圖1I，記憶體結構10包括基底100、位元線結構104、接觸窗結構136與電容器結構164。此外，記憶體結構10更可包括硬罩幕層116、蝕刻終止層138、間隙壁130a與間隙壁132a中的至少一者。記憶體結構10可為動態隨機存取記憶體(dynamic random access memory，DRAM)。位元線結構104位在基底100上。接觸窗結構136位在位元線結構104一側的基底100上。電容器結構164位在接觸窗結構136上。電容器結構164包括電極154、電極158與絕緣層156。電極154包括第一底面S3與第二底面S4。電極154的第一底面S3低於電極154的第二底面S4。電極154的第一底面S3僅位在部分接觸窗結構136上。電極154更可包括連接面S5。連接面S5連接於第一底面S3與第二底面S4之間。由電極154的第一底面S3、連接面S5與第二底面S4所形成的形狀可為階梯狀。電極154的第一底面S3可連接於接觸窗結構136的頂面S2。電極158位在電極154上。絕緣層156位在電極154與電極158之間。硬罩幕層116位在位元線結構104上。硬罩幕層116的頂面S1可高於接觸窗結構136的頂面S2。電極154的第二底面S4可連接於硬罩幕層116的頂面S1。蝕刻終止層138位在接觸窗結構136上，且暴露出接觸窗結構136的部分頂面S2。間隙壁130a位在接觸窗結構136的一側壁上。間隙壁132a位在接觸窗結構136的另一側壁上。

記憶體結構10中的其餘構件可參照上述實施例的說明。此外，記憶體結構10中的各構件的材料、設置方式、形成方法與功效已於上述實施例進行詳盡地說明，於此不再說明。

基於上述實施例可知，在上述記憶體結構10及其製造方法中，電極154的第一底面S3低於電極154的第二底面S4。如此一來，即使在電極154與接觸窗結構136之間發生重疊偏差，也不容易在相鄰兩個接觸窗結構136之間形成橋接路徑。因此，藉由電極154的上述結構設計，可有效地提升電極154與接觸窗結構之間的重疊裕度，且可防止因重疊偏差所產生電性缺陷(如，電路橋接)。

圖2A至圖2B為本發明另一實施例的記憶體結構的製造流程剖面圖。

請參照圖1A與圖2A，圖1A的結構與圖2的結構的差異如下。在圖2的結構中，接觸窗材料層224的上部P1的寬度W5可大於接觸窗材料層224的下部P2的寬度W6。接觸窗材料層224的上部P1可位在間隙壁230的頂面與間隙壁232的頂面上。此外，在圖1A的結構與圖2A的結構中，相同或相似的構件以相同或相似的符號表示，並省略其說明。

請參照圖2B，可進行相似於圖1B至圖1I的步驟，而形成記憶體結構20。記憶體結構20的製造方法與記憶體結構10的製造方法的差異如下。記憶體結構10的製造方法可包括擴大開口134的寬度的製程，而使得開口134的寬度從寬度W1(圖1B)擴大成寬度W2(圖1C)。在記憶體結構20的製造方法中，藉由對接觸窗材料層224進行蝕刻製程，而形成接觸窗224a，且在接觸窗224a上方形成開口234。由於接觸窗224a是藉由移除接觸窗材料層224的部分上部P1所形成，因此接觸窗224a可具有上部P1與下部P2，且接觸窗224a的上部P1的寬度W5可大於接觸窗224a的下部P2的寬度W6。開口234的寬度W7可大於接觸窗224a的上部P1的寬度W5。此外，開口234的寬度W7可等於開口134的寬度W2。因此，記憶體結構20的製造方法可省略記憶體結構10的製造方法中的擴大開口134的寬度的步驟。此外，由於接觸窗224a的上部P1的寬度W5可大於接觸窗224a的下部P2的寬度W6，因此可增加電極154與接觸窗224a的接觸面積。

記憶體結構20的製造方法中的其餘步驟可參考圖1B至圖1I的說明，於此不再說明。另外，在圖1I的記憶體結構10與圖2B的結構記憶體結構20中，相同或相似的構件以相同或相似的符號表示，並省略其說明。

綜上所述，在本發明所提出的記憶體結構及其製造方法中，第一電極的第一底面低於第一電極的第二底面。如此一來，即使在第一電極與接觸窗結構之間發生重疊偏差，也不容易在相鄰兩個接觸窗結構之間形成橋接路徑。因此，藉由第一電極的上述結構設計，可有效地提升第一電極與接觸窗結構之間的重疊裕度，且可防止因重疊偏差所產生電性缺陷。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10, 20:記憶體結構 100:基底 102:隔離結構 104:位元線結構 106, 122, 124a, 224a:接觸窗 107, 128:阻障層 108:導線 110, 140:介電結構 112, 114, 142, 144, 146, 148, 150:介電層 116:硬罩幕層 118, 120:罩幕層 124, 224:接觸窗材料層 126:金屬矽化物層 130, 132:間隙壁層 130a, 132a, 230, 232:間隙壁 134, 152, 234:開口 136:接觸窗結構 138:蝕刻終止層 154, 158:電極 156:絕緣層 160, 162:導體層 164:電容器結構 P1:上部 P2:下部 S1, S2:頂面 S3:第一底面 S4:第二底面 S5:連接面 W1~W7:寬度

圖1A至圖1I為本發明一實施例的記憶體結構的製造流程剖面圖。圖2A至圖2B為本發明另一實施例的記憶體結構的製造流程剖面圖。

10:記憶體結構

100:基底

102:隔離結構

104:位元線結構

106,122,124a:接觸窗

107,128:阻障層

108:導線

110,140:介電結構

112,114,146,150:介電層

116:硬罩幕層

118,120:罩幕層

126:金屬矽化物層

130a,132a:間隙壁

136:接觸窗結構

138:蝕刻終止層

154,158:電極

156:絕緣層

160,162:導體層

164:電容器結構

S1,S2:頂面

S3:第一底面

S4:第二底面

S5:連接面

Claims

一種記憶體結構，包括：基底；位元線結構，位在所述基底上；接觸窗結構，位在所述位元線結構一側的所述基底上；以及電容器結構，位在所述接觸窗結構上，且包括：第一電極，包括第一底面與第二底面，其中所述第一底面低於所述第二底面，且所述第一底面僅位在部分所述接觸窗結構上；第二電極，位在所述第一電極上；以及絕緣層，位在所述第一電極與所述第二電極之間。
如請求項1所述的記憶體結構，其中所述第一電極更包括：連接面，連接於所述第一底面與所述第二底面之間，其中由所述第一底面、所述連接面與所述第二底面所形成的形狀為階梯狀。
如請求項1所述的記憶體結構，其中所述第一底面連接於所述接觸窗結構的頂面。
如請求項1所述的記憶體結構，更包括：硬罩幕層，位在所述位元線結構上，其中所述硬罩幕層的頂面高於所述接觸窗結構的頂面，且所述第二底面連接於所述硬罩幕層的頂面。
如請求項1所述的記憶體結構，其中所述接觸窗結構包括：第一接觸窗，位在所述基底上；以及第二接觸窗，位在所述第一接觸窗上，其中所述第二接觸窗的上部的寬度大於所述第二接觸窗的下部的寬度。
如請求項1所述的記憶體結構，更包括：蝕刻終止層，位在所述接觸窗結構上，且暴露出所述接觸窗結構的部分頂面。
一種記憶體結構的製造方法，包括：在基底上形成位元線結構；在所述位元線結構一側的所述基底上形成接觸窗結構；以及在所述接觸窗結構上形成電容器結構，其中所述電容器結構包括：第一電極，以錯位方式位在所述接觸窗結構上，且包括第一底面與第二底面，其中所述第一底面低於所述第二底面，且所述第一底面位在所述接觸窗結構上；第二電極，位在所述第一電極上；以及絕緣層，位在所述第一電極與所述第二電極之間。
如請求項7所述的記憶體結構的製造方法，更包括：在所述位元線結構上形成硬罩幕層。
如請求項8所述的記憶體結構的製造方法，其中所述接觸窗結構包括：第一接觸窗，位在所述基底上；以及第二接觸窗，位在所述第一接觸窗上，其中所述第二接觸窗的形成方法包括：在所述第一接觸窗上形成接觸窗材料層；以及對接觸窗材料層進行蝕刻製程，而形成所述第二接觸窗，且在所述第二接觸窗上方形成第一開口，而使得所述硬罩幕層的頂面高於所述第二接觸窗的頂面。
如請求項9所述的記憶體結構的製造方法，其中所述第一電極的形成方法包括：形成填入所述第一開口的介電結構；在所述介電結構中形成暴露出部分所述第二接觸窗的第二開口；以及共形地在所述第二開口中形成所述第一電極。
如請求項10所述的記憶體結構的製造方法，其中所述介電結構包括：第一介電層，填入所述第一開口；以及第二介電層，位在所述第一介電層上，其中濕式蝕刻製程對所述第一介電層的蝕刻率大於所述濕式蝕刻製程對所述第二介電層的蝕刻率。
如請求項10所述的記憶體結構的製造方法，其中所述第一電極的形成方法更包括：在形成填入所述第一開口的所述介電結構之前，在所述第一開口的表面上形成蝕刻終止層；以及在形成填入所述第一開口的所述介電結構之後，移除部分所述蝕刻終止層，而使得所述第二開口暴露出部分所述第二接觸窗。