TWI803368B - 具有階梯狀位元線之記憶體元件的製造方法 - Google Patents

Abstract

本申請提供了一種具有階梯狀位元線(BL)之記憶體元件的製造方法，該製造方法包括：提供具有一第一表面的一半導體基板；設置位於該半導體基板的該第一表面上方的一第一介電層、位於該第一介電層上方的一導電層、及位於該導電層上方的一第二介電層；在該第二介電層上方設置一圖案化遮罩；去除該第二介電層、該導電層及該第一介電層從該圖案化遮罩露出的部分，以形成一第一溝槽；形成環繞該第一介電層、該導電層及該第二介電層的一間隙壁；在該第二介電層及該間隙壁上方設置一能量分解遮罩；用一電磁輻射照射該能量分解遮罩的一部分；去除該能量分解遮罩被該電磁輻射照射的該部分；以及去除該第二介電層從該能量分解遮罩露出的一部分

Description

具有階梯狀位元線之記憶體元件的製造方法

本申請案主張美國第17/729,250及17/730,065號專利申請案之優先權(即優先權日為「2022年4月26日」)，其內容以全文引用之方式併入本文中。

本揭露係有關於一種記憶體元件的製造方法，特別是關於一種具有階梯狀位元線(BL)的記憶體元件的製造方法。

對於許多現代化的應用來說，半導體元件是不可或缺的。隨著電子技術的進步，半導體元件的尺寸變得越來越小，同時提供了更多的功能且包含更多的積體電路。由於半導體元件的小型化，提供不同功能的各種類型和尺寸的半導體元件被集成並封裝於單一模組中。再者，實施了許多製造操作以集成各種類型的半導體元件。

然而，半導體元件的製造和集成涉及許多複雜的步驟和操作，半導體元件的製造和集成的複雜性增加可能會造成缺陷，例如內連線結構的錯位、橋接、短路等。因此，需要不斷地改進半導體元件的製造過程及結構。

上文之「先前技術」說明僅係提供背景技術，並未承認上 文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之「先前技術」的任一部分，不構成本揭露之先前技術。

本揭露的一方面提供一種記憶體元件，該記憶體元件包括：一半導體基板，包括一第一表面；以及一位元線，設置於該半導體基板的該第一表面上，其中該位元線包括一第一介電層、設置於該第一介電層上方的一導電層、設置於該導電層上方的一第二介電層、及環繞該第一介電層、該導電層及該第二介電層的一間隙壁，其中該第二介電層包括被該間隙壁環繞的一第一部分、及設置於該第一部分上方並從該間隙壁露出的一第二部分，且其中該第一部分的一第一寬度大致上大於該第二部分的一第二寬度。

在一些實施例中，該第一部分的該第一寬度與該第二介電層的一高度大致上一致。

在一些實施例中，該第二部分的該第二寬度與該第二介電層的一高度大致上一致。

在一些實施例中，該第一部分的一頂表面與該間隙壁的一頂表面大致上共平面。

在一些實施例中，該第一部分的一第一高度大致上大於或等於該第二部分的一第二高度。

在一些實施例中，該第一介電層及該第二介電層包括相同的材料。

在一些實施例中，該第一介電層及該第二介電層包括氮化 物。

在一些實施例中，該導電層包括鎢(W)。

在一些實施例中，該間隙壁包括氮化物及氧化物。

在一些實施例中，該間隙壁包括一第一層、一第二層及一第三層，其中該第二層設置於該第一層與該第三層之間。

在一些實施例中，該第一層接觸該第一介電層、該導電層及該第二介電層。

在一些實施例中，該第二層及該第三層與該第一介電層、該導電層及該第二介電層隔離。

在一些實施例中，該第一層及該第三層包括氮化物。

在一些實施例中，該第二層包括氧化物。

在一些實施例中，該第二介電層被該間隙壁局部地環繞。

在一些實施例中，該第一介電層及該導電層被該間隙壁完全地環繞。

本揭露的另一方面提供一種記憶體元件，該記憶體元件包括：一半導體基板，包括一第一表面；一第一位元線及一第二位元線，設置於該半導體基板的該第一表面上且彼此相鄰，其中該第一位元線及該第二位元線分別包括一第一介電層、設置於該第一介電層上方的一導電層、設置於該導電層上方的一第二介電層、及環繞該第一介電層、該導電層及該第二介電層的一間隙壁；以及一空隙，設置於該第一位元線與該第二位元線之間，其中該空隙具有一第一寬度及大致上不同於該第一寬度的一第二寬度。

在一些實施例中，該第一寬度大致上小於該第二寬度。

在一些實施例中，該第二寬度位於該第一寬度上方。

在一些實施例中，該空隙朝向該半導體基板的該第一表面逐漸變窄。

本揭露的另一方面提供一種記憶體元件的製造方法，該製造方法包括：提供具有一第一表面的一半導體基板；設置位於該半導體基板的該第一表面上方的一第一介電層、位於該第一介電層上方的一導電層、及位於該導電層上方的一第二介電層；在該第二介電層上方設置一圖案化遮罩；去除該第二介電層、該導電層及該第一介電層從該圖案化遮罩露出的部分，以形成一第一溝槽；形成環繞該第一介電層、該導電層及該第二介電層的一間隙壁；在該第二介電層及該間隙壁上方設置一能量分解遮罩；用一電磁輻射照射該能量分解遮罩的一部分；去除該能量分解遮罩被該電磁輻射照射的該部分；以及去除該第二介電層從該能量分解遮罩露出的一部分。

在一些實施例中，該方法更包括去除該間隙壁從該能量分解遮罩露出的一部分。

在一些實施例中，至少一部分的該第二介電層從該間隙壁露出。

在一些實施例中，分別或同時進行去除該第二介電層的該部分的步驟及去除該間隙壁的該部分的步驟。

在一些實施例中，該能量分解遮罩可熱分解、可光子分解或可電子束(e-beam)分解。

在一些實施例中，該能量分解遮罩包括具有一官能基或一雙鍵的一交聯化合物。

在一些實施例中，該能量分解遮罩包括聚合物、聚醯亞胺、樹脂或環氧樹脂。

在一些實施例中，該電磁輻射橫向地照射該能量分解遮罩的該部分。

在一些實施例中，該電磁輻射為紅外線(IR)、紫外線(UV)或電子束(e-beam)。

在一些實施例中，該第一溝槽朝向該半導體基板的該第一表面延伸，且與該第二介電層、該導電層及該第一介電層相鄰。

在一些實施例中，該能量分解遮罩被該電磁輻射照射的該部分位於該能量分解遮罩的外圍。

在一些實施例中，該能量分解遮罩被該電磁輻射照射的該部分接觸該間隙壁及該第二介電層。

在一些實施例中，在去除該能量分解遮罩被該電磁輻射照射的該部分之後該能量分解遮罩的一寬度大致上小於在形成該第一溝槽之後該第二介電層的一寬度。

在一些實施例中，在去除該第二介電層從該能量分解遮罩露出的該部分之後，該第二介電層包括一第一寬度及一第二寬度，該第二寬度位於該第一寬度上方且大致上小於該第一寬度。

在一些實施例中，方法，更包括在去除該第二介電層從該能量分解遮罩露出的該部分之後，去除該第二介電層上方的該能量分解遮罩。

綜上所述，由於位元線的第二介電層的一部分被去除以形成階梯狀輪廓，因此能夠增加相鄰兩位元線之間的距離或臨界尺寸，且能 夠防止相鄰兩位元線的橋接。更具體而言，由於位元線具有環繞位元線外圍的階梯狀輪廓，因此能夠更有效地在後續以導電或絕緣材料填充相鄰兩位元線之間的空隙。相鄰兩位元線之間的空隙能夠被完全填充而不會形成孔洞且同時形成最小化的空隙，因此改善了記憶體元件的性能及製造記憶體元件的製程。

上文已相當廣泛地概述本揭露之特徵及技術優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其他特徵和優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例作為修改或設計其他結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。

100:記憶體元件

101:半導體基板

101a:第一表面

101b:第二表面

102:位元線

102a:第一介電層

102b:導電層

102c:第二介電層

102d:間隙壁

102j:第一層

102j':第一層材料

102k:第二層

102k':第二層材料

102m:第三層

102m':第三層材料

102e:第一部分

102f:第二部分

102i:頂表面

102g:頂表面

102h:頂表面

102n:頂表面

102p:頂表面

102r:頂表面

102d':間隙壁材料

103:空隙

104:圖案化遮罩

104':光阻

105:第一溝槽

106:能量分解遮罩

106a:部分

106b:外圍

H1:第一高度

H2:第二高度

R:電磁輻射

W1:第一寬度

W2:第二寬度

W3:第三寬度

W4:第四寬度

W5:寬度

本揭露的實施方式可從下列的詳細描述並結合參閱附圖得到最佳的理解。需注意的是，根據在業界的標準實務做法，各種特徵不一定是依照比例繪製。事實上，為了便於清楚討論，各種特徵的尺寸可任意放大或縮小。

圖1是根據本揭露一些實施例的記憶體元件的剖面側視圖。

圖2是圖1中的記憶體元件的位元線的剖面放大側視圖。

圖3是流程圖，例示根據本揭露一些實施例的記憶體元件的製造方法。

圖4至26例示根據本揭露一些實施例在形成記憶體元件的中間階段的剖面圖。

以下揭露的內容提供許多不同的實施例或範例，用於實施所提供標的的不同特徵。構件和排列的具體範例描述如下以簡化本揭露，而這些當然僅為範例，並非意圖加以限制。在以下描述中，在第二特徵上方或上形成第一特徵可包含第一特徵和第二特徵被形成為直接接觸的這種實施例，也可包含在第一特徵和第二特徵之間形成額外的特徵使得第一特徵和第二特徵可不直接接觸的這種實施例。

另外，在本揭露的各種範例中可能會使用重複的參考符號及/或用字，重複的目的在於簡化與清楚說明，並非用以限定所討論的各種實施例及/或配置之間的關係。

再者，空間相對用語例如「在...之下」、「在...下方」、「下」、「在...上方」、「上」等，是用以方便描述一構件或特徵與其他構件或特徵在圖式中的相對關係。這些空間相對用語旨在涵蓋除了圖式中所示之方位以外，元件在使用或操作時的不同方位。裝置可被另外定位(例如旋轉90度或其他方位)，而本文所使用的空間相對敘述亦可相對應地進行解釋。

圖1是根據本揭露一些實施例的記憶體元件100的剖面側視圖。在一些實施例中，記憶體元件100包含排列成行及列的數個單位單元。

在一些實施例中，記憶體元件100包含一半導體基板101。在一些實施例中，半導體基板101包含半導體材料，例如矽、鍺、鎵、砷或其組合。在一些實施例中，半導體基板101包含半導體塊材。在一些實施例中，半導體基板101是一半導體晶圓(例如，矽晶圓)或絕緣體上半導 體(SOI)晶圓(例如，絕緣體上矽晶圓)。在一些實施例中，半導體基板101是一矽基板。在一些實施例中，半導體基板101包含輕摻雜單晶矽。在一些實施例中，半導體基板101是一p型基板。

在一些實施例中，半導體基板101包含一第一表面101a及與第一表面101a相對的一第二表面101b。在一些實施例中，第一表面101a是半導體基板101的正面，其中電子元件或構件後續會形成於第一表面101a上方並配置為電性連接至外部電路。在一些實施例中，第二表面101b是半導體基板101的背面，不存在電子元件或構件。

在一些實施例中，記憶體元件100包含設置於半導體基板101上的一位元線102。在一些實施例中，位元線102設置於半導體基板101的第一表面101a上並從第一表面101a延伸。在一些實施例中，位元線102配置為讀取記憶體元件100中的位元或允許電流對位元進行編程。在一些實施例中，位元線102垂直於半導體基板101的第一表面101a延伸。

在一些實施例中，位元線102包含一第一介電層102a、一導電層102b、一第二介電層102c及一間隙壁102d。在一些實施例中，第一介電層102a設置於半導體基板101的第一表面101a上。在一些實施例中，第一介電層102a被間隙壁102d完全地環繞。在一些實施例中，第二介電層102c包含介電材料，例如氮化物或類似的材料。在一些實施例中，第一介電層102a包含氮化矽。

在一些實施例中，導電層102b設置於第一介電層102a上方。在一些實施例中，導電層102b接觸第一介電層102a。在一些實施例中，導電層102b被間隙壁102d完全地環繞。在一些實施例中，導電層102b包含導電材料，例如鎢(W)或類似的材料。

在一些實施例中，第二介電層102c設置於導電層102b及第一介電層102a上方。在一些實施例中，第二介電層102c接觸導電層102b且藉由導電層102b與第一介電層102a分隔。在一些實施例中，第二介電層102c被間隙壁102d局部地環繞。

在一些實施例中，第二介電層102c包含介電材料，例如氮化物或類似的材料。在一些實施例中，第二介電層102c包括氮化矽。在一些實施例中，第一介電層102a及第二介電層102c包括相同的材料或不同的材料。

在一些實施例中，間隙壁102d環繞第一介電層102a、導電層102b及第二介電層102c。在一些實施例中，間隙壁102d包含介電材料，例如氧化物、氮化物或類似的材料。在一些實施例中，間隙壁102d包含氧化物及氮化物。在一些實施例中，間隙壁102d包含數層。在一些實施例中，間隙壁102d是氮化物-氧化物-氮化物(NON)結構。

圖2是位元線102的放大圖，繪示出具有數層的間隙壁102d。在一些實施例中，間隙壁102d包括一第一層102j、一第二層102k及一第三層102m。在一些實施例中，第二層102k設置於第一層102j與第三層102m之間。在一些實施例中，第一層102j接觸第二介電層102c、導電層102b及第一介電層102a。在一些實施例中，第一層102j包括氮化物或氧化物。在一些實施例中，第一層102j包括氮化物。

在一些實施例中，第二層102k接觸第一層102j及第三層102m。在一些實施例中，第二層102k與第一介電層102a、導電層102b及第二介電層102c隔離。在一些實施例中，第二層102k包含氮化物或氧化物。在一些實施例中，第二層102k包含氧化物。

在一些實施例中，第三層102m接觸第二層102k。在一些實施例中，第三層102m與第一介電層102a、導電層102b及第二介電層102c隔離。在一些實施例中，第三層102m包含氮化物或氧化物。在一些實施例中，第三層102m包含氮化物。

重新參照圖1，第二介電層102c具有階梯狀輪廓。在一些實施例中，第二介電層102c至少局部地從間隙壁102d露出。在一些實施例中，第二介電層102c包含一第一部分102e及設置於第一部分102e上方的一第二部分102f。在一些實施例中，第一部分102e被間隙壁102d環繞。在一些實施例中，第二部分102f從間隙壁102d露出。

在一些實施例中，第二部分102f從第一部分102e突出。在一些實施例中，第一部分102e的一第一寬度W1大致上不同於第二部分102f的一第二寬度W2。在一些實施例中，第一部分102e的第一寬度W1大致上大於第二部分102f的第二寬度W2。

在一些實施例中，第一部分102e具有一第一高度H1，且第二部分102f具有一第二高度H2。在一些實施例中，第一部分102e的第一高度H1大致上大於或等於第二部分102f的第二高度H2。在一些實施例中，第一部分102e的第一寬度W1在第二介電層102c的一底表面上方不同距離的位置處大致上為一致的。在一些實施例中，第一部分102e的第二寬度W2在第二介電層102c的一底表面上方不同距離的位置處大致上為一致的。在一些實施例中，第二部分102f的第二寬度W2在第二部分102f的一下表面上方不同距離的位置處大致上為一致的。

在一些實施例中，第一部分102e具有一頂表面102g，與間隙壁102d的一頂表面102i大致上共平面。在一些實施例中，第二部分102f 具有一頂表面102h，設置為高於第一部分102e的頂表面102g及間隙壁102d的頂表面102i。在一些實施例中，第二部分102f與間隙壁102d分離。

重新參照圖2，間隙壁102d的頂表面102i包含第一層102j的一頂表面102n、第二層102k的一頂表面102p及第三層102m的一頂表面102r。在一些實施例中，第一部分102e的頂表面102g與第一層102j的頂表面102n、第二層102k的頂表面102p及第三層102m的頂表面102r大致上共平面。在一些實施例中，第二部分102f的頂表面102h設置為高於第一層102j的頂表面102n、第二層102k的頂表面102p及第三層102m的頂表面102r。

重新參照圖1，一空隙103設置於相鄰的兩位元線102之間。在一些實施例中，半導體基板101的第一表面101a的至少一部分從空隙103露出。在一些實施例中，空隙103與第二介電層102c的第二部分102f相鄰，且與間隙壁102d相鄰。在一些實施例中，空隙103朝向半導體基板101的第一表面101a逐漸變窄。

在一些實施例中，空隙103具有一第三寬度W3及大致上不同於第三寬度W3的一第四寬度W4。在一些實施例中，空隙103的第四寬度W4的位置高於空隙103的第三寬度W3的位置。在一些實施例中，第三寬度W3大致上小於第四寬度W4。

位元線102的第二介電層102c的階梯狀輪廓使得相鄰兩位元線102之間的空隙103的第四寬度增加。如此一來，能夠防止相鄰兩位元線102的橋接，且能夠更有效地在後續以導電或絕緣材料填充相鄰兩位元線102之間的空隙103。空隙103可以被完全填充而不會形成孔洞且同時 形成最小化的空隙，因此提升了記憶體元件100的性能。

圖3是流程圖，例示根據本揭露一些實施例的記憶體元件100的製造方法S200，且圖4至26例示根據本揭露一些實施例在形成記憶體元件100的中間階段的剖面圖。

圖4至26所示之階段也示意性地例示在圖3的流程圖中。在下列的討論中，參考圖3所示之處理步驟討論圖4至26。方法S200包含多項操作，而其描述及說明並不視為對操作順序的限制。方法S200包含數個步驟(S201、S202、S203、S204、S205、S206、S207、S208及S209)。

參照圖4，根據圖3中的步驟S201提供一半導體基板101。在一些實施例中，半導體基板101包含半導體材料，例如矽、鍺、鎵、砷或其組合。在一些實施例中，半導體基板101是一矽基板。在一些實施例中，半導體基板101具有一第一表面101a及與第一表面101a相對的一第二表面101b。

參照圖5至7，根據圖3中的步驟S202設置一第一介電層102a、一導電層102b及一第二介電層102c。在一些實施例中，如圖5所示，第一介電層102a設置於半導體基板101的第一表面101a上方。在一些實施例中，藉由沉積、化學氣相沉積(CVD)或任何其他適合的製程設置第一介電層102a。在一些實施例中，第二介電層102c包含介電材料，例如氮化物或類似的材料。在一些實施例中，第一介電層102a包含氮化矽。

在一些實施例中，如圖6所示，導電層102b設置於第一介電層102a上方。在一些實施例中，藉由沉積、化學氣相沉積(CVD)或任何其他適合的製程設置導電層102b。在一些實施例中，導電層102b包含導 電材料，例如鎢(W)或類似的材料。

在一些實施例中，如圖7所示，第二介電層102c設置於導電層102b上方。在一些實施例中，藉由沉積、化學氣相沉積(CVD)或任何其他適合的製程設置第二介電層102c。在一些實施例中，第二介電層102c包含介電材料，例如氮化物或類似的材料。在一些實施例中，第二介電層102c包括氮化矽。在一些實施例中，第一介電層102a及第二介電層102c包括相同的材料。

參照圖8及9，根據圖3中的步驟S203在第二介電層102c上方設置一圖案化遮罩104。在一些實施例中，圖案化遮罩104的設置包含在第二介電層102c上方設置一光阻104'，如圖8所示，然後去除一些部分的光阻104'，以形成如圖9所示的圖案化遮罩104。

在一些實施例中，藉由旋轉塗佈或任何其他適合的製程設置光阻104'。在一些實施例中，藉由蝕刻或任何其他適合的製程去除光阻104'的一些部分。在一些實施例中，如圖9所示，在形成圖案化遮罩104之後，第二介電層102c的至少一部分從圖案化遮罩104露出。

參照圖10至12，根據圖3中的步驟S204去除從圖案化遮罩104露出的第一介電層102a、導電層102b及第二介電層102c的一部分，以形成一第一溝槽105。在一些實施例中，第一溝槽105朝向半導體基板101的第一表面101a延伸，且與第二介電層102c、導電層102b及第一介電層102a相鄰。

在一些實施例中，溝槽105的形成包含去除第二介電層102c的一部分如圖10所示，去除導電層102b的一部分如圖11所示，並去除第一介電層102a的一部分如圖12所示。

在一些實施例中，去除第二介電層102c的一部分、去除導電層102b的一部分及去除第一介電層102a的一部分包括蝕刻或任何其他適合的製程。在一些實施例中，在形成第一溝槽105之後露出半導體基板101的第一表面101a的至少一部分，如圖12所示。在一些實施例中，如圖13所示，在形成第一溝槽105之後，藉由蝕刻、剝離或任何其他適合的製程去除圖案化遮罩104。

參照圖14及15，根據步驟S205形成環繞第一介電層102a、導電層102b及第二介電層102c的一間隙壁102d。在一些實施例中，藉由將一間隙壁材料102d'設置於半導體基板101及第二介電層102c上方且順應於第一溝槽105以形成間隙壁102d，如圖14所示，然後去除位於半導體基板101上方及第二介電層102c上方的間隙壁材料102d'的一些部分，如圖15所示。

在一些實施例中，間隙壁材料102d'包含氮化物及氧化物。在一些實施例中，藉由沉積、化學氣相沉積(CVD)或任何其他適合的製程設置間隙壁材料102d'。在一些實施例中，藉由蝕刻或任何其他適合的製程去除設置於半導體基板101及第二介電層102c上方的間隙壁材料102d'的一些部分。在一些實施例中，在形成間隙壁102d之後露出半導體基板101的第一表面101a的至少一部分及第二介電層102c的至少一部分，如圖15所示。

在一些實施例中，間隙壁102d的形成包含形成一第一層102j如圖16及17所示，形成一第二層102k如圖18和19所示，並形成一第三層102m如圖20和21所示。在一些實施例中，第一層102j的形成是藉由將一第一層材料102j'設置於半導體基板101上方且順應於第一溝槽105， 如圖16所示，然後去除半導體基板101上方及第二介電層102c上方的第一層材料102j'的一些部分以形成第一層102j，如圖17所示。

在一些實施例中，第二層102k的形成是藉由將一第二層材料102k'設置於半導體基板101上方且順應於第一層102j，如圖18所示，然後去除半導體基板101上方及第二介電層102c上方的第二層材料102k'的一些部分以形成第二層102k，如圖19所示。

在一些實施例中，第三層102m的形成是藉由將一第三層材料102m'設置於半導體基板101上方且順應於第二層102k，如圖20所示，然後去除半導體基板101上方及第二介電層102c上方的第三層材料102m'的一些部分以形成第三層102m，如圖21所示。在一些實施例中，形成包含第一層102j、第二層102k及第三層102m的間隙壁102d，如圖21所示。在一些實施例中，第一層102j及第三層102m包含氮化物，而第二層102k包含氧化物。

參照圖22，根據圖3中的步驟S206在第二介電層102c及間隙壁102d上設置一能量分解遮罩106。在一些實施例中，藉由沉積、CVD或任何其他適合的製程設置能量分解遮罩106。在一些實施例中，能量分解遮罩106為可熱分解、可光子分解、可電子束(e-beam)分解等。在一些實施例中，能量分解遮罩106能夠被任何適合種類的能量所分解，例如熱、紅外線(IR)、紫外線(UV)、電子束或類似的能量。在一些實施例中，能量分解遮罩106包含具有官能基或雙鍵的交聯化合物。在一些實施例中，能量分解遮罩106包含聚合物、聚醯亞胺、樹脂、環氧樹脂或類似的材料。

參照圖23，根據圖3中的步驟S207用電磁輻射R照射能量 分解遮罩106的一部分106a。在一些實施例中，能量分解遮罩106被電磁輻射R照射的部分106a位於能量分解遮罩106的外圍106b。在一些實施例中，能量分解遮罩106被電磁輻射照射的部分106a接觸間隙壁102d及第二介電層102c。

在一些實施例中，電磁輻射R照射能量分解遮罩106的外圍106b，以對能量分解遮罩106的部分106a進行處理。結果，能量分解遮罩106的部分106a變得容易去除。在一些實施例中，電磁輻射R橫向地照射能量分解遮罩106的部分106a。在一些實施例中，電磁輻射R為紅外線(IR)、紫外線(UV)、電子束(e-beam)或類似的輻射線。

參照圖24，根據圖3中的步驟S208去除能量分解遮罩106被電磁輻射R照射的部分106a。在一些實施例中，藉由蝕刻或任何其他適合的製程去除能量分解遮罩106的部分106a。在去除能量分解遮罩106的部分106a之後，至少部分的第二介電層102c及間隙壁102d從能量分解遮罩106露出。在一些實施例中，在去除能量分解遮罩106被電磁輻射R照射的部分106a之後的能量分解遮罩106的一寬度W5大致上小於在形成第一溝槽105之後的第二介電層102c的第一寬度W1。

參照圖25，根據圖3中的步驟S209去除第二介電層102c從能量分解遮罩106露出的一部分。在一些實施例中，藉由蝕刻或任何其他適合的製程去除第二介電層102c從能量分解遮罩106露出的一部分。在去除第二介電層102c從能量分解遮罩106露出的部分之後，第二介電層102c包含具有一第一寬度W1的一部分及高於具有第一寬度W1的部分且具有一第二寬度W2的一部分，其中第二寬度W2大致上小於第一寬度W1。在一些實施例中，形成了包含一第一部分102e及位於第一部分102e上方的一 第二部分102f之第二介電層102c。

在一些實施例中，去除間隙壁102d從能量分解遮罩106露出的一部分，如圖25所示。在一些實施例中，藉由蝕刻或任何其他適合的製程去除間隙壁102d從能量分解遮罩106露出的一部分。在去除從能量分解遮罩106露出的間隙壁102d的一部分之後，第二介電層102c的第二部分102f從間隙壁102d露出。在一些實施例中，分別或同時進行去除第二介電層102c從能量分解遮罩106露出的一部分的步驟及去除間隙壁102d從能量分解遮罩106露出的一部分的步驟。

在去除第二介電層102c從能量分解遮罩106露出的一部分及去除間隙壁102d從能量分解遮罩106露出的一部分之後，形成一位元線102且在相鄰兩位元線102之間形成一空隙103。在一些實施例中，空隙103的一較低部分具有一第三寬度W3，且空隙103的一較高部分具有大致上大於第三寬度W3的一第四寬度W4。

在一些實施例中，在形成空隙103之後，去除第二介電層102c上方的能量分解遮罩106，如圖26所示。在一些實施例中，藉由蝕刻或任何其他適合的製程去除能量分解遮罩106。在一些實施例中，形成了圖1的記憶體元件100，如圖26所示。

本揭露的一方面提供一種記憶體元件，該記憶體元件包括：一半導體基板，包括一第一表面；以及一位元線，設置於該半導體基板的該第一表面上，其中該位元線包括一第一介電層、設置於該第一介電層上方的一導電層、設置於該導電層上方的一第二介電層、及環繞該第一介電層、該導電層及該第二介電層的一間隙壁，其中該第二介電層包括被該間隙壁環繞的一第一部分、及設置於該第一部分上方並從該間隙壁露出 的一第二部分，且其中該第一部分的一第一寬度大致上大於該第二部分的一第二寬度。

本揭露的另一方面提供一種記憶體元件，該記憶體元件包括：一半導體基板，包括一第一表面；一第一位元線及一第二位元線，設置於該半導體基板的該第一表面上且彼此相鄰，其中該第一位元線及該第二位元線分別包括一第一介電層、設置於該第一介電層上方的一導電層、設置於該導電層上方的一第二介電層、及環繞該第一介電層、該導電層及該第二介電層的一間隙壁；以及一空隙，設置於該第一位元線與該第二位元線之間，其中該空隙具有一第一寬度及大致上不同於該第一寬度的一第二寬度。

本揭露的另一方面提供一種記憶體元件的製造方法，該方法包括：提供具有一第一表面的一半導體基板；設置位於該半導體基板的該第一表面上方的一第一介電層、位於該第一介電層上方的一導電層、及位於該導電層上方的一第二介電層；在該第二介電層上方設置一圖案化遮罩；去除該第二介電層、該導電層及該第一介電層從該圖案化遮罩露出的部分，以形成一第一溝槽；形成環繞該第一介電層、該導電層及該第二介電層的一間隙壁；在該第二介電層及該間隙壁上方設置一能量分解遮罩；用一電磁輻射照射該能量分解遮罩的一部分；去除該能量分解遮罩被該電磁輻射照射的該部分；以及去除該第二介電層從該能量分解遮罩露出的一部分。

綜上所述，由於位元線的第二介電層的一部分被去除以形成階梯狀輪廓，因此能夠增加相鄰兩位元線之間的距離或臨界尺寸，且能夠防止相鄰兩位元線的橋接。更具體而言，由於位元線具有環繞位元線外 圍的階梯狀輪廓，因此能夠更有效地在後續以導電或絕緣材料填充相鄰兩位元線之間的空隙。相鄰兩位元線之間的空隙能夠被完全填充而不會形成孔洞且同時形成最小化的空隙，因此改善了記憶體元件的性能及製造記憶體元件的製程。

雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，上述討論的許多製程可用不同的方法實施且以其他製程或其組合加以替代。

再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。所屬技術領域中具有通常知識者可自本揭露的揭示內容理解，可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。

100:記憶體元件

101:半導體基板

101a:第一表面

101b:第二表面

102:位元線

102a:第一介電層

102b:導電層

102c:第二介電層

102d:間隙壁

102e:第一部分

102f:第二部分

102i:頂表面

102g:頂表面

102h:頂表面

103:空隙

H1:第一高度

H2:第二高度

W1:第一寬度

W2:第二寬度

W3:第三寬度

W4:第四寬度

Claims (15)

1. 一種記憶體元件的製造方法，包括：提供具有一第一表面的一半導體基板；設置位於該半導體基板的該第一表面上方的一第一介電層、位於該第一介電層上方的一導電層、及位於該導電層上方的一第二介電層；在該第二介電層上方設置一圖案化遮罩；去除該第二介電層、該導電層及該第一介電層從該圖案化遮罩露出的部分，以形成一第一溝槽；形成環繞該第一介電層、該導電層及該第二介電層的一間隙壁；在該第二介電層及該間隙壁上方設置一能量分解遮罩；用一電磁輻射照射該能量分解遮罩的一部分；去除該能量分解遮罩被該電磁輻射照射的該部分；以及去除該第二介電層從該能量分解遮罩露出的一部分。
2. 如請求項1所述之製造方法，更包括：去除該間隙壁從該能量分解遮罩露出的一部分。
3. 如請求項2所述之製造方法，其中至少一部分的該第二介電層從該間隙壁露出。
4. 如請求項2所述之製造方法，其中分別或同時進行去除該第二介電層的該部分的步驟及去除該間隙壁的該部分的步驟。
5. 如請求項1所述之製造方法，其中該能量分解遮罩可熱分解、可光子分解或可電子束(e-beam)分解。
6. 如請求項1所述之製造方法，其中該能量分解遮罩包括具有一官能基或一雙鍵的一交聯化合物。
7. 如請求項1所述之製造方法，其中該能量分解遮罩包括聚合物、聚醯亞胺、樹脂或環氧樹脂。
8. 如請求項1所述之製造方法，其中該電磁輻射橫向地照射該能量分解遮罩的該部分。
9. 如請求項1所述之製造方法，其中該電磁輻射為紅外線(IR)、紫外線(UV)或電子束(e-beam)。
10. 如請求項1所述之製造方法，其中該第一溝槽朝向該半導體基板的該第一表面延伸，且與該第二介電層、該導電層及該第一介電層相鄰。
11. 如請求項1所述之製造方法，其中該能量分解遮罩被該電磁輻射照射的該部分位於該能量分解遮罩的外圍。
12. 如請求項1所述之製造方法，其中該能量分解遮罩被該電磁輻射照射 的該部分接觸該間隙壁及該第二介電層。
13. 如請求項1所述之製造方法，其中在去除該能量分解遮罩被該電磁輻射照射的該部分之後該能量分解遮罩的一寬度大致上小於在形成該第一溝槽之後該第二介電層的一寬度。
14. 如請求項1所述之製造方法，其中在去除該第二介電層從該能量分解遮罩露出的該部分之後，該第二介電層包括一第一寬度及一第二寬度，該第二寬度位於該第一寬度上方且大致上小於該第一寬度。
15. 如請求項1所述之製造方法，更包括在去除該第二介電層從該能量分解遮罩露出的該部分之後，去除該第二介電層上方的該能量分解遮罩。

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