KR20140119524A - 반도체 소자 및 반도체 모듈 - Google Patents

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Abstract

반도체 소자 및 이를 채택하는 전자 장치를 제공한다. 이 반도체 소자는 반도체 기판의 활성 영역 내에 배치된 제1 소스/드레인 영역 및 제2 소스/드레인 영역을 포함한다. 상기 활성 영역을 가로지는 게이트 구조체가 배치된다. 상기 게이트 구조체는 상기 제1 및 제2 소스/드레인 영역들 사이에 배치된다. 상기 게이트 구조체는 제1 부분 및 제1 부분 상의 제2 부분을 가지며, 상기 활성 영역의 상부면 보다 낮은 레벨에 배치된 게이트 전극; 상기 게이트 전극 상의 절연성 캐핑 패턴; 상기 게이트 전극과 상기 활성 영역 사이의 게이트 유전체; 및 상기 게이트 전극의 상기 제2 부분과 상기 활성 영역 사이의 빈 공간을 포함한다.

Description

반도체 소자 및 반도체 모듈{Semiconductor device and semiconductor module}
본 발명의 기술적 사상은 반도체 소자, 반도체 소자의 제조방법, 이들을 채택하는 반도체 모듈 및 전자 시스템에 관한 것이다.
반도체 소자가 고집적화됨에 따라, 3차원 트랜지스터에서 게이트 유도 드레인 누설전류(GIDL) 특성이 반도체 소자의 성능에 큰 영향을 미치고 있다.
본 발명의 기술적 사상이 해결하려는 과제는 트랜지스터의 누설전류를 감소시킬 수 있는 반도체 소자의 구조를 제공하는데 있다.
본 발명의 기술적 사상이 해결하려는 과제는 디램의 리프레쉬 특성을 개선할 수 있는 반도체 소자의 구조를 제공하는데 있다.
본 발명의 기술적 사상이 해결하려는 과제는 상기 반도체 소자들의 제조방법들을 제공하는데 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 상기 반도체 소자들을 갖는 전자 장치 및 전자 시스템을 제공하는데 있다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 양태에 따른 반도체 소자를 제공한다. 이 반도체 소자는 반도체 기판의 활성 영역 내에 배치된 제1 소스/드레인 영역 및 제2 소스/드레인 영역을 포함한다. 상기 활성 영역을 가로지는 게이트 구조체가 배치된다. 상기 게이트 구조체는 상기 제1 및 제2 소스/드레인 영역들 사이에 배치된다. 상기 게이트 구조체는 제1 부분 및 제1 부분 상의 제2 부분을 가지며, 상기 활성 영역의 상부면 보다 낮은 레벨에 배치된 게이트 전극; 상기 게이트 전극 상의 절연성 캐핑 패턴; 상기 게이트 전극과 상기 활성 영역 사이의 게이트 유전체; 및 상기 게이트 전극의 상기 제2 부분과 상기 활성 영역 사이의 빈 공간을 포함한다.
몇몇 실시예들에서, 상기 빈 공간은 상기 게이트 전극의 상기 제2 부분과 상기 게이트 유전체 사이에 배치될 수 있다.
다른 실시예에서, 상기 빈 공간은 상기 제1 및 제2 소스/드레인 영역들과 마주볼 수 있다.
또 다른 실시예에서, 상기 빈 공간은 상기 게이트 유전체 보다 작은 폭을 가질 수 있다.
또 다른 실시예에서, 상기 게이트 전극의 상기 제2 부분과 상기 활성 영역 사이의 이격 거리는 상기 게이트 전극의 상기 제1 부분과 상기 활성 영역 사이의 이격 거리보다 클 수 있다.
또 다른 실시예에서, 상기 게이트 전극의 상기 제2 부분은 상기 게이트 전극의 상기 제1 부분 보다 작은 폭을 가질 수 있다.
또 다른 실시예에서, 상기 게이트 전극은 하부 게이트 도전성 패턴 및 상부 게이트 도전성 패턴을 포함할 수 있다. 상기 하부 게이트 도전성 패턴은 상기 상부 게이트 도전성 패턴의 상부면 보다 낮은 레벨에 위치하며 상기 상부 게이트 도전성 패턴과 상기 게이트 유전체 사이에 개재될 수 있다.
상기 빈 공간은 상기 하부 게이트 도전성 패턴과 상기 절연성 캐핑 패턴 사이에 개재되면서 상기 상부 게이트 도전성 패턴과 상기 게이트 유전체 사이에 개재될 수 있다.
상기 하부 게이트 도전 패턴은 상기 게이트 유전체와 실질적으로 동일한 두께를 가질 수 있다.
상기 하부 게이트 도전성 패턴과 상기 상부 게이트 도전성 패턴 사이의 중간 게이트 도전성 패턴을 더 포함할 수 있다.
본 발명의 기술적 사상의 다른 양태에 따른 반도체 소자를 제공한다. 이 반도체 소자는 반도체 기판 내의 활성 영역을 가로지르는 게이트 트렌치를 포함한다. 상기 게이트 트렌치 내에 게이트 전극이 배치된다. 상기 게이트 전극은 상기 활성 영역의 상부면 보다 낮은 레벨에 위치한다. 상기 게이트 전극 상에 절연성 캐핑 패턴이 배치된다. 상기 게이트 전극과 상기 활성 영역 사이 및 상기 절연성 캐핑 패턴과 상기 활성 영역 사이에 게이트 유전체가 배치된다. 상기 게이트 전극, 상기 절연성 캐핑 패턴 및 상기 게이트 유전체 사이에 빈 공간이 배치된다.
몇몇 실시예들에서, 상기 게이트 전극은 하부 게이트 도전성 패턴 및 상부 게이트 도전성 패턴을 포함할 수 있다. 상기 하부 게이트 도전성 패턴은 상기 상부 게이트 도전성 패턴의 상부면 보다 낮은 레벨에 위치하면서 상기 상부 게이트 도전성 패턴과 상기 게이트 유전체 사이에 개재될 수 있다.
상기 빈 공간은 상기 하부 게이트 도전성 패턴, 상기 상부 게이트 도전성 패턴, 상기 절연성 캐핑 패턴 및 상기 게이트 유전체 사이에 배치될 수 있다.
다른 실시예에서, 상기 빈 공간은 상기 게이트 유전체와 상기 게이트 전극 사이에 개재된 제1 부분 및 상기 게이트 유전체와 상기 절연성 캐핑 패턴 사이에 개재된 제2 부분을 포함할 수 있다.
상기 게이트 전극은 제1 부분 및 상기 제1 부분 상의 제2 부분을 갖고, 상기 빈 공간의 상기 제1 부분은 상기 게이트 전극의 상기 제2 부분과 상기 게이트 유전체 사이에 개재될 수 있다.
본 발명의 기술적 사상의 또 다른 양태에 따른 반도체 소자를 제공한다. 이 반도체 소자는 반도체 기판 내에 형성되며 활성 영역을 한정하는 트렌치 소자분리 막을 포함할 수 있다. 상기 활성 영역 내의 제1 게이트 트렌치 및 상기 트렌치 소자분리 막 내의 제2 게이트 트렌치가 배치된다. 상기 제1 게이트 트렌치 양 옆의 상기 활성 영역 내에 형성된 제1 소스/드레인 영역 및 제2 소스/드레인 영역이 배치된다. 상기 제1 게이트 트렌치 내의 제1 게이트 구조체 및 상기 제2 게이트 트렌치 내의 제2 게이트 구조체가 배치된다. 상기 제1 게이트 구조체는 제1 게이트 전극; 상기 제1 게이트 전극 상의 제1 절연성 캐핑 패턴; 상기 제1 게이트 전극과 상기 활성 영역 사이, 및 상기 제1 절연성 캐핑 패턴과 상기 활성 영역 사이의 게이트 유전체; 및 상기 제1 소스/드레인 영역과 상기 제1 게이트 전극 사이의 제1 빈 공간을 포함한다. 상기 제2 게이트 구조체는 제2 게이트 전극, 제2 절연성 캐핑 패턴 및 제2 빈 공간을 포함한다.
몇몇 실시예들에서, 상기 제2 절연성 캐핑 패턴은 상기 제2 게이트 전극 상에 배치될 수 있고, 상기 제2 빈 공간은 상기 제2 게이트 전극의 상부 측면과 상기 트렌지 소자분리 막 사이에 배치될 수 있다.
다른 실시예에서, 상기 제1 게이트 전극은 제1 하부 게이트 도전성 패턴 및 제1 상부 게이트 도전성 패턴을 포함할 수 있고, 상기 제2 게이트 전극은 제2 하부 게이트 도전성 패턴 및 제2 상부 게이트 도전성 패턴을 포함할 수 있다.
상기 제1 하부 게이트 도전성 패턴은 상기 제1 상부 게이트 도전성 패턴의 상부면 보다 낮은 레벨에 위치하면서 상기 제1 상부 게이트 도전성 패턴과 상기 게이트 유전체 사이에 배치될 수 있고, 상기 제2 하부 게이트 도전성 패턴은 상기 제2 상부 게이트 도전성 패턴의 상부면 보다 낮은 레벨에 위치하면서 상기 제2 상부 게이트 도전성 패턴과 상기 트렌치 소자분리 막 사이에 배치될 수 있다.
상기 제1 빈 공간은 상기 제1 하부 게이트 도전성 패턴과 상기 제1 절연성 캐핑 패턴 사이, 및 상기 제1 상부 게이트 도전성 패턴과 상기 게이트 유전체 사이에 개재될 수 있다.
상기 제2 빈 공간은 상기 제2 하부 게이트 도전성 패턴과 상기 제2 절연성 캐핑 패턴 사이, 및 상기 제2 상부 게이트 도전성 패턴과 상기 트렌치 소자분리 막 사이에 개재될 수 있다.
또 다른 실시예에서, 상기 제1 소스/드레인 영역은 상기 제1 게이트 구조체와 상기 제2 게이트 구조체 사이, 및 상기 제1 절연성 캐핑 패턴과 상기 제2 절연성 캐핑 패턴 사이에 배치될 수 있다.
상기 제1 빈 공간은 상기 제1 게이트 전극과 상기 제1 소스/드레인 영역 사이에 배치되고, 상기 제2 빈 공간은 상기 제2 게이트 전극과 상기 제1 소스/드레인 영역 사이에 배치될 수 있다.
상기 제1 소스/드레인 영역과 전기적으로 연결된 정보 저장 요소; 및 상기 제2 소스/드레인 영역과 전기적으로 연결된 비트라인 구조체를 더 포함할 수 있다.
본 발명의 기술적 사상의 또 다른 양태에 따른 반도체 모듈을 제공한다. 이 반도체 소자는 모듈 기판 상에 배치된 반도체 소자를 포한다. 상기 반도체 소자는 반도체 기판 내에 형성되며 활성 영역을 한정하는 트렌치 소자분리 막; 상기 활성 영역 내의 제1 소스/드레인 영역 및 제2 소스/드레인 영역; 상기 제1 및 제2 소스/드레인 영역들 사이의 상기 활성 영역 내에 배치된 제1 게이트 구조체; 상기 트렌치 소자분리 막 내에 배치된 제2 게이트 구조체; 상기 제1 소스/드레인 영역과 전기적으로 연결된 정보 저장 요소; 및 상기 제2 소스/드레인 영역과 전기적으로 연결된 비트라인 구조체를 포함한다. 상기 제1 게이트 구조체는 제1 게이트 전극; 상기 제1 게이트 전극 상의 제1 절연성 캐핑 패턴; 상기 제1 게이트 전극과 상기 활성 영역 사이의 게이트 유전체; 및 상기 제1 게이트 전극과 상기 게이트 유전체 사이에 개재된 제1 빈 공간을 포함한다. 상기 제2 게이트 구조체는 제2 게이트 전극; 상기 제2 게이트 전극 상의 제2 절연성 캐핑 패턴; 및 상기 제2 게이트 전극과 상기 트렌치 소자분리 막 사이에 개재된 제2 빈 공간을 포함한다.
몇몇 실시예들에서, 상기 제1 소스/드레인 영역은 상기 제1 빈 공간과 상기 제2 빈 공간 사이에 배치될 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 기술적 사상의 실시 예들에 따르면, 트랜지스터의 게이트 유도 드레인 누설전류(Gate Induced Drain Leakag; GIDL) 발생을 억제할 수 있는 게이트 구조체를 포함하는 반도체 소자를 제공할 수 있다. 상기 게이트 구조체를 디램의 셀 트랜지스터에 채택함으로써, 디램의 리프레쉬 특성을 개선할 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 나타낸 평면도이다.
도 2a는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 나타낸 단면도이다.
도 2b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 일 변형 예를 나타낸 단면도이다.
도 3은 도 2a에서 "A1"으로 표시된 부분을 확대한 부분 확대도이다.
도 4a 및 도 4b는 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자의 또 다른 변형 예를 나타낸 도면들이다.
도 5는 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자의 또 다른 변형 예를 나타낸 도면이다.
도 6a 및 도 6b는 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자의 또 다른 변형 예를 나타낸 도면들이다.
도 7은 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자의 또 다른 변형 예를 나타낸 도면이다.
도 8은 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 흐름도이다.
도 9a 내지 도 9g는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법을 나타낸 단면도들이다.
도 10a 내지 도 10c는 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자의 제조 방법을 나타낸 단면도들이다.
도 11a 내지 도 11e는 본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 소자의 제조 방법을 나타낸 단면도들이다.
도 12a 내지 도 12c는 본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 소자의 제조 방법을 나타낸 단면도들이다.
도 13은 본 발명의 실시예들에 따른 반도체 소자의 예(example)를 나타낸 다이어 그램이다.
도 14 및 도 15는 본 발명의 기술적 사상의 실시예에 따른 반도체 소자를 포함하는 반도체 모듈들을 개념적으로 도시한 도면들이다.
도 16은 본 발명의 기술적 사상의 실시예에 따른 반도체 소자를 포함하는 전자 시스템을 개념적으로 도시한 블록도이다.
도 17은 본 발명의 기술적 사상의 실시예에 따른 반도체 소자를 포함하는 다른 전자 시스템을 개략적으로 도시한 블록도이다.
도 18은 본 발명의 기술적 사상의 실시예에 따른 반도체 소자를 포함하는 모바일 무선 폰을 개략적으로 도시한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 기술적 사상의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
명세서 전체에 걸쳐서, "빈 공간" 이라는 용어는 고체 물질로 채워지지 않은 공간을 의미할 수 있다. "빈 공간" 이라는 용어는 절대적으로 아무것도 없는 공간을 의미하는 것이 아니라, 고체 물질로 채워지지 않은 공간을 의미할 수 있다. 예들 들어, 고체 물질 막 또는 고체 물질 패턴에 의해 기체(gas) 또는 공기(air)가 고립되어 있는 공간을 "빈 공간"으로 이해할 수 있다.
상단, 하단, 상면, 하면, 또는 상부, 하부 등의 용어는 구성요소에 있어 상대적인 위치를 구별하기 위해 사용되는 것이다. 예를 들어, 편의상 도면상의 위쪽을 상부, 도면상의 아래쪽을 하부로 명명하는 경우, 실제에 있어서는 본 발명의 권리 범위를 벗어나지 않으면서 상부는 하부로 명명될 수 있고, 하부는 상부로 명명될 수 있다.
또한, "상부", "중간" 및 "하부" 등과 같은 용어는 구성요소들 사이에 있어서 상대적인 위치를 구별하기 위해 사용되는 것으로써, 이들 용어들에 의하여 본 발명의 기술적 사상이 한정되는 것은 아니다. 따라서, 이들 "상부", "중간" 및 "하부" 등과 같은 용어는 다른 용어, 예를 들어 "제1", "제2" 및 "제3" 등의 용어로 대체되어 명세서의 구성요소들을 설명하기 위하여 사용될 수도 있다.
"제1", "제2" 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 "제1 구성요소"는 "제2 구성요소"로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명의 기술적 사상을 한정하려는 의도가 아니다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 기술적 사상이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자를 나타낸 평면도이고, 도 2a는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 설명하기 위하여, 도 1의 I-I' 선을 따라 취해진 영역을 나타낸 단면도이다. 도 3은 도 2a에서 "A1"으로 표시된 부분을 확대한 부분 확대도이다.
우선, 도 1, 도 2a 및 도 3을 참조하여 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 설명하기로 한다.
도 1, 도 2a 및 도 3을 참조하면, 반도체 기판(3)이 제공될 수 있다. 상기 반도체 기판(3)에 복수의 활성 영역들(10)을 한정하는 트렌치 소자분리 막(9)이 배치될 수 있다. 상기 트렌치 소자분리 막(9)은 상기 반도체 기판(3) 내의 필드 트렌치(6)를 채우는 절연성 물질 막을 포함할 수 있다.
상기 활성 영역들(10) 내에 소스/드레인 영역들(12)이 배치될 수 있다. 상기 소스/드레인 영역들(12)은 비대칭 구조의 제1 소스/드레인 영역(12a) 및 제2 소스/드레인 영역(12b)을 포함할 수 있다. 예를 들어, 상기 제1 소스/드레인 영역(12a)은 상기 제2 소스/드레인 영역(12b)에 비하여 얕은 접합 구조(shallow junction structure)일 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 도 2b에 도시된 바와 같이, 소스/드레인 영역들(12)은 대칭 구조의 제1 소스/드레인 영역(12a) 및 제2 소스/드레인 영역(12b')을 포함할 수도 있다.
상기 활성 영역들(10)을 가로지르며 상기 트렌치 소자분리 막(9) 내로 연장된 게이트 트렌치들(18)이 배치될 수 있다. 상기 게이트 트렌치들(18) 내에 게이트 구조체들(69)이 배치될 수 있다. 상기 게이트 구조체들(69)은 상기 소스/드레인 영역들(12) 사이의 상기 활성 영역들(10) 내에 배치되면서 상기 트렌치 소자분리 막(9) 내로 연장될 수 있다. 상기 게이트 구조체들(69)은 상기 활성 영역들(10) 내에 배치된 부분의 바닥면 보다 상기 트렌치 소자분리 막(9) 내에 배치된 부분의 바닥면이 낮은 레벨에 위치할 수 있다.
상기 게이트 구조체들(69)의 각각은 게이트 유전체(21), 게이트 전극(42), 절연성 캐핑 패턴(62) 및 빈 공간(48)을 포함할 수 있다. 상기 게이트 전극(42)은 상기 게이트 트렌치(18) 내에 배치되며 상기 활성 영역들(10)의 상부면들 보다 낮은 레벨에 위치할 수 있다. 상기 절연성 캐핑 패턴(62)은 상기 게이트 전극(42)상에 배치될 수 있다. 상기 게이트 유전체(21)는 상기 활성 영역(10)과 상기 게이트 전극(42) 사이, 및 상기 활성 영역(10)과 상기 절연성 캐핑 패턴(62) 사이에 배치될 수 있다. 상기 빈 공간(48)은 상기 게이트 전극(42)의 상부 측면 상에 배치될 수 있다. 상기 빈 공간(48)은 상기 게이트 전극(42)의 상부 측면과 상기 게이트 트렌치(18)의 측벽 사이에 배치될 수 있다.
실시예 들에서, "상기 빈 공간(48)" 이라는 구성요소는 고체 물질로 이루어진 구성요소들에 의해 둘러싸이면서 고체 물질로 채워지지 않은 공간을 의미할 수 있다. 예를 들어, 상기 빈 공간(48)은 고체 물질로 채워지지 않는 대신에 기체(gas) 또는 공기(air)로 채워져 있을 수 있다. 예를 들어, 상기 빈 공간(48)은 상기 절연성 캐핑 패턴(62)을 형성하기 위한 증착 공정에서 이용되는 기체(gas)로 채워져 있을 수 있다.
상기 게이트 구조체들(69)은 서로 평행한 제1 및 제2 게이트 구조체들(69a, 69s)을 포함할 수 있다. 상기 제1 게이트 구조체(69a)는 상기 활성 영역들(10) 중에서 어느 하나의 활성 영역(10a)을 가로지를 수 있고, 상기 제2 게이트 구조체(69s)는 상기 활성 영역(10a)에 인접하는 상기 트렌치 소자분리 막(9) 내에 배치될 수 있다.
상기 제1 게이트 구조체(69a)는 상기 활성 영역(10a)을 가로지르는 제1 게이트 트렌치(18a) 내에 배치될 수 있다. 상기 제1 게이트 구조체(69a)는 게이트 유전체(21), 제1 게이트 전극(42a), 제1 절연성 캐핑 패턴(62a) 및 제1 빈 공간(48a)을 포함할 수 있다. 상기 제2 게이트 구조체(69s)는 상기 트렌치 소자분리 막(9) 내의 제2 게이트 트렌치(18s) 내에 배치될 수 있다. 상기 제2 게이트 구조체(69a)는 제2 게이트 전극(42s), 제2 절연성 캐핑 패턴(62s) 및 제2 빈 공간(48s)을 포함할 수 있다.
상기 제1 게이트 전극(42a)은 제1 부분(42a_1) 및 상기 제1 부분(42a_1) 상의 제2 부분(42a_2)을 포함할 수 있다. 상기 제1 게이트 전극(42a)의 상기 제2 부분(42a_2)의 폭은 상기 제1 게이트 전극(42a)의 상기 제1 부분(42a_1)의 폭 보다 작을 수 있다. 상기 제2 게이트 전극(42s)은 제1 부분(42s_1) 및 상기 제1 부분(42s_1) 상의 제2 부분(42s_2)을 포함할 수 있다. 상기 제2 게이트 전극(42s)의 상기 제2 부분(42s_2)의 폭은 상기 제2 게이트 전극(42s)의 상기 제1 부분(42s_1)의 폭 보다 작을 수 있다.
상기 제1 게이트 전극(42a)은 제1 하부 게이트 도전성 패턴(26a) 및 제1 상부 게이트 도전성 패턴(38a)을 포함할 수 있다. 상기 제1 하부 게이트 도전성 패턴(26a)은 상기 제1 상부 게이트 도전성 패턴(38a)의 바닥면 및 상기 제1 상부 게이트 도전성 패턴(38a)의 일부 측면을 둘러싸며 상기 제1 상부 게이트 도전성 패턴(38a)의 상부면 보다 낮은 레벨에 배치될 수 있다. 상기 제1 하부 게이트 도전성 패턴(26a)은 상기 제1 게이트 전극(42a)의 상기 제1 부분(42a_1)에 배치될 수 있다. 상기 제2 게이트 전극(42s)은 제2 하부 게이트 도전성 패턴(26s) 및 제2 상부 게이트 도전성 패턴(38s)을 포함할 수 있다. 상기 제2 하부 게이트 도전성 패턴(26s)은 상기 제2 상부 게이트 도전성 패턴(38s)의 바닥면 및 상기 제2 상부 게이트 도전성 패턴(38s)의 일부 측면을 둘러싸며 상기 제2 상부 게이트 도전성 패턴(38s)의 상부면 보다 낮은 레벨에 배치될 수 있다. 상기 제2 하부 게이트 도전성 패턴(26s)은 상기 제2 게이트 전극(42s)의 상기 제1 부분(42s_1)에 배치될 수 있다.
상기 제1 및 제2 게이트 전극들(42a, 42s)은 동일한 물질로 형성될 수 있다. 상기 제1 및 제2 상부 게이트 도전성 패턴들(38a, 38s)은 상기 제1 및 제2 하부 게이트 도전성 패턴들(26a, 26s) 보다 낮은 비저항의 도전성 물질을 포함할 수 있다. 예를 들어, 상기 제1 및 제2 하부 게이트 도전성 패턴들(26a, 26s)은 TiN, WN, TiSiN 또는 TaN 등과 같은 금속 질화물을 포함할 수 있고, 상기 제1 및 제2 상부 게이트 도전성 패턴들(38a, 38s)은 텅스텐 등과 같은 금속 물질을 포함할 수 있다.
상기 제1 절연성 캐핑 패턴(62a)은 상기 제1 게이트 전극(48a) 상에 배치될 수 있고, 상기 제2 절연성 캐핑 패턴(62s)은 상기 제2 게이트 전극(48s) 상에 배치될 수 있다. 상기 제1 및 제2 절연성 캐핑 패턴들(62a, 62s)은 실리콘 질화물, 실리콘 산-질화물(SiON) 또는 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있다.
상기 게이트 유전체(21)는 상기 제1 게이트 전극(52a)과 상기 활성 영역(10a) 사이, 및 상기 제1 절연성 캐핑 패턴(62a)과 상기 활성 영역(10a) 사이에 배치될 수 있다. 상기 게이트 유전체(21)는 열 산화 공정을 이용하여 형성할 수 있다. 예를 들어, 상기 게이트 유전체(21)는 열 산화 공정에 의해 형성된 실리콘 산화물을 포함할 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 본 발명의 기술적 사상에 따르면, 상기 게이트 유전체(21)는 상기 활성 영역(10a)을 열 산화시키어 형성하는 산화물뿐만 아니라, 원자층 증착 공정 등과 같은 공정을 이용하여 형성하는 산화물을 포함할 수 있다.
상기 빈 공간(48)은 제1 빈 공간(48a) 및 제2 빈 공간(48s)를 포함할 수 있다.
상기 제1 빈 공간(48a)은 상기 제1 게이트 전극(42a)의 상기 제2 부분(42a_2)과 상기 게이트 유전체(21) 사이, 및 상기 제1 게이트 전극(42a)의 상기 제1 하부 게이트 도전성 패턴(26a)과 상기 제1 절연성 캐핑 패턴(62a) 사이에 개재될 수 있다. 상기 제1 빈 공간(48a)은 상기 제1 상부 게이트 도전성 패턴(38a)과 상기 게이트 유전체(21) 사이에 개재될 수 있다. 상기 제1 빈 공간(48a)은 상기 게이트 유전체(21), 상기 제1 절연성 캐핑 패턴(62a), 상기 제1 하부 게이트 도전성 패턴(26a) 및 상기 제1 상부 게이트 도전성 패턴(38a)에 의해 정의될 수 있다.
상기 제1 빈 공간(48a)의 두께(T2)는 상기 게이트 유전체(21)의 두께(T1) 보다 작을 수 있다. 상기 제1 빈 공간(48a)의 상기 두께(T2)는 상기 제1 하부 게이트 도전성 패턴(26a)의 두께와 실질적으로 동일할 수 있다.
실시예 들에서, "두께"는 상기 게이트 트렌치(18)의 상기 내벽(18w)과 수직한 방향의 크기를 의미할 수 있다. 예를 들어, 상기 게이트 유전체(21)의 상기 두께(T1)는 상기 게이트 트렌치(18)의 상기 내벽(18w)에 수직한 크기일 수 있다.
상기 제2 빈 공간(48s)은 상기 제2 게이트 전극(42s)의 상기 제2 부분(42s_2)과 상기 트렌치 소자분리 막(9) 사이, 및 상기 제2 게이트 전극(42s)의 상기 제2 하부 게이트 도전성 패턴(26s)과 상기 제2 절연성 캐핑 패턴(62s) 사이에 개재될 수 있다. 상기 제2 빈 공간(48s)은 상기 제2 상부 게이트 도전성 패턴(38s)과 상기 트렌치 소자분리 막(9) 사이에 개재될 수 있다. 상기 제2 빈 공간(48s)은 상기 트렌치 소자분리 막(9), 상기 제2 절연성 캐핑 패턴(62s), 상기 제2 하부 게이트 도전성 패턴(26s) 및 상기 제2 상부 게이트 도전성 패턴(38s)에 의해 정의될 수 있다.
상기 소스/드레인 영역들(12) 하부에 위치하면서 상기 게이트 구조체들(69)에 인접하는 상기 활성 영역(10)의 부분들은 트랜지스터의 채널 영역들(13)로 정의될 수 있다. 따라서, 상기 소스/드레인 영역들(12), 상기 게이트 구조체들(69) 및 상기 채널 영역들(13)은 트랜지스터(TR)를 구성할 수 있다. 상기 트랜지스터(TR)는 디램 등과 같은 메모리 소자의 셀 트랜지스터일 수 있다. 상기 소스/드레인 영역들(12) 중 상기 제1 소스/드레인 영역(12a)은 상기 제1 게이트 구조체(69a)와 상기 제2 게이트 구조체(69s) 사이에 배치될 수 있다.
상기 게이트 구조체들(69)을 갖는 기판 상에 하부 절연 막(82)이 배치될 수 있다.
상기 하부 절연 막(82) 상에 상기 제2 소스/드레인 영역(12b)과 전기적으로 연결된 비트라인 구조체(84)가 배치될 수 있다. 상기 비트라인 구조체(84)는 상기 하부 절연 막(82)을 관통하며 상기 제2 소스/드레인 영역(12b)과 물리적으로 연결된 비트라인 플러그(84p) 및 상기 하부 절연 막(82) 상에 형성되며 상기 비트라인 플러그(84p)와 중첩하는 비트라인(84b)을 포함할 수 있다. 상기 비트라인(84b)은 상기 게이트 구조체들(69)과 교차하는 방향성을 가질 수 있다.
상기 비트라인 구조체(84)를 갖는 기판 상에 상부 절연 막(86)이 배치될 수 있다. 상기 상부 절연 막(86)을 관통하며 상기 제1 소스/드레인 영역(12a)과 전기적으로 연결된 콘택 구조체(88)이 배치될 수 있다. 상기 콘택 구조체(88)는 도우프트 폴리 실리콘, 금속 또는 금속 질화물 등과 같은 도전성 물질로 형성할 수 있다.
상기 상부 절연 막(86) 상에 상기 콘택 구조체(88)와 전기적으로 연결된 정보 저장 요소(96)가 배치될 수 있다. 상기 정보 저장 요소(96)는 디램 등과 같은 메모리 소자의 커패시터일 수 있다. 예를 들어, 상기 정보 저장 요소(96)는 상기 콘택 구조체(88)와 전기적으로 연결된 제1 전극(90), 상기 제1 전극(90) 상의 스토리지 유전체(92), 및 상기 스토리지 유전체(92) 상의 제2 전극(94)을 포함할 수 있다. 상기 제1 전극(90)은 상기 콘택 구조체(88)를 통하여 상기 제1 소스/드레인 영역(12a)과 전기적으로 연결될 수 있다.
상기 제1 및 제2 소스/드레인 영역들(12a, 12b) 및 상기 제1 게이트 구조체(69a)는 트랜지스터(TR)를 구성할 수 있다. 상기 트랜지스터(TR)의 상기 제1 소스/드레인 영역(12a)은 상기 정보 저장 요소(96)와 전기적으로 연결될 수 있고, 상기 제2 소스/드레인 영역(12b)은 상기 비트라인 구조체(84)와 전기적으로 연결될 수 있다.
상기 제1 게이트 전극(48a)과 상기 채널 영역(13) 사이에는 제1 두께(T1)의 상기 게이트 유전체(21)가 개재되어 있고, 상기 제1 게이트 전극(48a)과 상기 제1 소스/드레인 영역(12a) 사이에는 상기 제1 두께(T1)의 상기 게이트 유전체(21)와 제2 두께(T2)의 상기 제1 빈 공간(48a)이 개재되어 있다. 즉, 상기 제1 게이트 전극(48a)과 상기 채널 영역(13) 사이의 이격 거리(t1) 보다 상기 제1 게이트 전극(48a)과 상기 제1 소스/드레인 영역(12a) 사이의 이격 거리(t3)가 클 수 있다.
상기 제1 빈 공간(48a)은 공기 등과 같은 기체(gas)로 채워져 있을 수 있고, 상기 게이트 유전체(21)는 실리콘 산화물 등과 같은 물질 막으로 형성될 수 있다. 따라서, 상기 게이트 유전체(21) 보다 낮은 유전율을 갖는 상기 제1 빈 공간(48a)으로 인하여, 상기 제1 게이트 전극(48a)과 상기 제1 소스/드레인 영역(12a)이 마주보는 영역에서의 유효 산화물 두께(effective oxide thickness; EOT)는 물리적 산화물 두께(effective oxide thickness) 보다 클 수 있다.
따라서, 서로 마주보는 상기 제1 게이트 전극(48a)과 상기 제1 소스/드레인 영역(12a) 사이에 상기 게이트 유전체(21)와 함께 상기 제1 빈 공간(48a)이 배치됨으로 인하여, 상기 제1 게이트 전극(48a)에 의하여 발생하는 상기 제1 소스/드레인 영역(12a)에서의 누설전류를 억제할 수 있다. 상기 제1 빈 공간(48a)은 상기 제1 소스/드레인 영역(12a)에서의 GIDL(Gate Induced Drain Leakage)을 억제할 수 있다.
상기 게이트 구조체(69)는 상기 트랜지스터(TR)의 게이트 유도 드레인 누설전류(Gate Induced Drain Leakag; GIDL) 발생을 억제할 수 있다. 이러한 게이트 구조체(69)를 채택하는 디램 소자의 셀 트랜지스터를 제공함으로써, 디램의 리프레쉬 특성을 개선할 수 있다.
본 발명의 기술적 사상에 따른 상기 게이트 구조체(69)의 구조는 도 2a 및 도 3에 도시된 형태에 한정되지 않는다. 이하에서, 도 4a, 도 4b, 도 5, 도 6a, 도 6b, 도 7a, 도 7b, 도 8을 참조하여, 상기 게이트 구조체(69)의 변형 예들을 포함하는 반도체 소자들에 대하여 설명하기로 한다. 이러한 반도체 소자들은 도 2a에서 설명한 것과 같은 상기 활성 영역(10), 상기 트렌치 소자분리 막(9), 상기 소스/드레인 영역들(12), 상기 채널 영역(13), 상기 게이트 트렌치(18), 상기 비트라인 구조체(84) 및 상기 정보 저장 요소(96)를 포함할 수 있다. 이하에서 이러한 상기 활성 영역(10), 상기 트렌치 소자분리 막(9), 상기 소스/드레인 영역들(12), 상기 채널 영역(13), 상기 게이트 트렌치(18), 상기 비트라인 구조체(84) 및 상기 정보 저장 요소(96)에 대한 별도의 설명은 생략하기로 한다.
우선, 도 4a 및 도 4b를 참조하여, 상기 게이트 구조체(도 2a의 69)의 일 변형 예를 포함하는 반도체 소자를 설명하기로 한다. 도 4a는 도 1의 I-I'선을 따라 취해진 영역을 나타낸 단면도이고, 도 4b는 도 4a의 "A2" 로 표시된 부분을 확대한 부분 확대도이다.
도 4a 및 도 4b를 참조하면, 상기 게이트 트렌치(18) 내에 게이트 구조체(169)가 배치될 수 있다. 상기 게이트 구조체(169)는 상기 게이트 유전체(21), 상기 게이트 전극(42), 절연성 캐핑 패턴(162) 및 빈 공간(148)을 포함할 수 있다. 상기 절연성 캐핑 패턴(162)은 상기 게이트 전극(42) 상에 배치될 수 있다. 상기 게이트 유전체(21)는 상기 게이트 전극(42)과 상기 활성 영역(10) 사이 및 상기 절연성 캐핑 패턴(162)과 상기 활성 영역(10) 사이에 배치될 수 있다. 상기 빈 공간(148)은 상기 게이트 전극(242)의 상부 측면 상에 배치될 수 있다.
상기 게이트 트렌치(18)는, 도 2a에서와 마찬가지로, 상기 활성 영역(10a) 내의 제1 게이트 트렌치(18a) 및 상기 트렌치 소자분리 막(9) 내의 제2 게이트 트렌치(18s)를 포함할 수 있다. 상기 게이트 구조체(169)는 상기 제1 게이트 트렌치(18a) 내의 제1 게이트 구조체(169a) 및 상기 제2 게이트 트렌치(18s) 내의 제2 게이트 구조체(169s)를 포함할 수 있다.
상기 제1 게이트 구조체(169a)는 상기 게이트 유전체(21), 상기 제1 게이트 전극(42a), 제1 절연성 캐핑 패턴(162a) 및 제1 빈 공간(148a)을 포함할 수 있다. 상기 제2 게이트 구조체(169s)는 상기 제2 게이트 전극(42s), 제2 절연성 캐핑 패턴(162s) 및 제2 빈 공간(148s)를 포함할 수 있다.
상기 제1 게이트 전극(42a)은, 도 2a에서 설명한 것과 같은 상기 제1 상부 게이트 도전성 패턴(38a) 및 상기 제1 상부 게이트 도전성 패턴(38a)의 바닥면 및 일부 측면을 둘러싸는 상기 제1 하부 게이트 도전성 패턴(26a)을 포함할 수 있다. 상기 제2 게이트 전극(42s)은, 도 2a에서 설명한 것과 같은 상기 제2 상부 게이트 도전성 패턴(38s) 및 상기 제2 상부 게이트 도전성 패턴(38s)의 바닥면 및 일부 측면을 둘러싸는 상기 제2 하부 게이트 도전성 패턴(26s)을 포함할 수 있다.
상기 제1 절연성 캐핑 패턴(162a)은 상기 제1 게이트 전극(42a) 상에 배치될 수 있고, 상기 제2 절연성 캐핑 패턴(162s)은 상기 제2 게이트 전극(42s) 상에 배치될 수 있다. 상기 게이트 유전체(21)는 상기 제1 게이트 전극(42a)과 상기 활성 영역(10a) 사이, 및 상기 제1 절연성 캐핑 패턴(162a) 및 상기 활성 영역(10a) 사이에 배치될 수 있다.
상기 제1 빈 공간(148a)은 상기 제1 게이트 전극(42), 상기 게이트 유전체(21) 및 상기 제1 절연성 캐핑 패턴(12a)에 의하여 둘러싸이면서 정의될 수 있다. 상기 제2 빈 공간(148s)은 상기 트렌치 소자분리 막(9), 상기 제2 절연성 캐핑 패턴(162s), 상기 제2 하부 게이트 도전성 패턴(26s) 및 상기 제2 상부 게이트 도전성 패턴(38s)에 의해 둘러싸일 수 있다.
상기 제1 빈 공간(148a)은 상기 제1 게이트 전극(42a)과 상기 활성 영역(10a) 사이의 제1 부분(148a_1) 및 상기 제1 절연성 캐핑 패턴(162a)과 상기 활성 영역(10a) 사이의 제2 부분(148a_2)을 포함할 수 있다. 상기 제1 빈 공간(148a)은 상기 활성 영역(10a) 내의 상기 소스/드레인 영역들(12)과 마주볼 수 있다. 상기 제1 빈 공간(148a)의 상기 제1 부분(148a_1)은 상기 제1 게이트 전극(42a)과 상기 게이트 유전체(21) 사이에 개재될 수 있고, 상기 제1 빈 공간(148a)의 상기 제2 부분(148a_2)은 상기 제1 절연성 캐핑 패턴(162a)과 상기 게이트 유전체(21) 사이에 개재될 수 있다. 상기 제2 빈 공간(148s)은 상기 제2 게이트 전극(42s)과 상기 트렌치 소자분리 막(9) 사이에 개재된 제1 부분, 및 상기 제2 절연성 캐핑 패턴(162s)과 상기 트렌치 소자분리 막(9) 사이에 개재된 제2 부분을 포함할 수 있다.
상기 제1 빈 공간(148a)은 상기 제1 게이트 전극(42a)에 의해 상기 제1 소스,/드레인 영역(12a)에서 발생하는 누설전류를 억제할 수 있다. 또한, 상기 제2 빈 공간(148s)은 상기 제2 게이트 전극(42s)에 의해 상기 제1 소스/드레인 영역(12a)에서 발생하는 누설전류를 억제할 수 있다.
도 5를 참조하여, 상기 게이트 구조체(도 2a의 69)의 다른 변형 예를 포함하는 반도체 소자를 설명하기로 한다. 도 5는 도 1의 I-I'선을 따라 취해진 영역을 나타낸 단면도이다.
도 1 및 도 5를 참조하면, 상기 게이트 트렌치(18) 내에 게이트 구조체(269)가 배치될 수 있다. 상기 게이트 구조체(269)는 상기 게이트 유전체(21), 게이트 전극(242), 절연성 캐핑 패턴(262) 및 빈 공간(248)을 포함할 수 있다. 상기 절연성 캐핑 패턴(262)은 상기 게이트 전극(242) 상에 배치될 수 있다. 상기 게이트 유전체(21)는 상기 게이트 전극(242)과 상기 활성 영역(10) 사이 및 상기 절연성 캐핑 패턴(262)과 상기 활성 영역(10) 사이에 배치될 수 있다. 상기 빈 공간(248)은 상기 게이트 전극(242)의 상부 측면 상에 배치될 수 있다.
상기 게이트 트렌치(18)는, 도 2a에서와 마찬가지로, 상기 활성 영역(10a) 내의 제1 게이트 트렌치(18a) 및 상기 트렌치 소자분리 막(9) 내의 제2 게이트 트렌치(18s)를 포함할 수 있다. 상기 게이트 구조체(269)는 상기 제1 게이트 트렌치(18a) 내의 제1 게이트 구조체(269a) 및 상기 제2 게이트 트렌치(18s) 내의 제2 게이트 구조체(269s)를 포함할 수 있다.
상기 제1 게이트 구조체(269a)는 상기 게이트 유전체(21), 제1 게이트 전극(242a), 제1 절연성 캐핑 패턴(262a) 및 제1 빈 공간(248a)을 포함할 수 있다. 상기 제2 게이트 구조체(269s)는 제2 게이트 전극(242s), 제2 절연성 캐핑 패턴(262s) 및 제2 빈 공간(248s)을 포함할 수 있다.
상기 제1 게이트 전극(242a)은 제1 부분(242a_1) 및 상기 제1 부분(242a_1) 상의 제2 부분(242a_2)을 포함할 수 있다. 상기 제1 게이트 전극(242a)의 상기 제2 부분(242a_2)의 폭은 상기 제1 게이트 전극(242a)의 상기 제1 부분(242a_1)의 폭 보다 작을 수 있다. 상기 제1 게이트 전극(242a)은 제1 하부 게이트 도전성 패턴(226a) 및 제1 상부 게이트 도전성 패턴(238a)을 포함할 수 있다. 상기 제1 하부 게이트 도전성 패턴(226a)은 상기 제1 상부 게이트 도전성 패턴(238a)의 바닥면 및 상기 제1 상부 게이트 도전성 패턴(238a)의 일부 측면을 둘러싸며 상기 제1 상부 게이트 도전성 패턴(238a)의 상부면 보다 낮은 레벨에 배치될 수 있다.
상기 제2 게이트 전극(242s)은 제2 하부 게이트 도전성 패턴(226s) 및 제2 상부 게이트 도전성 패턴(238s)을 포함할 수 있다. 상기 제2 하부 게이트 도전성 패턴(226s)은 상기 제2 상부 게이트 도전성 패턴(238s)의 바닥면 및 상기 제2 상부 게이트 도전성 패턴(238s)의 일부 측면을 둘러싸며 상기 제2 상부 게이트 도전성 패턴(238s)의 상부면 보다 낮은 레벨에 배치될 수 있다.
상기 제1 절연성 캐핑 패턴(262a)은 상기 제1 게이트 전극(242a) 상에 배치될 수 있고, 상기 제2 절연성 캐핑 패턴(262s)은 상기 제2 게이트 전극(242s) 상에 배치될 수 있다. 상기 게이트 유전체(21)는 상기 제1 게이트 전극(242a)과 상기 활성 영역(10a) 사이, 및 상기 제1 절연성 캐핑 패턴(262a)과 상기 활성 영역(10a) 사이에 배치될 수 있다.
상기 제1 빈 공간(248a)은 상기 제1 상부 게이트 도전성 패턴(238a)과 상기 게이트 유전체(21) 사이, 및 상기 제1 하부 게이트 도전성 패턴(226a)과 상기 제1 절연성 캐핑 패턴(262a) 사이에 배치될 수 있다. 상기 제2 빈 공간(248s)은 상기 제2 상부 게이트 도전성 패턴(238s)과 상기 트렌치 소자분리 막(9) 사이, 및 상기 제2 하부 게이트 도전성 패턴(226s)과 상기 제2 절연성 캐핑 패턴(262s) 사이에 배치될 수 있다.
상기 제1 빈 공간(248a)은 상기 제1 하부 게이트 도전성 패턴(226a) 보다 두꺼울 수 있고, 상기 제2 빈 공간(248s)은 상기 제2 하부 게이트 도전성 패턴(226s) 보다 두꺼울 수 있다. 여기서, "두께"는 상기 게이트 트렌치(18)의 내벽과 수직한 방항의 두께를 의미할 수 있다.
도 6a 및 도 6b를 참조하여, 상기 게이트 구조체(도 2a의 69)의 또 다른 변형 예를 포함하는 반도체 소자를 설명하기로 한다. 도 6a는 도 1의 I-I'선을 따라 취해진 영역을 나타낸 단면도이고, 도 6b는 도 6a의 "A3" 로 표시된 부분을 확대한 부분 확대도이다.
도 1 및 도 6a 및 도 6b를 참조하면, 상기 게이트 트렌치(18) 내에 게이트 구조체(369)가 배치될 수 있다. 상기 게이트 구조체(369)는 상기 게이트 유전체(21), 게이트 전극(342), 절연성 캐핑 패턴(362) 및 빈 공간(348)을 포함할 수 있다. 상기 절연성 캐핑 패턴(362)은 상기 게이트 전극(342) 상에 배치될 수 있다. 상기 게이트 유전체(21)는 상기 게이트 전극(342)과 상기 활성 영역(10) 사이 및 상기 절연성 캐핑 패턴(362)과 상기 활성 영역(10) 사이에 배치될 수 있다. 상기 빈 공간(348)은 상기 게이트 전극(342)의 상부 측면 상에 배치될 수 있다.
상기 게이트 트렌치(18)는, 도 2a에서와 마찬가지로, 상기 활성 영역(10a) 내의 제1 게이트 트렌치(18a) 및 상기 트렌치 소자분리 막(9) 내의 제2 게이트 트렌치(18s)를 포함할 수 있다. 상기 게이트 구조체(369)는 상기 제1 게이트 트렌치(18a) 내의 제1 게이트 구조체(369a) 및 상기 제2 게이트 트렌치(18s) 내의 제2 게이트 구조체(369s)를 포함할 수 있다.
상기 제1 게이트 구조체(369a)는 상기 게이트 유전체(21), 제1 게이트 전극(342a), 제1 절연성 캐핑 패턴(362a) 및 제1 빈 공간(348a)을 포함할 수 있다. 상기 제2 게이트 구조체(369s)는 제2 게이트 전극(342s), 제2 절연성 캐핑 패턴(362s) 및 제2 빈 공간(348s)을 포함할 수 있다.
상기 제1 게이트 전극(342a)은 제1 하부 게이트 도전성 패턴(326a), 제1 중간 게이트 도전성 패턴(332a) 및 제1 상부 게이트 도전성 패턴(338a)을 포함할 수 있다. 상기 제2 게이트 전극(342s)은 제2 하부 게이트 도전성 패턴(326s), 제2 중간 게이트 도전성 패턴(332s) 및 제2 상부 게이트 도전성 패턴(338s)을 포함할 수 있다.
상기 제1 하부 게이트 도전성 패턴(326a)은 상기 제1 상부 게이트 도전성 패턴(338a)의 바닥면 및 일부 측면을 둘러쌀 수 있다. 상기 제1 중간 게이트 도전성 패턴(332a)은 상기 제1 상부 게이트 도전성 패턴(338a)의 바닥면 및 측면을 둘러싸면서 상기 제1 하부 게이트 도전성 패턴(326a)과 상기 제1 상부 게이트 도전성 패턴(338a) 사이에 개재될 수 있다.
상기 제2 하부 게이트 도전성 패턴(326s)은 상기 제2 상부 게이트 도전성 패턴(338s)의 바닥면 및 일부 측면을 둘러쌀 수 있다. 상기 제2 중간 게이트 도전성 패턴(332s)은 상기 제2 상부 게이트 도전성 패턴(338s)의 바닥면 및 측면을 둘러싸면서 상기 제2 하부 게이트 도전성 패턴(326s)과 상기 제2 상부 게이트 도전성 패턴(338s) 사이에 개재될 수 있다.
상기 제1 절연성 캐핑 패턴(362a)은 상기 제1 게이트 전극(342a) 상에 배치될 수 있고, 상기 제2 절연성 캐핑 패턴(362s)은 상기 제2 게이트 전극(342s) 상에 배치될 수 있다. 상기 게이트 유전체(21)는 상기 제1 게이트 전극(342a)과 상기 활성 영역(10a) 사이, 및 상기 제1 절연성 캐핑 패턴(362a)과 상기 활성 영역(10a) 사이에 배치될 수 있다.
상기 제1 빈 공간(348a)은 상기 제1 게이트 전극(342a), 상기 게이트 유전체(21) 및 상기 제1 절연성 캐핑 패턴(362a) 사이에 배치될 수 있다. 상기 제1 빈 공간(348a)은 상기 제1 중간 게이트 도전성 패턴(332a)과 상기 게이트 유전체(21) 사이, 및 상기 제1 하부 게이트 도전성 패턴(326a)과 상기 제1 절연성 캐핑 패턴(362a) 사이에 배치될 수 있다.
상기 제2 빈 공간(348s)은 상기 제2 게이트 전극(342s), 상기 제2 게이트 트렌치(18s)의 측벽, 및 상기 제2 절연성 캐핑 패턴(362s) 사이에 배치될 수 있다. 상기 제2 빈 공간(348s)은 상기 제2 중간 게이트 도전성 패턴(332s)과 상기 트렌치 소자분리 막(9) 사이, 및 상기 제2 하부 게이트 도전성 패턴(326s)과 상기 제2 절연성 캐핑 패턴(362s) 사이에 배치될 수 있다.
상기 제1 빈 공간(348a)의 두께(T2')는 상기 제1 게이트 유전체(21)의 두께(T1) 보다 작을 수 있다. 상기 제1 빈 공간(348a)의 두께(T2')는 상기 하부 게이트 도전성 패턴(326s)의 두께(T3) 보다 작을 수 있다. 여기서, 상기 "두께"는 상기 게이트 트렌치(18)의 내벽(18w)과 수직한 방항의 두께를 의미할 수 있다.
도 7을 참조하여, 상기 게이트 구조체(도 2a의 69)의 또 다른 변형 예를 포함하는 반도체 소자를 설명하기로 한다. 도 7은 도 1의 I-I'선을 따라 취해진 영역을 나타낸 단면도이다.
도 1 및 도 7을 참조하면, 상기 게이트 트렌치(18) 내에 게이트 구조체(369)가 배치될 수 있다. 상기 게이트 구조체(369)는 상기 게이트 유전체(21), 게이트 전극(442), 절연성 캐핑 패턴(462) 및 빈 공간(448)을 포함할 수 있다. 상기 절연성 캐핑 패턴(462)은 상기 게이트 전극(442) 상에 배치될 수 있다. 상기 게이트 유전체(21)는 상기 게이트 전극(442)과 상기 활성 영역(10) 사이 및 상기 절연성 캐핑 패턴(462)과 상기 활성 영역(10) 사이에 배치될 수 있다. 상기 빈 공간(448)은 상기 게이트 전극(442)의 상부 측면 상에 배치될 수 있다.
상기 게이트 트렌치(18)는, 도 2a에서와 마찬가지로, 상기 활성 영역(10a) 내의 제1 게이트 트렌치(18a) 및 상기 트렌치 소자분리 막(9) 내의 제2 게이트 트렌치(18s)를 포함할 수 있다. 상기 게이트 구조체(469)는 상기 제1 게이트 트렌치(18a) 내의 제1 게이트 구조체(469a) 및 상기 제2 게이트 트렌치(18s) 내의 제2 게이트 구조체(469s)를 포함할 수 있다.
상기 제1 게이트 구조체(469a)는 상기 게이트 유전체(21), 제1 게이트 전극(442a), 제1 절연성 캐핑 패턴(462a) 및 제1 빈 공간(448a)을 포함할 수 있다. 상기 제2 게이트 구조체(469s)는 제2 게이트 전극(442s), 제2 절연성 캐핑 패턴(462s) 및 제2 빈 공간(448s)을 포함할 수 있다.
상기 제1 게이트 전극(442a)은 제1 하부 게이트 도전성 패턴(426a), 제1 중간 게이트 도전성 패턴(432a) 및 제1 상부 게이트 도전성 패턴(438a)을 포함할 수 있다. 상기 제2 게이트 전극(442s)은 제2 하부 게이트 도전성 패턴(426s), 제2 중간 게이트 도전성 패턴(432s) 및 제2 상부 게이트 도전성 패턴(438s)을 포함할 수 있다.
상기 제1 하부 게이트 도전성 패턴(426a)은 상기 제1 상부 게이트 도전성 패턴(438a)의 바닥면 및 일부 측면을 둘러쌀 수 있다. 상기 제1 중간 게이트 도전성 패턴(432a)은 상기 제1 상부 게이트 도전성 패턴(438a)과 상기 제1 하부 게이트 도전성 패턴(326a) 사이에 개재될 수 있다. 상기 제2 하부 게이트 도전성 패턴(426s)은 상기 제2 상부 게이트 도전성 패턴(438s)의 바닥면 및 일부 측면을 둘러쌀 수 있다. 상기 제2 중간 게이트 도전성 패턴(432s)은 상기 제2 상부 게이트 도전성 패턴(438s)과 상기 제2 하부 게이트 도전성 패턴(326s) 사이에 개재될 수 있다.
상기 제1 절연성 캐핑 패턴(462a)은 상기 제1 게이트 전극(442a) 상에 배치될 수 있고, 상기 제2 절연성 캐핑 패턴(462s)은 상기 제2 게이트 전극(442s) 상에 배치될 수 있다. 상기 게이트 유전체(21)는 상기 제1 게이트 전극(442a)과 상기 활성 영역(10a) 사이, 및 상기 제1 절연성 캐핑 패턴(462a)과 상기 활성 영역(10a) 사이에 배치될 수 있다.
상기 제1 빈 공간(448a)은 상기 제1 게이트 전극(442a), 상기 게이트 유전체(21) 및 상기 제1 절연성 캐핑 패턴(462a) 사이에 배치될 수 있다. 상기 제1 빈 공간(348a)은 상기 제1 상부 게이트 도전성 패턴(438a)과 상기 게이트 유전체(21) 사이, 및 상기 제1 하부 및 중간 게이트 도전성 패턴들(426a, 432a)과 상기 제1 절연성 캐핑 패턴(462a) 사이에 배치될 수 있다.
상기 제2 빈 공간(448s)은 상기 제2 게이트 전극(442s), 상기 제2 게이트 트렌치(18s)의 측벽, 및 상기 제2 절연성 캐핑 패턴(462s) 사이에 배치될 수 있다. 상기 제2 빈 공간(448s)은 상기 제2 상부 게이트 도전성 패턴(338s)과 상기 트렌치 소자분리 막(9) 사이, 및 상기 제2 하부 및 중간 게이트 도전성 패턴들(426s, 432s)과 상기 제2 절연성 캐핑 패턴(462s) 사이에 배치될 수 있다.
상기 제1 빈 공간(448a)의 두께는 제1 하부 게이트 도전성 패턴(426a)의 두께 보다 클 수 있다. 상기 제1 빈 공간(448a)의 두께는 제1 중간 게이트 도전성 패턴(432a)의 두께 보다 클 수 있다. 여기서, 상기 "두께"는 상기 게이트 트렌치(18)의 내벽과 수직한 방항의 두께를 의미할 수 있다.
다음으로, 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기로 한다.
도 8은 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 흐름도이다. 도 9a 내지 도 9g는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 도 9a 내지 도 9g는 도 1의 I-I'선을 따라 취해진 영역을 나타낸다.
도 8 및 도 9a를 참조하면, 반도체 기판(3)을 준비할 수 있다. 상기 반도체 기판(3)은 실리콘 등과 같은 반도체 물질로 형성된 기판일 수 있다. 상기 반도체 기판(3)에 활성 영역(10)을 한정하는 트렌치 소자분리 막(9)을 형성할 수 있다. (S10) 상기 트렌치 소자분리 막(9)을 형성하는 것은 상기 반도체 기판(3) 내에 상기 활성 영역(10)을 한정하는 필드 트렌치(6)를 형성하고, 상기 필드 트렌치(6)를 채우는 절연성 물질 막을 형성하는 것을 포함할 수 있다. 상기 절연성 물질 막은 실리콘 산화물, 실리콘 산-질화물, 또는 실리콘 질화물 등과 같은 절연성 물질을 포함할 수 있다.
도 8 및 도 9b를 참조하면, 이온 주입 공정을 진행하여, 상기 활성 영역(10) 내에 불순물 영역을 형성할 수 있다. 상기 활성 영역(10)은 제1 도전형일 수 있고, 상기 불순물 영역은 제2 도전형일 수 있다. 예를 들어, 상기 활성 영역(10)은 P형의 도전형 일 수 있고, 상기 불순물 영역은 N형의 도전형일 수 있다.
상기 활성 영역(10)을 가로지르는 게이트 트렌치(18)를 형성할 수 있다. (S20) 상기 게이트 트렌치(18)는 상기 활성 영역(10)을 가로지르며 상기 트렌치 소자분리 막(9) 내로 연장될 수 있다. 상기 게이트 트렌치(18)는 상기 활성 영역(10) 내에 위치하는 부분의 바닥면 보다 상기 트렌치 소자분리 막(9) 내에 위치하는 부분의 바닥면이 낮은 레벨에 위치할 수 있다.
상기 게이트 트렌치(18)를 형성하는 것은 상기 활성 영역(10)을 가로지르면서 상기 트렌치 소자분리 막(9) 내로 연장된 개구부를 갖는 게이트 마스크(15)를 형성하고, 상기 게이트 마스크(15)를 식각 마스크로 이용하여 상기 활성 영역(10) 및 상기 트렌치 소자분리 막(9)을 식각하는 것을 포함할 수 있다.
상기 게이트 트렌치(18)는 서로 평행한 제1 게이트 트렌치(18a) 및 제2 게이트 트렌치(18b)를 포함할 수 있다. 상기 제1 게이트 트렌치(18a)는 상기 활성 영역들(10) 중에서 어느 하나의 활성 영역(10a)을 가로지를 수 있고, 상기 제2 게이트 트렌치(18s)는 상기 활성 영역(10a)에 인접하는 상기 트렌치 소자분리 막(9) 내에 형성될 수 있다.
상기 불순물 영역은 상기 게이트 트렌치(18)에 의하여 분리되어 서로 이격된 소스/드레인 영역들(12)로 형성될 수 있다. 상기 소스/드레인 영역들(12)은 상기 활성 영역(10a) 내에 형성된 제1 소스/드레인 영역(12a) 및 제2 소스/드레인 영역(12b)을 포함할 수 있다. 상기 소스/드레인 영역들(12) 하부의 상기 활성 영역(10a) 내에 채널 영역(13)이 형성될 수 있다.
상기 소스/드레인 영역들(12)은 접합 깊이가 서로 다른 비대칭 구조의 상기 제1 소스/드레인 영역(12a) 및 상기 제2 소스/드레인 영역(12b)을 포함할 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않고, 대칭 구조의 상기 소스/드레인 영역들(12)이 형성될 수도 있다.
도 8 및 도 9c를 참조하면, 상기 게이트 트렌치(18)를 갖는 기판 상에 게이트 유전체(21)를 형성할 수 있다. (S30) 상기 게이트 유전체(21)는 열 산화 공정을 이용하여 상기 게이트 트렌치(18)에 의하여 노출된 상기 활성 영역(10) 상에 형성할 수 있다. 상기 게이트 유전체(21)는 열 산화 공정을 이용하여 실리콘 산화물로 형성할 수 있다. 몇몇 실시예에서, 상기 게이트 유전체(21)를 형성하는 것은 원자층 증착 공정 등과 같은 증착 방법을 이용하여 형성하는 것을 포함할 수도 있다.
상기 게이트 유전체(21)를 갖는 기판 상에 하부 게이트 도전 막(24)을 형성할 수 있다. (S30) 상기 하부 게이트 도전 막(24)은 상기 게이트 유전체(21)를 갖는 기판 상에 콘포멀하게 형성할 수 있다.
상기 하부 게이트 도전 막(24) 상에 상기 게이트 트렌치(18)를 채우는 상부 게이트 도전 막(36)을 형성할 수 있다. (S50) 상기 상부 게이트 도전 막(36)은 상기 하부 게이트 도전 막(24)에 대하여 식각 선택비를 갖는 물질로 형성할 수 있다. 예를 들어, 상기 하부 게이트 도전 막(24)은 TiN, WN, TiSiN 또는 TaN 등과 같은 금속 질화물, 또는 실리콘으로 형성할 수 있고, 상기 상부 게이트 도전 막(36)은 W 등과 같은 금속 물질로 형성할 수 있다.
도 8 및 도 9d를 참조하면, 상기 상부 게이트 도전 막(도 9c의 36) 및 상기 하부 게이트 도전 막(도 9c의 24)을 식각하여 상기 게이트 트렌치(18)를 부분적으로 채우는 상부 게이트 도전성 패턴(38) 및 예비 하부 게이트 도전성 패턴(25)을 형성할 수 있다. (S60) 상기 상부 게이트 도전 막(도 9c의 36) 및 상기 하부 게이트 도전 막(도 9c의 24)을 부분식각함으로써, 상기 게이트 트렌치(18)의 상부 영역(18U)이 개구(opening)될 수 있다.
도 8 및 도 9e를 참조하면, 상기 예비 하부 게이트 도전성 패턴(도 9d의 25)을 선택적으로 부분식각하여 리세스 부분(40r)을 형성하면서 하부 게이트 도전성 패턴(26)을 형성할 수 있다. (S70) 상기 리세스 부분(40r)은 상기 상부 게이트 도전성 패턴(38)의 상부 측면을 노출시킬 수 있다. 상기 예비 하부 게이트 도전성 패턴(도 9d의 25)을 부분식각하는 것은 습식 식각 공정을 이용하여 진행할 수 있다.
도 8, 도 9f 및 도 9g를 참조하면, 상기 게이트 트렌치(18) 내에 절연성 캐핑 패턴(62)을 형성하면서 상기 리세스 부분(도 9e의 40r)에 빈 공간(48)을 형성할 수 있다. (S80)
상기 절연성 캐핑 패턴(62)을 형성하는 것은 상기 리세스 부분(40r)을 갖는 기판 상에 절연성 캐핑 막(60)을 형성하고, 상기 절연성 캐핑 막(60)을 평탄화하는 것을 포함할 수 있다. 상기 절연성 캐핑 막(60)은 화학 기상 증착 방법을 이용하여 실리콘 질화물 등과 같은 절연성 물질로 형성할 수 있다. 상기 게이트 마스크(15)는 상기 절연성 캐핑 막(60)을 평탄화하는 동안 또는 후에 제거될 수 있다.
상기 절연성 캐핑 막(60)은 상기 리세스 부분(40r)을 채우지 않으면서 상기 게이트 트렌치(18)의 상부 영역(18U)을 채우는 절연성 물질로 형성할 수 있다. 예를 들어, 상기 절연성 캐핑 막(60)은 증착 방법에 의한 실리콘 질화물로 형성할 수 있다. 상기 빈 공간(48)은 상기 리세스 부분(40r)의 상부가 상기 절연성 캐핑 막(60)에 의해 덮이면서 형성될 수 있다.
몇몇 실시예들에서, 도 4b에서와 같이, 상기 게이트 전극(42) 보다 높은 레벨에 위치하는 상기 게이트 유전체(21)의 부분을 노출시키도록 절연성 캐핑 막을 형성하여 도 4b에서와 같은 상기 빈 공간(148)을 형성할 수도 있다.
상기 게이트 유전체(21), 상기 게이트 전극(42), 상기 절연성 캐핑 패턴(62) 및 상기 빈 공간(48)은 게이트 구조체(69)를 구성할 수 있다. 따라서, 도 2a에서 설명한 것과 같은 상기 게이트 구조체(69)를 형성할 수 있다.
이어서, 도 2a를 참조하면, 상기 게이트 구조체(69)를 갖는 기판 상에 하부 절연 막(82)을 형성하고, 상기 하부 절연 막(82) 상에 상기 제2 소스/드레인 영역(12b)과 전기적으로 연결된 비트라인 구조체(84)를 형성할 수 있다. 상기 비트라인 구조체(84)는 상기 하부 절연 막(82)을 관통하며 상기 제2 소스/드레인 영역(12b)과 물리적으로 연결된 비트라인 플러그(84p) 및 상기 하부 절연 막(82) 상에 형성되며 상기 비트라인 플러그(84p)와 중첩하는 비트라인(84b)을 포함할 수 있다. 상기 비트라인 구조체(84)를 갖는 기판 상에 상부 절연 막(86)을 형성할 수 있다. 상기 상부 절연 막(86)을 관통하며 상기 제1 소스/드레인 영역(12a)과 전기적으로 연결된 콘택 구조체(88)를 형성할 수 있다.
상기 상부 절연 막(86) 상에 상기 콘택 구조체(88)와 전기적으로 연결된 정보 저장 요소(96)를 형성할 수 있다. 예를 들어, 상기 정보 저장 요소(96)가 디램 등과 같은 메모리 소자의 커패시터인 경우에, 상기 정보 저장 요소(96)를 형성하는 것은 상기 콘택 구조체(88)와 전기적으로 연결된 제1 전극(90)을 형성하고, 상기 제1 전극(90) 상에 스토리지 유전체(92)를 형성하고, 상기 스토리지 유전체(92) 상에 제2 전극(94)을 형성하는 것을 포함할 수 있다.
다음으로, 도 10a 내지 도 10c를 참조하여, 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기로 한다. 도 10a 내지 도 10c는 도 1의 I-I'선을 따라 취해진 영역을 나타난 단면도들이다.
도 10a를 참조하면, 도 9a 내지 도 9d에서 설명한 것과 동일한 방법으로 상기 상부 게이트 도전성 패턴(도 9d의 38) 및 상기 예비 하부 게이트 도전성 패턴(도 9d의 25)을 갖는 기판을 형성할 수 있다.
상기 예비 하부 게이트 도전성 패턴(도 9d의 25)을 부분 식각하여 리세스 시키면서 하부 게이트 도전성 패턴(226)을 형성할 수 있다. 또한, 상기 예비 하부 게이트 도전성 패턴(도 9d의 25)이 부분 식각되어 형성된 리세스 부분의 폭을 증가시키기 위하여 상기 상부 게이트 도전성 패턴(9d의 38)을 등방성 식각 공정으로 일부 식각하여 상부 폭이 감소된 상부 게이트 도전성 패턴(238)을 형성할 수 있다. 따라서, 상기 예비 하부 게이트 도전성 패턴(도 9d의 25)을 부분 식각하고, 상기 상부 게이트 도전성 패턴(9d의 38)을 일부 식각하면서 리세스 부분(240r)이 형성될 수 있다. 상기 리세스 부분(240r)은 상기 하부 게이트 도전성 패턴(226) 보다 큰 폭을 가질 수 있다.
도 10b 및 도 10c를 참조하면, 상기 게이트 트렌치(18) 내에 절연성 캐핑 패턴(262)을 형성하면서 상기 리세스 부분(도 10a의 240r)에 빈 공간(248)을 형성할 수 있다.
상기 절연성 캐핑 패턴(262)을 형성하는 것은 상기 리세스 부분(도 10a의 240r)을 갖는 기판 상에 절연성 캐핑 막(260)을 형성하고, 상기 절연성 캐핑 막(260)을 평탄화하는 것을 포함할 수 있다. 상기 게이트 마스크(15)는 상기 절연성 캐핑 막(260)을 평탄화하는 동안 또는 후에 제거될 수 있다.
상기 절연성 캐핑 막(260)은 상기 리세스 부분(240r)을 채우지 않으면서 상기 게이트 트렌치(18)의 상부 영역을 채우는 절연성 물질(eg. SiN 등)로 형성할 수 있다. 상기 빈 공간(248)은 상기 리세스 부분(도 10a의 240r)의 상부가 상기 절연성 캐핑 막(260)에 의해 덮이면서 형성될 수 있다.
상기 게이트 유전체(21), 상기 게이트 전극(242), 상기 절연성 캐핑 패턴(262) 및 상기 빈 공간(248)은 게이트 구조체(269)를 구성할 수 있다. 따라서, 도 5에서 설명한 것과 같은 상기 게이트 구조체(269)를 형성할 수 있다.
다음으로, 도 11a 내지 도 11e를 참조하여, 본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기로 한다. 도 11a 내지 도 11e는 도 1의 I-I'선을 따라 취해진 영역을 나타난 단면도들이다.
도 11a를 참조하면, 도 9a 및 도 9b에서 설명한 것과 동일한 방법으로 상기 게이트 트렌치(18)를 갖는 기판을 형성할 수 있다. 상기 게이트 트렌치(18)를 갖는 기판 상에 도 9c에서 설명한 것과 같은 상기 게이트 유전체(21)를 형성할 수 있다.
상기 게이트 유전체(21)를 갖는 기판 상에 하부 게이트 도전성 막(324), 중간 게이트 도전성 막(330) 및 상부 게이트 도전성 막(336)을 차례로 형성할 수 있다. 상기 하부 게이트 도전성 막(324) 및 상기 중간 게이트 도전성 막(330)은 콘포멀하게 형성될 수 있다. 상기 상부 게이트 도전성 막(336)은 상기 중간 게이트 도전성 막(300) 상에 상기 게이트 트렌치(18)를 채우도록 형성될 수 있다.
상기 하부 게이트 도전성 막(324)은 상기 중간 게이트 도전성 막(330) 및 상기 상부 게이트 도전성 막(336)에 대하여 식각 선택비를 갖는 물질로 형성할 수 있다. 예를 들어, 상기 하부 게이트 도전성 막(324)은 실리콘으로 형성할 수 있고, 상기 중간 게이트 도전성 막(330) 및 상기 상부 게이트 도전성 막(336)은 금속 물질로 형성할 수 있다. 상기 하부 게이트 도전성 막(324)은 도우프트 폴리 실리콘으로 형성할 수 있고, 상기 중간 게이트 도전성 막(330)은 TiN, WN, TiSiN 또는 TaN 등과 같은 금속 질화물로 형성할 수 있고, 상기 상부 게이트 도전성 막(336)은 텅스텐 등과 같은 금속 물질로 형성할 수 있다. 상기 하부 게이트 도전성 막(324)은 인(phousporus) 등과 같은 5족 원소가 도핑된 폴리 실리콘일 수 있다.
도 11b를 참조하면, 상기 상부 게이트 도전성 막(336), 상기 중간 게이트 도전성 막(330) 및 상기 하부 게이트 도전성 막(324)를 부분 식각하여, 상기 게이트 트렌치(18)를 부분적으로 채우는 상부 게이트 도전성 패턴(338), 중간 게이트 도전성 패턴(332) 및 예비 하부 게이트 도전성 패턴(325)를 형성할 수 있다. 상기 게이트 트렌치(18)의 상부 영역(18U)은 개구(opening)될 수 있다.
도 11c를 참조하면, 선택적으로 상기 예비 하부 게이트 도전성 패턴(325)을 부분식각하여 리세스 부분(340r)을 형성하면서 하부 게이트 도전성 패턴(326)을 형성할 수 있다. 상기 하부 게이트 도전성 패턴(326)은 상기 상부 게이트 도전성 패턴(338) 및 상기 중간 게이트 도전성 패턴(332)의 상부면들 보다 낮은 레벨에 위치할 수 있다.
도 11d 및 도 11e를 참조하면, 상기 게이트 트렌치(18) 내에 절연성 캐핑 패턴(362)을 형성하면서 상기 리세스 부분(도 11c의 340r)에 빈 공간(348)을 형성할 수 있다.
상기 절연성 캐핑 패턴(362)을 형성하는 것은 상기 리세스 부분(도 11c의 340r)을 갖는 기판 상에 절연성 캐핑 막(360)을 형성하고, 상기 절연성 캐핑 막(360)을 평탄화하는 것을 포함할 수 있다. 상기 게이트 마스크(15)는 상기 절연성 캐핑 막(360)을 평탄화하는 동안 또는 후에 제거될 수 있다.
상기 절연성 캐핑 막(360)은 상기 리세스 부분(도 11c의 340r)을 채우지 않으면서 상기 게이트 트렌치(18)의 상부 영역을 채우는 절연성 물질(eg. SiN 등)로 형성할 수 있다. 상기 빈 공간(348)은 상기 리세스 부분(도 11c의 340r)의 상부가 상기 절연성 캐핑 막(360)에 의해 덮이면서 형성될 수 있다.
상기 게이트 유전체(21), 상기 게이트 전극(342), 상기 절연성 캐핑 패턴(362) 및 상기 빈 공간(348)은 게이트 구조체(369)를 구성할 수 있다. 따라서, 도 6a에서 설명한 것과 같은 상기 게이트 구조체(369)를 형성할 수 있다.
다음으로, 도 12a 내지 도 12c를 참조하여, 본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기로 한다. 도 12a 내지 도 12c는 도 1의 I-I'선을 따라 취해진 영역을 나타난 단면도들이다.
도 12a를 참조하면, 도 11a에서 설명한 것과 동일한 방법으로 상기 하부 게이트 도전성 막(도 11a의 324), 상기 중간 게이트 도전성 막(도 11a의 330) 및 상기 상부 게이트 도전성 막(도 11a의 336)을 차례로 형성할 수 있다. 상기 상부 게이트 도전성 막(도 11a의 336), 상기 중간 게이트 도전성 막(도 11a의 330) 및 상기 하부 게이트 도전성 막(도 11a의 324)을 부분식각하여 상부 게이트 도전성 패턴(438), 예비 중간 게이트 도전성 패턴 및 예비 하부 게이트 도전성 패턴을 형성할 수 있다. 상기 예비 중간 게이트 도전성 패턴 및 상기 예비 하부 게이트 도전성 패턴을 부분식각하여 리세스 부분(440r)을 형성하면서 중간 게이트 도전성 패턴(432) 및 하부 게이트 도전성 패턴(438)을 형성할 수 있다. 상기 리세스 부분(440r)의 상기 상부 게이트 도전성 패턴(438)의 상부 측면을 노출시킬 수 있다.
도 12b 및 도 12c를 참조하면, 상기 게이트 트렌치(18) 내에 절연성 캐핑 패턴(462)을 형성하면서 상기 리세스 부분(도 12a의 440r)에 빈 공간(448)을 형성할 수 있다.
상기 절연성 캐핑 패턴(462)을 형성하는 것은 상기 리세스 부분(도 12a의 440r)을 갖는 기판 상에 절연성 캐핑 막(460)을 형성하고, 상기 절연성 캐핑 막(460)을 평탄화하는 것을 포함할 수 있다. 상기 게이트 마스크(15)는 상기 절연성 캐핑 막(460)을 평탄화하는 동안 또는 후에 제거될 수 있다.
상기 절연성 캐핑 막(460)은 상기 리세스 부분(도 12a의 440r)을 채우지 않으면서 상기 게이트 트렌치(18)의 상부 영역을 채우는 절연성 물질(eg. SiN 등)로 형성할 수 있다. 상기 빈 공간(448)은 상기 리세스 부분(도 12a의 440r)의 상부가 상기 절연성 캐핑 막(460)에 의해 덮이면서 형성될 수 있다.
상기 게이트 유전체(21), 상기 게이트 전극(442), 상기 절연성 캐핑 패턴(462) 및 상기 빈 공간(448)은 게이트 구조체(469)를 구성할 수 있다. 따라서, 도 7에서 설명한 것과 같은 상기 게이트 구조체(469)를 형성할 수 있다.
<예(Example)>
본 발명의 기술적 사상의 실시예에서와 같이 빈 공간을 형성하는 경우, 상기 빈 공간의 두께 변화에 따른 트랜지스터의 게이트 유전체의 물리적 두께(physical thickness)와 유효 두께(effective thickness)를 도 3과 함께, 아래 [표 1] 및 도 13을 참조하여 설명하기로 한다.
게이트 유전체
두께(T1)		 빈 공간
두께(T2)		 물리적
두께(Tphy)		 유효
두께(Teff)
샘플 1 50 Å 약 10 Å 약 60 Å 약 100 Å
샘플 2 50 Å 약 20 Å 약 70 Å 약 140 Å
샘플 2 50 Å 약 30 Å 약 80 Å 약 180 Å
샘플 1, 샘플 2 및 샘플 3은 공통적으로 도 3에서와 같은 구조일 수 있다. 즉, 샘플 1, 샘플 2 및 샘플 3는 상기 활성 영역(도 3의 10)과 상기 게이트 전극(도 3의 42) 사이에 개재된 상기 게이트 유전체(도 3의 21) 및 상기 빈 공간(도 3의 48)을 포함할 수 있다. 상기 게이트 유전체(21)는 상기 활성 영역(10)과 접하고 있고, 상기 빈 공간(48)은 상기 게이트 유전체(21)와 상기 게이트 전극(42) 사이에 개재된다. 샘플 1, 샘플 2 및 샘플 3은 도 3의 상기 게이트 유전체(21)의 두께(T1)를 동일하게 하고, 상기 빈 공간(48)의 두께(T2)를 변화시키면서 형성한 샘플들이다.
도 13에서, "TES" 로 나타내는 X 축은 상기 빈 공간(48)의 두께를 의미할 수 있고, "TGox"로 나타내는 Y 축은 물리적 두께(Tphy) 및 유효 두께(Teff)를 의미할 수 있다. 여기서, 상기 물리적 두께(Tphy)는 물리적 산화물 두께를 의미할 수 있고, 상기 유효 두께(Teff)는 유효 산화물 두께(effective oxide thickness)를 의미할 수 있다.
샘플 1, 샘플 2 및 샘플 3은 도 3의 상기 게이트 유전체(21)를 50Å 두께(T1)의 실리콘 산화물로 형성한 샘플들이다. 그리고, 샘플 1은 도 3의 상기 빈 공간(48)을 약(about) 10Å의 두께(T2)로 형성한 샘플이고, 샘플 2는 도 3의 상기 빈 공간(48)을 dir 20Å로 형성한 샘플이고, 샘플 3은 상기 빈 공간(48)을 약 30Å으로 형성한 샘플이다.
샘플 1은 약 60 Å 의 물리적 두께(Tphy)를 갖고, 약100 Å 의 유효 두께(Teff)를 가질 수 있다. 샘플 2는 약 70 Å 의 물리적 두께(Tphy)를 갖고, 약140 Å 의 유효 두께(Teff)를 가질 수 있다. 샘플 3는 약 80Å 의 물리적 두께(Tphy)를 갖고, 약 180 Å 의 유효 두께(Teff)를 가질 수 있다.
샘플 1은 상기 게이트 전극(42)과 상기 활성 영역(10) 사이의 물리적 거리, 즉 물리적 두께는 60Å이지만, 상기 빈 공간(48)으로 인하여 상기 게이트 전극(42)과 상기 활성 영역(10) 사이에 약 100Å 두께의 실리콘 산화물이 있는 것으로 이해될 수 있다.
또한, 샘플 1, 샘플 2 및 샘플 3로부터 상기 빈 공간(48)의 두께(T2)가 약 10 Å 증가할때마다 유효 두께(Teff)는 약 40 Å 두께가 증가하는 것을 알 수 있다.
상기 게이트 전극(42)과 상기 활성 영역(10) 내의 상기 채널 영역(13) 사이에는 상기 제1 두께(T1)의 상기 게이트 유전체(21)가 개재되고, 상기 게이트 전극(42)과 상기 활성 영역(10) 내의 상기 소스/드레인 영역들(12) 사이에는 상기 제1 두께(T1)의 상기 게이트 유전체(21)와 상기 제2 두께(T2)의 상기 빈 공간(48)이 개재될 수 있다. 그리고, 상기 빈 공간(48)으로 인하여 상기 게이트 전극(42)과 상기 소스/드레인 영역들(12) 사이에는 상기 물리적 두께에 비하여 큰 상기 유효 두께가 형성될 수 있으므로, 상기 트랜지스터(TR)의 GIDL(Gate Induced Drain Leakage)을 감소시킬 수 있다. 또한, 상기 빈 공간(48)으로 인하여 GIDL(Gate Induced Drain Leakage)을 감소시킬 수 있으므로, 상기 게이트 유전체(21)의 두께를 최소화할 수 있다. 따라서, 상기 활성 영역(10) 내의 상기 채널 영역(13)과 상기 게이트 전극(42) 사이에 개재된 상기 게이트 유전체(21)의 두께를 최소화할 수 있으므로, 상기 트랜지스터(TR)의 동작 특성을 개선할 수 있다. 또한, 상기 트랜지스터(TR)가 디램 소자의 셀 트랜지스터인 경우에, 디램 소자의 리프레쉬 특성을 개선할 수 있다.
도 14은 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자를 포함하는 반도체 모듈(500)을 개략적으로 나타낸 도면이다.
도 14를 참조하면, 반도체 모듈(500)은 메모리 소자를 포함하는 메모리 모듈일 수 있다. 반도체 모듈(500)은 모듈 기판(510), 상기 모듈 기판(510) 상에 배치된 다수 개의 반도체 소자들(520) 및 다수 개의 터미널들(530)을 포함할 수 있다. 상기 터미널들(530)은 전도성 금속을 포함할 수 있다. 상기 터미널들(530)은 상기 반도체 소자들(520)과 전기적으로 연결될 수 있다.
상기 모듈 기판(510)은 메모리 모듈 기판일 수 있다. 상기 모듈 기판(510)은 PCB 또는 웨이퍼를 포함할 수 있다.
상기 반도체 소자들(520)은 메모리 소자들일 수 있다. 상기 반도체 소자들(520)은 디램 소자들일 수 있다. 상기 메모리 소자들(520)은 도 1 내지 도 12c를 참조하여 설명한 본 발명의 기술적 사상의 실시예들 중 어느 하나의 실시예에 따른 반도체 소자이거나, 또는 반도체 소자를 포함하는 반도체 패키지일 수 있다. 예를 들어, 상기 반도체 소자들(520)은 도 2a 및 도 3에서 설명한 것과 같은 상기 정보 저장 요소(96)를 포함하는 반도체 소자일 수 있다.
상기 반도체 소자들(520)은 상기 반도체 기판(도 2a의 3) 내에 형성되며 상기 활성 영역(도 2a의 10)을 한정하는 상기 트렌치 소자분리 막(도 2a의 9), 상기 활성 영역(10) 내의 상기 제1 소스/드레인 영역(도 2a의 12a) 및 상기 제2 소스/드레인 영역(도 2a의 12b), 상기 제1 및 제2 소스/드레인 영역들 사이의 상기 활성 영역(도 2a의 10a) 내에 배치된 상기 제1 게이트 구조체(도 2a의 69a), 상기 트렌치 소자분리 막(도 2a의 9) 내에 배치된 상기 제2 게이트 구조체(도 2a의 69s), 상기 제1 소스/드레인 영역(도 2a의 12a)과 전기적으로 연결된 상기 정보 저장 요소(도 2a의 96), 및 상기 제2 소스/드레인 영역(도 2a의 12b)과 전기적으로 연결된 비트라인 구조체(도 2a의 84)를 포함할 수 있다.
상기 제1 게이트 구조체(69a)는, 도 2a에서 설명한 것과 같은, 상기 제1 게이트 전극(42a), 상기 제1 게이트 전극(42) 상의 상기 제1 절연성 캐핑 패턴(62a), 상기 제1 게이트 전극(42a)과 상기 활성 영역(10a) 사이의 게이트 유전체(21), 및 상기 제1 게이트 전극(42a)과 상기 게이트 유전체(21) 사이에 개재된 상기 제1 빈 공간(48a)을 포함할 수 있다. 상기 제2 게이트 구조체(69s)는, 도 2a에서 설명한 것과 같은, 상기 제2 게이트 전극(42s), 상기 제2 게이트 전극(42s) 상의 상기 제2 절연성 캐핑 패턴(62s), 상기 제2 게이트 전극(42s)과 상기 트렌치 소자분리 막(9) 사이에 개재된 제2 빈 공간(48s)을 포함할 수 있다. 상기 제1 소스/드레인 영역(12a)은 상기 제1 빈 공간(48a)과 상기 제2 빈 공간(48s) 사이에 배치될 수 있다.
상기 반도체 소자들(520)은 도 2a에서 설명한 상기 게이트 구조체(69)를 포함하거나, 또는 도 4a 내지 도 7에서 설명한 게이트 구조체들(169, 269, 369, 469) 중 어느 하나를 포함할 수 있다.
도 15는 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자를 포함하는다르 반도체 모듈(600)을 개략적으로 나타낸 도면이다.
도 15를 참조하면, 반도체 모듈(600)은 모듈 기판(610) 상에 형성된 반도체 소자(630)를 포함할 수 있다. 상기 반도체 소자(630)는 도 1 내지 도 12c를 참조하여 설명한 본 발명의 기술적 사상의 실시예들 중 어느 하나의 실시예에 따른 반도체 소자이거나, 또는 이러한 반도체 소자를 포함하는 반도체 패키지일 수 있다.
상기 반도체 모듈(600)은 상기 모듈 기판(610) 상에 실장된 마이크로프로세서(620)를 더 포함할 수 있다. 상기 모듈 기판(610)의 적어도 한 변에는 입출력 터미널들(640)이 배치될 수 있다.
상기 마이크로 프로세서(620)는 도 1 내지 도 12c를 참조하여 설명한 본 발명의 기술적 사상의 실시예들에서 설명한 게이트 구조체들 중 어느 하나의 게이트 구조체를 갖는 트랜지스터를 포함할 수 있다.
도 16은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 포함하는 전자 시스템(700)을 개념적으로 도시한 블록도이다.
도 16을 참조하면, 전자 시스템(700)은 바디(Body; 710)를 포함할 수 있다. 상기 바디(710)는 마이크로 프로세서 유닛(Micro Processor Unit; 720), 파워 공급 유닛(Power Unit; 730), 기능 유닛(Function Unit; 740), 및/또는 디스플레이 컨트롤러 유닛(Display Controller Unit; 750)을 포함할 수 있다. 상기 바디(710)는 인쇄 회로기판(PCB) 등을 갖는 시스템 보드 또는 마더 보드(Mother Board)일 수 있다.
상기 마스크로 프로세서 유닛(750)은 도 1 내지 도 12c를 참조하여 설명한 본 발명의 기술적 사상의 실시예들에서 설명한 게이트 구조체들 중 어느 하나의 게이트 구조체를 갖는 트랜지스터를 포함할 수 있다.
상기 마이크로 프로세서 유닛(720), 상기 파워 공급 유닛(730), 상기 기능 유닛(740), 및 상기 디스플레이 컨트롤러 유닛(750)은 상기 바디(710)상에 실장 또는 장착될 수 있다. 상기 바디(710)의 상면 혹은 상기 바디(710)의 외부에 디스플레이 유닛(760)이 배치될 수 있다. 예를 들면, 상기 디스플레이 유닛(760)은 상기 바디(710)의 표면 상에 배치되어 상기 디스플레이 컨트롤러 유닛(750)에 의해 프로세싱된 이미지를 표시할 수 있다. 상기 파워 공급 유닛(730)은 외부의 전원 등으로부터 일정 전압을 공급받아 이를 다양한 전압 레벨로 분기하여 마이크로 프로세서 유닛(720), 기능 유닛(740), 디스플레이 컨트롤러 유닛(750) 등으로 공급할 수 있다. 상기 마이크로 프로세서 유닛(720)은 상기 파워 공급 유닛(730)으로부터 전압을 공급받아 상기 기능 유닛(740)과 상기 디스플레이 유닛(760)을 제어할 수 있다.
상기 기능 유닛(740)은 다양한 전자 시스템(700)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(700)이 휴대폰 같은 모바일 전자 제품인 경우 상기 기능 유닛(740)은 다이얼링, 또는 외부 장치(External Apparatus; 770)와의 교신으로 상기 디스플레이 유닛(760)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 무선 통신 기능을 수행할 수 있는 여러 구성 요소들을 포함할 수 있으며, 카메라를 포함하는 경우, 이미지 프로세서(Image Processor)의 역할을 할 수 있다.
다른 실시예에서, 상기 전자 시스템(700)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 상기 기능 유닛(740)은 메모리 카드 컨트롤러일 수 있다. 상기 기능 유닛(740)은 유선 혹은 무선의 통신 유닛(Communication Unit; 780)을 통해 외부 장치(770)와 신호를 주고 받을 수 있다.
또한, 상기 전자 시스템(700)이 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 필요로 하는 경우, 상기 기능 유닛(740)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다.
도 17은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 포함하는 다른 전자 시스템(800)을 개략적으로 도시한 블록도이다.
도 17을 참조하면, 전자 시스템(800)은 본 발명의 기술적 사상의 실시예에 따른 반도체 소자를 포함할 수 있다. 상기 전자 시스템(800)은 모바일 기기 또는 컴퓨터를 제조하는데 사용될 수 있다. 예를 들어, 전자 시스템(800)은 메모리 시스템(812), 마이크로프로세서(814), 램(816) 및 버스(820)를 사용하여 데이터 통신을 수행하는 유저 인터페이스(818)를 포함할 수 있다. 마이크로프로세서(814)는 전자 시스템(800)을 프로그램 및 컨트롤할 수 있다. 램(816)은 마이크로프로세서(814)의 동작 메모리로 사용될 수 있다. 마이크로프로세서(814), 램(816) 및/또는 다른 구성 요소들은 단일 패키지 내에 조립될 수 있다. 마이크로프로세서(814), 메모리 시스템(812) 및/또는 램(816)은 본 발명의 기술적 사상의 실시예에 따른 게이트 구조체를 포함하는 트랜지스터 또는 반도체 소자를 포함할 수 있다.
유저 인터페이스(818)는 전자 시스템(800)으로 데이터를 입력하거나 또는 전자 시스템(800)으로부터 출력하는데 사용될 수 있다. 메모리 시스템(812)은 마이크로프로세서(814) 동작용 코드들, 마이크로프로세서(814)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 메모리 시스템(812)은 컨트롤러 및 메모리를 포함할 수 있다.
도 18은 본 발명의 기술적 사상의 실시예에 따른 반도체 소자를 포함하는 모바일 무선 폰(900)을 개략적으로 도시한 도면이다. 상기 모바일 무선 폰(900)은 본 발명의 기술적 사상의 실시예에 따른 게이트 구조체를 포함하는 트랜지스터 또는 반도체 소자를 포함할 수 있다. 모바일 무선 폰(900)은 태블릿 PC로 이해될 수도 있다. 더 나아가, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자는 태블릿 PC 외에도, 노트북 같은 휴대용 컴퓨터, mpeg-1 오디오 레이어 3 (MP3) 플레이어, MP4 플레이어, 네비게이션 기기, 솔리드 스테이트 디스크(SSD), 테이블 컴퓨터, 자동차 및 가정용 가전 제품에 사용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
3 : 반도체 기판 6 : 필드 트렌치
9 : 트렌치 소자분리 막 10 : 활성 영역
12 : 소스/드레인 영역들 13 : 채널 영역
18 : 게이트 트렌치 21 : 게이트 유전체
26a, 26s : 하부 게이트 도전 패턴
38a, 38s : 상부 게이트 도전 패턴
42, 242, 342, 442 : 게이트 전극
48, 148, 248, 348, 448 : 에어-갭
62, 162, 262, 362, 462 : 절연성 캐핑 패턴
69, 169, 269, 369, 469 : 게이트 구조체
82 : 하부 절연 막
84 : 비트라인 구조체 86 : 상부 절연 막
90 : 제1 전극 92 : 스토리지 유전체
94 : 제2 전극 96 : 정보 저장 요소

Claims (20)

  1. 반도체 기판의 활성 영역 내에 배치된 제1 소스/드레인 영역 및 제2 소스/드레인 영역; 및
    상기 활성 영역을 가로지르며 상기 제1 및 제2 소스/드레인 영역들 사이에 배치된 게이트 구조체를 포함하되,
    상기 게이트 구조체는
    제1 부분 및 제1 부분 상의 제2 부분을 가지며, 상기 활성 영역의 상부면 보다 낮은 레벨에 배치된 게이트 전극;
    상기 게이트 전극 상의 절연성 캐핑 패턴;
    상기 게이트 전극과 상기 활성 영역 사이의 게이트 유전체; 및
    상기 게이트 전극의 상기 제2 부분과 상기 활성 영역 사이의 빈 공간을 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 빈 공간은 상기 게이트 전극의 상기 제2 부분과 상기 게이트 유전체 사이에 배치된 반도체 소자.
  3. 제 1 항에 있어서,
    상기 빈 공간은 상기 제1 및 제2 소스/드레인 영역들과 마주보는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 게이트 전극은 하부 게이트 도전성 패턴 및 상부 게이트 도전성 패턴을 포함하되,
    상기 하부 게이트 도전성 패턴은 상기 상부 게이트 도전성 패턴의 상부면 보다 낮은 레벨에 위치하며 상기 상부 게이트 도전성 패턴과 상기 게이트 유전체 사이에 개재된 반도체 소자.
  5. 제 4 항에 있어서,
    상기 빈 공간은 상기 하부 게이트 도전성 패턴과 상기 절연성 캐핑 패턴 사이에 개재되면서 상기 상부 게이트 도전성 패턴과 상기 게이트 유전체 사이에 개재된 반도체 소자.
  6. 제 4 항에 있어서,
    상기 하부 게이트 도전성 패턴과 상기 상부 게이트 도전성 패턴 사이의 중간 게이트 도전성 패턴을 더 포함하는 반도체 소자.
  7. 반도체 기판 내의 활성 영역을 가로지르는 게이트 트렌치; 및
    상기 게이트 트렌치 내의 게이트 전극;
    상기 게이트 전극 상의 절연성 캐핑 패턴;
    상기 게이트 전극과 상기 활성 영역 사이 및 상기 절연성 캐핑 패턴과 상기 활성 영역 사이의 게이트 유전체; 및
    상기 게이트 전극, 상기 절연성 캐핑 패턴 및 상기 게이트 유전체 사이의 빈 공간을 포함하는 반도체 소자.
  8. 제 7 항에 있어서,
    상기 게이트 전극은 하부 게이트 도전성 패턴 및 상부 게이트 도전성 패턴을 포함하되,
    상기 하부 게이트 도전성 패턴은 상기 상부 게이트 도전성 패턴의 상부면 보다 낮은 레벨에 위치하면서 상기 상부 게이트 도전성 패턴과 상기 게이트 유전체 사이에 개재된 반도체 소자.
  9. 제 8 항에 있어서,
    상기 빈 공간은 상기 하부 게이트 도전성 패턴, 상기 상부 게이트 도전성 패턴, 상기 절연성 캐핑 패턴 및 상기 게이트 유전체 사이에 배치된 반도체 소자.
  10. 제 7 항에 있어서,
    상기 빈 공간은 상기 게이트 유전체와 상기 게이트 전극 사이에 개재된 제1 부분 및 상기 게이트 유전체와 상기 절연성 캐핑 패턴 사이에 개재된 제2 부분을 포함하는 반도체 소자.
  11. 제 10 항에 있어서,
    상기 게이트 전극은 제1 부분 및 상기 제1 부분 상의 제2 부분을 갖고,
    상기 빈 공간의 상기 제1 부분은 상기 게이트 전극의 상기 제2 부분과 상기 게이트 유전체 사이에 개재된 반도체 소자.
  12. 반도체 기판 내에 형성되며 활성 영역을 한정하는 트렌치 소자분리 막;
    상기 활성 영역 내의 제1 게이트 트렌치;
    상기 트렌치 소자분리 막 내의 제2 게이트 트렌치;
    상기 제1 게이트 트렌치 양 옆의 상기 활성 영역 내에 형성된 제1 소스/드레인 영역 및 제2 소스/드레인 영역;
    상기 제1 게이트 트렌치 내의 제1 게이트 구조체; 및
    상기 제2 게이트 트렌치 내의 제2 게이트 구조체를 포함하되,
    상기 제1 게이트 구조체는
    제1 게이트 전극;
    상기 제1 게이트 전극 상의 제1 절연성 캐핑 패턴;
    상기 제1 게이트 전극과 상기 활성 영역 사이, 및 상기 제1 절연성 캐핑 패턴과 상기 활성 영역 사이의 게이트 유전체; 및
    상기 제1 소스/드레인 영역과 상기 제1 게이트 전극 사이의 제1 빈 공간을 포함하고,
    상기 제2 게이트 구조체는 제2 게이트 전극, 제2 절연성 캐핑 패턴 및 제2 빈 공간을 포함하는 반도체 소자.
  13. 제 12 항에 있어서,
    상기 제2 절연성 캐핑 패턴은 상기 제2 게이트 전극 상에 배치되고,
    상기 제2 빈 공간은 상기 제2 게이트 전극의 상부 측면과 상기 트렌지 소자분리 막 사이에 배치된 반도체 소자.
  14. 제 12 항에 있어서,
    상기 제1 게이트 전극은 제1 하부 게이트 도전성 패턴 및 제1 상부 게이트 도전성 패턴을 포함하고,
    상기 제2 게이트 전극은 제2 하부 게이트 도전성 패턴 및 제2 상부 게이트 도전성 패턴을 포함하되,
    상기 제1 하부 게이트 도전성 패턴은 상기 제1 상부 게이트 도전성 패턴의 상부면 보다 낮은 레벨에 위치하면서 상기 제1 상부 게이트 도전성 패턴과 상기 게이트 유전체 사이에 배치되고,
    상기 제2 하부 게이트 도전성 패턴은 상기 제2 상부 게이트 도전성 패턴의 상부면 보다 낮은 레벨에 위치하면서 상기 제2 상부 게이트 도전성 패턴과 상기 트렌치 소자분리 막 사이에 배치된 반도체 소자.
  15. 제 14 항에 있어서,
    상기 제1 빈 공간은 상기 제1 하부 게이트 도전성 패턴과 상기 제1 절연성 캐핑 패턴 사이, 및 상기 제1 상부 게이트 도전성 패턴과 상기 게이트 유전체 사이에 개재된 반도체 소자.
  16. 제 14 항에 있어서,
    상기 제2 빈 공간은 상기 제2 하부 게이트 도전성 패턴과 상기 제2 절연성 캐핑 패턴 사이, 및 상기 제2 상부 게이트 도전성 패턴과 상기 트렌치 소자분리 막 사이에 개재된 반도체 소자.
  17. 제 12 항에 있어서,
    상기 제1 소스/드레인 영역은 상기 제1 게이트 구조체와 상기 제2 게이트 구조체 사이, 및 상기 제1 절연성 캐핑 패턴과 상기 제2 절연성 캐핑 패턴 사이에 배치된 반도체 소자.
  18. 제 17 항에 있어서,
    상기 제1 빈 공간은 상기 제1 게이트 전극과 상기 제1 소스/드레인 영역 사이에 배치되고,
    상기 제2 빈 공간은 상기 제2 게이트 전극과 상기 제1 소스/드레인 영역 사이에 배치된 반도체 소자.
  19. 모듈 기판; 및
    상기 모듈 기판 상에 배치된 반도체 소자를 포함하되,
    상기 반도체 소자는
    반도체 기판 내에 형성되며 활성 영역을 한정하는 트렌치 소자분리 막;
    상기 활성 영역 내의 제1 소스/드레인 영역 및 제2 소스/드레인 영역;
    상기 제1 및 제2 소스/드레인 영역들 사이의 상기 활성 영역 내에 배치된 제1 게이트 구조체;
    상기 트렌치 소자분리 막 내에 배치된 제2 게이트 구조체;
    상기 제1 소스/드레인 영역과 전기적으로 연결된 정보 저장 요소; 및
    상기 제2 소스/드레인 영역과 전기적으로 연결된 비트라인 구조체를 포함하고,
    상기 제1 게이트 구조체는
    제1 게이트 전극;
    상기 제1 게이트 전극 상의 제1 절연성 캐핑 패턴;
    상기 제1 게이트 전극과 상기 활성 영역 사이의 게이트 유전체; 및
    상기 제1 게이트 전극과 상기 게이트 유전체 사이에 개재된 제1 빈 공간을 포함하고,
    상기 제2 게이트 구조체는
    제2 게이트 전극;
    상기 제2 게이트 전극 상의 제2 절연성 캐핑 패턴; 및
    상기 제2 게이트 전극과 상기 트렌치 소자분리 막 사이에 개재된 제2 빈 공간을 포함하는 반도체 모듈.
  20. 제 19 항에 있어서,
    상기 제1 소스/드레인 영역은 상기 제1 빈 공간과 상기 제2 빈 공간 사이에 배치된 반도체 모듈.
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