CN107204323B - 半导体结构及其制造方法 - Google Patents

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Abstract

本发明实施例提供一种半导体结构及其制造方法，其包括半导电衬底和半导电衬底中的掺杂区。掺杂区具有与半导电衬底相反的导电类型。半导体结构还包含掺杂区中的电容器，其中电容器包括多个电极并且多个电极彼此绝缘。半导体结构进一步包含电容器中的并且被多个电极包围的插塞。

Description

半导体结构及其制造方法
技术领域
背景技术
包括半导体装置的电子设备对于许多现代应用是必不可少的。材料和设计方面的技术进步产生了许多代半导体装置，每代的电路都比前一代更小并且更复杂。在进步和创新过程中，功能密度(即，每个芯片区域的互连装置的数目)总体上增加，同时几何大小(即，可使用制造过程产生的最小组件)减少。这样的进步增加了处理和制造半导体装置的复杂度。
在现代的集成电路(IC)制造中，芯片上电容器可供用于大量应用，例如动态随机存取存储器(DRAM)、电压控制振荡器和运算放大器。所述电容器可以用于提供电路与芯片其余部分产生的不期望干扰或噪声之间的解除关联。
电容器通常设计成具有高的高宽比以便实现高密度布局。然而，随着芯片逐渐制造得更薄，含有芯片的晶片的硬度和稳固性可能更容易受损，因为晶片连同嵌入特征未能提供充分的耐应力性能。因此，需要一种电容器的改进的结构和制造方法。
发明内容
附图说明
当结合附图阅读时，从以下实施方式最好地理解本发明实施例的各方面。应注意，根据行业中的标准惯例，各种特征未按比例绘制。实际上，为了论述清楚起见，可以任意增加或减小各种特征的尺寸。
图1A是根据本发明的一些实施例的半导体结构的示意图。
图1B是根据本发明的一些实施例的半导体结构的示意图。
图1C是根据本发明的一些实施例的半导体结构的示意图。
图2A-2T是根据本发明的一些实施例的制造半导体结构的示意图。
具体实施方式
以下揭示内容提供用于实施所提供的标的物的不同特征的许多不同实施例或实例。下文描述组件和布置的特定实例以简化本揭示内容。当然，这些只是实例且并不意欲为限制性。例如，在以下描述中，第一特征在第二特征上方或上的形成可包含第一特征及第二特征直接接触地形成的实施例，且还可包含额外特征可在第一特征与第二特征之间形成使得第一特征及第二特征可不直接接触的实施例。另外，本揭示内容可在各种实例中重复参考标号和/或字母。此重复是出于简化和清楚的目的，且本身并不指定所论述的各种实施例和/或配置之间的关系。
另外，本文中为易于描述而使用例如“在……下”、“在……下方”、“下部”、“在……上方”、“上部”等等的空间相对术语，以描述如图中所说明的一个元件或特征与另一元件或特征的关系。除图式中所描绘的定向以外，空间相对术语意图涵盖在使用或操作中的装置的不同定向。设备可以其它方式定向(旋转90度或处于其它定向)，且本文中所使用的空间相对描述词同样可相应地进行解释。
近年来，芯片上电容器的设计和制造经历了快速进展。此包含高级半导体电路和装置中常见的深沟槽电容器的开发。此些深沟槽电容器通常设计成包括折叠和延伸的电极和绝缘电介质材料，以便用减小的裸片区域提供增加的电容。因此，在电容器内形成沟槽。随着电容要求增加，电容器深度与电容器宽度(也称为高宽比)的比率将相应地放大，因此所形成的沟槽将变得更深。此外，更深的沟槽将沿着晶片的厚度方向而非水平方向寻找更多空间。
另一方面，现代的半导体装置持续寻求减小装置大小。此外，对于便携式应用，还要求将裸片厚度制造得更薄。举例来说，需要晶片包含大约30um到大约70um的厚度。因此，变薄的晶片可能对于任何制造或封装过程导致的应力更脆弱。此外，例如空洞或接缝之类的工艺缺陷可能存在于所制造的半导体装置中，在接触特征之间或狭窄的通孔内。例如深沟槽电容器中的沟槽之类的半导体组件中留下的不期望的空洞或接缝将损害晶片的支撑强度。因此，可能会发生晶片开裂。此外，可能会因为接缝的不佳电特性而导致电路性能降低。
本发明实施例论述一种具有填充沟槽的深沟槽电容器结构。在一些实施例中，沟槽中不存在接缝或空洞。半导体晶片的硬度可以相应地改进。因此，有效地减少了晶片开裂的风险，同时可以维持晶片薄化要求。
图1A是根据本发明的一些实施例的半导体结构100的示意图。半导体结构100包括半导体衬底202、电容器205、插塞224、互连结构240和金属层250。电容器205具有掺杂区204、电极212、214和218和电介质210、213和216。
半导体衬底202包含半导体材料，例如硅。在一个实施例中，半导体衬底202可以包含其它半导体材料，例如锗化硅、碳化硅、砷化镓等等。在本实施例中，半导体衬底202是p型半导体衬底(受体型)或n型半导体衬底(供体型)。替代地，半导体衬底202包含另一元素半导体，例如锗；化合物半导体，包含碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或其组合。在又一替代方案中，半导体衬底202是绝缘体上半导体(SOI)。在其它替代方案中，半导体衬底202可以包含掺杂外延层、梯度半导体层和/或半导体层上覆另一不同类型的半导体层，例如锗化硅层上的硅层。
掺杂区204在半导体202中。在一些实施例中，掺杂区204是p阱结构、n阱结构或双阱结构。掺杂区204中的掺杂浓度大于半导体衬底202。在一个实施例中，掺杂区204包含与半导体衬底202的第二掺杂剂类型相反的第一掺杂剂类型。举例来说，半导体衬底202是n型衬底，并且掺杂区204是p型阱。掺杂区204被配置为电容器205的电极。在本实施例中，为了图示说明，展示了安置在电容器205中的掺杂区204。替代布置，例如几个邻近电容器，共用掺杂区204以作为其共同电极，在本发明实施例的设想范围内。
除了电极204之外，电容器205还包含一些电极212、214和218。基本电容器单元需要一对电极以累积电荷。对于每个电极对，两个邻近电极接近但是间隔开，并且彼此电绝缘，以便在充电时执行电荷累积和储存。参看图1A，可以通过掺杂区(例如掺杂区204)和电极(例如电极212)形成电极对。电介质210在掺杂区204与电极212之间提供电绝缘。
在一些实施例中，通过电极212和电极214形成另一电极对。电极212和214接近但是隔开并且彼此电绝缘。在一些实施例中，电介质213在电极212与电极214之间提供电绝缘。
此外，在一些实施例中，通过电极214和电极218形成电极对。电极214和218接近但是隔开并且彼此电绝缘。在一些实施例中，电介质216在电极214与电极218之间提供电绝缘。在本发明的实施例中，电容器205提供至少三个电容器单元。为了图示说明，展示了电极和相关联电介质的数目。电极和伴随的电介质的其它数目也在本发明实施例的设想范围内。
在一些实施例中，电极212、214和218由例如多晶硅(多晶硅)材料之类的半导体材料制成。在其它实施例中，电极212、214和218由例如金、银、铜、铝和钨或其合金之类的导电材料形成。
在一些实施例中，电介质210、213和216由例如高k电介质材料之类的电介质材料制成。高k电介质材料的实例包含HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、二氧化铪-氧化铝合金(HfO2—Al2O3)、其它合适的高k电介质材料和/或其组合。
电容器205安置在掺杂区204的深沟槽中，其中沟槽通常形成有高的高宽比。因此，电极212、214和218的侧壁在半导体衬底202中进一步向下延伸。充电区域和电容可以相应地增加。此外，电介质210、213或216的厚度设计成相对较薄。这将节省电容器体积并且进一步增加所得的电容。在一些实施例中，电极212、214和218可以用相同或不同材料形成。在一些实施例中，电介质210、213和216可以用相同或不同电介质材料形成。
互连结构240安置在半导体衬底202上。互连结构240通常在后段工艺(BEOL)操作中形成，并且配置成将电容器205和半导体衬底202中的其它电气组件与另一层电耦合。在一些实施例中，互连结构240将电容器205与上覆金属层250电耦合。互连结构240可以包含导电通孔242、244、246和248和层间电介质(ILD)241。接触通孔242、244、246和248形成于ILD 241中，并且可以分别电耦合到电极204、212、214和218。
导电通孔242、244、246和248可以由例如铝、金、银和钨之类的导电材料形成。ILD241可以由多种电介质材料形成，例如氧化物(例如锗氧化物)、氮氧化物(例如磷化镓氮氧化物)、二氧化硅(SiO2)、含氮氧化物(例如含氮SiO2)、氮掺杂氧化物(例如N2植入SiO2)、氮氧化硅(SixOyNz)等等。
金属层250安置在互连结构240上。金属层250经配置以将装置或组件与半导体衬底202上的其它装置电连接。金属层250可以包含耦合到参考电力电平(例如电力供应器电平或接地电平)的金属线252或254。可以通过金属线252和254执行用于电容器205的充电及放电操作。在一些实施例中，金属线252可以向电极204和214供应高电压电平，同时金属线254可以将电极212和218连接到低电压电平。
插塞224在电容器205中。插塞224具有高的高宽比。在一些实施例中，插塞224的高宽比是从大约20到大约80。在一些实施例中，插塞224的高宽比是从大约55到大约80。在一些实施例中，插塞224的高宽比是从大约30到大约50。
在一些实施例中，插塞224具有从横截面图看平行的侧壁。在一些实施例中，插塞224具有从顶表面224A到底表面224B逐渐变窄的侧壁。插塞224具有从它的侧壁的任何位置测量到的宽度LL。在一些实施例中，从顶表面224A测量到的宽度L1大于从离开顶表面224A的任何其它位置测量到的宽度LL。
在一些实施例中，插塞224是导电的或半导体的。插塞224被配置为电极218的延伸部分，且因而被看作是电容器205的一部分。在一些实施例中，插塞224由与电极218相同的材料制成。
在一些实施例中，电极212、214和218沿着平行于半导体衬底202的顶表面202A的水平方向延伸。此外，互连结构240的导电通孔与插塞224的顶表面224A隔开。此布置为电极与对应的导电通孔的耦合提供充分的空间。在一些实施例中，插塞224与最靠近的导电通孔之间的偏移是从大约0.05um到大约0.3um。在一些实施例中，插塞224与最靠近的导电通孔之间的偏移是从大约0.5um到大约3um。在一些实施例中，插塞224与最靠近的导电通孔之间的偏移是从大约0.5um到大约1um。顶表面224A被界定为从电极218中暴露的表面。顶表面224A也是与层间电介质(ILD)241介接的表面。在一些实施例中，插塞224与最靠近的导电通孔之间的偏移是从大约0.1*L1到大约2*L1。在一些实施例中，插塞224与最靠近的导电通孔之间的偏移是从大约0.1*L1到大约L1。在一些实施例中，插塞224与最靠近的导电通孔之间的偏移是从大约0.1*L1到大约0.5*L1。
在一些实施例中，插塞224可以与电容器205电绝缘。举例来说，插塞224可以与电极218、214或212或掺杂区204电绝缘。在一些实施例中，插塞可以由不同于电极218的材料的材料制成。举例来说，插塞224包括电介质或多晶硅材料。在一些实施例中，插塞可包括导电材料，例如铜、铝、金、银或钨。
图1B是根据本发明的一些实施例的图1A的半导体结构100的放大示意图。具体来说，图1B中图解说明了插塞224的结构和其邻近特征。可以根据不同场景确定插塞224的形状和材料。举例来说，插塞224可以包含多层结构。替代地，插塞224从横截面图看可以包含不同的形状。
参看图1B，插塞224包含间隔件221和芯部分225。间隔件221形成在电极218的底表面上。在一些实施例中，间隔件221的至少一部分安置于芯部分225与电极218之间。在一些实施例中，间隔件221基本上沿着电极218的侧壁218A形成内衬。
在一些实施例中，间隔件221经形成以包围芯部分225。待由芯部分225填充的所得沟槽从其底部变窄。在一些实施例中，芯部分225从横截面图看可以具有逐渐变窄的形状。顶表面225A的面积大于底表面225B的面积。
芯部分225的顶表面225A接触电容器205外部的元件。在本实施例中，参看图1A和1B，顶表面225A接触互连结构240。底表面225B接触电介质222。底表面225B具有宽度L4。此外，芯部分225可以在顶表面225A与底表面225B之间的位置具有横向宽度L3。在一些实施例中，顶表面225A具有宽度L2，其大于宽度L4。在一些实施例中，宽度L2大于宽度L3。在一些实施例中，宽度L3大于宽度L4。在本实施例中，芯部分225被视为被间隔件221包围和界定的另一插塞。
在现有的深沟槽电容器中，在形成最上电极218之后形成的沟槽通常包含跨越电极218的侧壁均匀分布的横向宽度。因此，在插塞224的形成操作期间，在沟槽的顶部拐角生长的沉积悬垂物部分可以使插塞224的顶表面处的开口在插塞224内部被完全沉积之前关闭。与此相反，本发明实施例在芯部分225形成之前安置间隔件221。因此，间隔件221可以增强逐渐变窄的芯部分225的填充性能。因此，可以实现无空洞或者无接缝的深沟槽电容器。
在一些实施例中，间隔件221可以由多种材料形成，例如氧化物(例如锗氧化物)、氮化物、氮氧化物(例如磷化镓氮氧化物)、二氧化硅(SiO2)、含氮氧化物(例如含氮SiO2)、氮掺杂氧化物(例如N2植入SiO2)、氮氧化硅(SixOyNz)、正硅酸乙酯(TEOS)等等。
在一些实施例中，电介质220形成于间隔件221与电极218之间。电介质220可以由多种材料形成，例如氧化物(例如锗氧化物)、氮化物、氮氧化物(例如磷化镓氮氧化物)、二氧化硅(SiO2)、含氮氧化物(例如含氮SiO2)、氮掺杂氧化物(例如N2植入SiO2)、氮氧化硅(SixOyNz)、正硅酸乙酯(TEOS)等等。
类似地，在一些实施例中，电介质222形成于间隔件221与芯部分225之间。电介质220和222可以沿着电极218的顶表面延伸。在一些实施例中，间隔件221具有等于电极218的顶表面或电介质220的顶表面(倘若存在电介质220)的顶部水平。电介质222可以由多种材料形成，例如氧化物(例如锗氧化物)、氮氧化物(例如磷化镓氮氧化物)、二氧化硅(SiO2)、含氮氧化物(例如含氮SiO2)、氮掺杂氧化物(例如N2植入SiO2)、氮氧化硅(SixOyNz)、正硅酸乙酯(TEOS)等等。
图1C是根据本发明的一些实施例的图1A的半导体结构100的另一放大示意图。芯部分225可以接触电极218。在一些实施例中，芯部分225可以与电极218电连接。举例来说，参看图1C，去除芯部分225的底表面225B处的电介质220的至少一部分。因此，芯部分225接触电极218，并且底表面225B在芯部分225与电极218之间的界面处。在本实施例中，芯部分225被视为被间隔件221和电极218包围并且界定的又一插塞。
在一些实施例中，电介质220具有开口，电极218通过所述开口与芯部分225物理或电连接。开口具有类似于芯部分225的底表面224B的宽度L4的宽度。在一些实施例中，芯部分225的顶表面225A大于电介质220的开口的宽度L4。
在一些实施例中，芯部分经配置以电耦合到电极218。在一些实施例中，芯部分225包含与电极218相同的材料，例如多晶硅。在一些实施例中，芯部分225可以包含导电材料，例如铜、铝或钨。用于芯部分225的半导体或导电材料通过电介质220的开口电耦合电极218，使得插塞224能够充当电极218的延伸部分，并且用类似于电极218的方式起作用。
图2A到图2Q展示根据本发明的一些实施例的在各个阶段制造的图1A的半导体结构100的横截面图。在图2A中，提供半导体衬底202。在一些实施例中，至少一个晶体管结构(未图示)可以形成于半导体衬底202中。半导体衬底202具有第一掺杂剂类型，例如P型。
参看图2B，掺杂区204形成于半导体衬底202中。掺杂区204具有与第一掺杂类型相反的第二掺杂类型，例如N型掺杂剂。掺杂区204可以用高于半导体衬底202的掺杂浓度形成。在一些实施例中，掺杂浓度具有从大约1E19cm-3到大约1E21cm-3的范围。在一些实施例中，掺杂浓度具有从大约1E19cm-3到大约1E20cm-3的范围。在一些实施例中，掺杂浓度具有从大约1E20cm-3到大约1E21cm-3的范围。在一些实施例中，通过在半导体衬底202上沉积掩模层(未单独展示)而形成掺杂区204。通过蚀刻操作将掩模层图案化以形成用于掺杂区204的期望开口。接着，通过离子植入操作向图案化半导体衬底202供应掺杂剂。掩模层经配置以使离子通过暴露的开口。在防止掺杂剂扩散到半导体衬底202的其余部分中的同时相应地形成掺杂区204。在一些实施例中，可以通过例如POCl3掺杂方法或其它掺杂方法的合适的工艺形成掺杂区204。
参看图2C，沟槽206形成于掺杂区204中。在一些实施例中，沟槽206具有宽度W1和深度D1，并且深度D1与宽度W1的高宽比是大概从大约30到大约1000。举例来说，沟槽206可以是大概1.2um宽和大约36um深。形成沟槽206，其中沟槽掩模(未图示)安置在掺杂区204上。沟槽掩模可以是光致抗蚀剂掩模或硬掩模，例如氮化物。接着，在沟槽掩模处在合适位置的情况下执行蚀刻操作。通过合适的蚀刻工艺，例如干式蚀刻操作，形成沟槽206。在一些实施例中，本操作中的干式蚀刻包含采用含氟气体的反应性离子蚀刻(RIE)。在完成沟槽206之后去除沟槽掩模。在一些实施例中，图2B和图2C中的操作顺序可以互换。
图2D到图2I展示了电容器205的其余部分的形成。电容器205由包括交错的电介质和电极的堆叠结构形成。在本实施例中，电介质210毯式沉积在掺杂区204和半导体衬底202的一部分上，如图2D中所示。电介质210可以通过多种技术形成，例如，高密度电感耦合等离子体(ICP)沉积、溅镀、物理气相沉积(PVD)、化学气相沉积(CVD)、低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)等等。
在图2E中，电极212保形地形成在电介质210上。在一些实施例中，电极212从其侧壁部分地包围电介质210。电极212可以通过多种技术形成，例如高密度电离金属等离子体(IMP)沉积、高密度电感耦合等离子体(ICP)沉积、溅镀、物理气相沉积(PVD)、化学气相沉积(CVD)、低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)等等。
在一些实施例中，分别参看图2F到图2I按顺序在彼此上形成电介质213、电极214、电介质216和电极218。此外，电介质213和216和电极214和218中的每一个在半导体衬底202的顶表面上延伸。此外，前述电介质和电极的下伏层中的每一个从其侧壁部分地包围上覆层。电介质213、电极214、电介质216和电极218可以通过多种技术形成，例如高密度电感耦合等离子体(ICP)沉积、溅镀、物理气相沉积(PVD)、化学气相沉积(CVD)、低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)等等。
参看图2J，在一些实施例中，电介质220保形地沉积在电极218上。电介质220可以包含例如正硅酸乙酯(TEOS)之类的电介质材料，并且通过多种技术形成，例如，高密度电感耦合等离子体(ICP)沉积、溅镀、物理气相沉积(PVD)、化学气相沉积(CVD)、低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)等等。
在图2K中，电介质材料219毯式沉积在电容器205上并且填充沟槽206。然而，由于电容器205的高的高宽比的几何形状，沟槽206中可能会存在空洞或接缝。因此，参看图2L执行蚀刻工艺以回蚀电介质材料219以便形成间隔件221。可以通过等离子体蚀刻操作执行这个工艺，例如电感耦合等离子体(ICP)蚀刻，其中蚀刻在电介质220处停止。在一些实施例中，在回蚀操作之后，使用化学机械抛光(CMP)操作从电介质220的顶表面去除电介质材料219的暴露在沟槽206外部的多余部分。在同一时间，修改沟槽206以包含从横截面图截取的从顶表面到底表面的逐渐变窄的侧壁。
在一些实施例中，在形成电介质220和间隔件221之前，执行另一蚀刻操作以修整电极218的上部拐角部分218B。因此，沟槽206的顶表面处的宽度(并且还有稍后形成的芯部分225的宽度)将大于沟槽206的底表面。
在一些实施例中，如图2M中所示，形成间隔件221的蚀刻操作进一步在电介质220的底部形成开口，并且在电极218处停止。此蚀刻使电极218的一部分暴露于沟槽206，并且使得能够在有待形成的芯部分225与电极218之间进行电连接。可以通过蚀刻操作控制间隔件221的轮廓和电介质220的开口的宽度。
图2L和图2M的操作可以增强芯部分225的填充，而不会在形成插塞224的沉积操作期间在沟槽206内部形成不期望的空洞或接缝。在一些实施例中，在没有间隔件221的情况下，可以在单单电极218的拐角218B的修整操作的帮助下(可能仍然必需沉积电介质220)形成插塞224。
在一些实施例中，在图2N中，电介质222可以保形地沉积在间隔件221的侧壁和电介质220的底部的一部分上，以及电介质220的顶表面的一部分上。电介质222可以通过多种技术形成，例如高密度电感耦合等离子体(ICP)沉积、溅镀、物理气相沉积(PVD)、化学气相沉积(CVD)、低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)等等。
参看图2O，芯部分225毯式沉积在电介质222和沟槽206上。芯部分225覆盖电介质222的顶表面，并且填充沟槽206。沉积操作可以通过等离子体沉积工艺执行，例如物理气相沉积(PVD)或化学气相沉积(CVD)，包含等离子体增强化学气相沉积(PECVD)。在一些实施例中，可以通过用于填充导电材料的镀敷工艺来执行沉积。在一些实施例中，如图2P中所示，沉积工艺之后是例如通过化学机械抛光(CMP)使芯部分225平面化，以移除电介质222的顶表面上的残留物。在一些实施例中，芯部分225的顶表面可以等于或低于电介质222的平面化顶表面。
图2Q展示了根据本发明的一些实施例的图案化电极区230、232和234的形成。在电容器205的堆叠结构上图案化光致抗蚀剂层(未图示)，以暴露图案化电极区230。通过例如干式蚀刻操作之类的合适的蚀刻操作形成图案化电极区230以移除电极层218和电介质220和222的不期望部分。在一些实施例中，本操作中的干式蚀刻包含采用含氟气体的反应性离子蚀刻(RIE)。在一些实施例中，按顺序形成图案化电极区232和234，其中图案化电极区232包含电极214和电介质216，并且图案化电极区234包含电极212和电介质213。
参看图2R，在半导体衬底202、电容器205和插塞224上形成互连结构240。ILD 241可以通过用于形成此结构的多种技术形成，例如，化学气相沉积(CVD)、低压CVD(LPCVD)、等离子体增强CVD(PECVD)、溅镀和物理气相沉积(PVD)、热生长等等。接着，在图2S中在ILD241内形成导电通孔242、244、246和248。下文描绘形成导电通孔的示范性操作。在ILD 241上图案化光致抗蚀剂(未图示)以便形成图案化的贯通孔。随后，导电金属举例来说通过常规镶嵌操作填充通孔。在形成孔之后剥掉光致抗蚀剂。在一些实施例中，通过电镀操作填充图案化孔。接着，使用化学机械抛光(CMP)操作、蚀刻操作或其组合从顶表面去除导电材料的多余部分。
在图2T中，在互连结构240上形成金属层250。在ILD 241上图案化光致抗蚀剂(未图示)，并且通过沉积操作在对应于导电通孔242、244、246和248的位置形成金属线252和254。接着剥掉光致抗蚀剂。
本发明实施例提供实施深沟槽电容器的几个优点。插塞成功地填充沟槽，并且在沟槽内部未留下间隙、空洞或接缝。填充材料可以是电介质材料、半导体材料或导电材料。此外，沟槽可经配置以在插塞形成于沟槽中之前包含逐渐变窄的形状，这样会改进插塞的填充性能。此些布置可以加强电容器以及安置有电容器的晶片的结构。因而消除了外来压力导致晶片开裂的风险。
本发明实施例提供一种半导体结构，其包括半导体衬底和半导体衬底中的掺杂区。掺杂区具有与半导体衬底相反的导电类型。半导体结构还包含掺杂区中的电容器，其中所述电容器包括多个电极并且所述多个电极彼此绝缘。半导体结构进一步包含电容器中的被多个电极包围的插塞。
本发明实施例提供一种半导体结构，其包括半导体衬底，所述半导体衬底包括沟槽。所述半导体结构还包含沟槽中的第一电极，以及沟槽中的部分地包围第一电极的第二电极。半导体结构进一步包含第一电极与第二电极之间的第一电介质，以及沟槽中的插塞。插塞被第二电极包围。
本发明实施例提供一种半导体结构，其包括半导体衬底、包括半导体衬底上的金属线的金属层和半导体中的电容器。所述电容器包括电耦合到金属线的至少一个电极和被至少一个电极包围的沟槽。所述半导体结构进一步包含填充沟槽的插塞。
前文概述若干实施例的特征使得所属领域的技术人员可以更好地理解本发明实施例的各方面。所属领域的技术人员应理解，他们可易于使用本发明作为设计或修改其它过程和结构以便实现本文中所介绍的实施例的相同目的和/或获得相同优点的基础。所属领域的技术人员还应认识到，此类等效构造并不脱离本发明的精神和范围，且他们可在不脱离本发明的精神和范围的情况下在本文中进行各种改变、替代和更改。

Claims (40)

1.一种半导体结构，其包括：
半导体衬底；
所述半导体衬底中的掺杂区，所述掺杂区具有与所述半导体衬底相反的导电类型；
所述掺杂区中的电容器，所述电容器包括多个电极并且所述多个电极彼此绝缘；
安置在所述多个电极中的一个上的第一电介质；以及
在所述电容器内延伸并被所述第一电介质包围的多层结构，其中所述多层结构包括接触所述第一电介质并暴露所述第一电介质的一部分的第二电介质。
2.根据权利要求1所述的半导体结构，其中所述多层结构进一步包含被所述第二电介质包围的导电材料。
3.根据权利要求1所述的半导体结构，其中所述多层结构与所述多个电极电绝缘。
4.根据权利要求1所述的半导体结构，其中所述多层结构电耦合到所述多个电极中的一个。
5.根据权利要求1所述的半导体结构，其中所述多层结构进一步包含与所述多个电极中的一个相同的材料。
6.根据权利要求1所述的半导体结构，其中所述多个电极中的每一个在所述半导体衬底的顶表面的一部分上延伸。
7.根据权利要求1所述的半导体结构，其中所述掺杂区与所述多个电极中的一个电绝缘。
8.根据权利要求1所述的半导体结构，其进一步包括互连结构，所述互连结构包括分别电耦合到所述掺杂区和所述多个电极中的每一个的多个导电通孔。
9.根据权利要求1所述的半导体结构，其中所述多层结构进一步包括钨。
10.根据权利要求1所述的半导体结构，其中所述多层结构具有约20至约80的高宽比。
11.一种半导体结构，其包括：
半导体衬底；
所述半导体衬底中的掺杂区，所述掺杂区具有与所述半导体衬底的导电类型相反的导电类型；
所述掺杂区中的电容器，所述电容器包括至少一个电极；
内衬于所述至少一个电极的侧壁上的电介质；以及
被所述电介质和所述至少一个电极横向包围的间隔件，所述间隔件具有底部接触所述电介质的第一部分并暴露所述电介质的第二部分。
12.根据权利要求11所述的半导体结构，其中所述间隔件包括电介质材料。
13.根据权利要求11所述的半导体结构，其中所述至少一个电极由多晶硅或导电材料制成。
14.一种半导体结构，其包括：
半导体衬底；
所述半导体衬底中的掺杂区，所述掺杂区具有与所述半导体衬底的导电类型相反的导电类型；
位在所述掺杂区中的电容器，其包括：
所述掺杂区中的第一电极；以及
在所述掺杂区中并且部分地包围所述第一电极的第二电极；
覆盖所述第一电极的第一介电层；以及
被所述第一介电层横向包围的间隔件，所述间隔件接触所述第一介电层的侧壁并限定暴露所述第一介电层的底部开口。
15.根据权利要求14所述的半导体结构，其中所述电容器进一步包括使所述第一电极和所述第二电极电绝缘的第二介电层。
16.根据权利要求14所述的半导体结构，其进一步包括被所述间隔件横向包围的第三介电层。
17.根据权利要求16所述的半导体结构，其中所述第三介电层与所述第一介电层的底部物理接触。
18.根据权利要求14所述的半导体结构，其进一步包括被所述间隔件横向包围的芯部分。
19.根据权利要求14所述的半导体结构，其中所述掺杂区是电耦合到所述第一电极。
20.根据权利要求14所述的半导体结构，其进一步包括金属层，所述金属层通过多个接触通孔电耦合到所述第一电极和所述第二电极。
21.一种半导体结构制造方法，其包括：
提供半导体衬底；
在所述半导体衬底中形成掺杂区；
在所述掺杂区中形成沟槽；
在所述沟槽中形成电容器，所述电容器包括交替布置的电极和第一介电层；
在所述沟槽中和所述电容器上沉积第一电介质材料；
蚀刻所述第一电介质材料以在所述电容器的最顶部介电层的侧壁上形成间隔件，所述间隔件暴露所述最顶部介电层的底部；以及
沉积位于所述沟槽中且被所述间隔件横向包围的芯部分。
22.根据权利要求21所述的方法，其中蚀刻所述第一电介质材料以在所述电容器的最顶部介电层的侧壁上形成间隔件包括蚀刻所述电容器的所述最顶部介电层的底部。
23.根据权利要求22所述的方法，其中所述电容器的电极的一部分通过所述电容器的所述最顶部介电层的所述经蚀刻底部暴露于所述沟槽。
24.根据权利要求21所述的方法，其中所述芯部分包括导电材料。
25.根据权利要求24所述的方法，其中所述芯部分电耦合到所述电容器的所述电极中的一个。
26.根据权利要求21所述的方法，其中所述芯部分包括顶表面和底表面，所述顶表面的宽度大于所述底表面的宽度。
27.根据权利要求21所述的方法，其进一步包括在将所述芯部分沉积在所述沟槽中之前，在所述间隔件上形成第二介电层。
28.根据权利要求27所述的方法，其中所述第二介电层的底部与所述电容器的所述最顶部介电层接触。
29.根据权利要求27所述的方法，其进一步包括图案化所述第二介电层和所述电容器，使得所述电容器的所述最顶部介电层与所述第二介电层具有共面侧壁。
30.根据权利要求27所述的方法，其进一步包括将所述芯部分蚀刻到所述第二介电层的上表面下方。
31.根据权利要求21所述的方法，其中所述沟槽具有介于约30与约1000之间的高宽比。
32.一种半导体结构制造方法，其包括：
提供半导体衬底；
在所述半导体衬底中形成掺杂区；
在所述掺杂区中蚀刻沟槽；
在所述沟槽中形成交替的导电层和介电层以形成电容器；
在所述沟槽中和所述电容器上形成间隔件和开口，所述开口穿过所述间隔件底部且暴露所述介电层中的最顶部介电层的一部分；以及
沉积芯部分以填充所述沟槽，所述芯部分被所述间隔件横向包围。
33.根据权利要求32所述的方法，其中所述掺杂区具有与所述半导体衬底的导电类型相反的导电类型。
34.根据权利要求32所述的方法，其中所述芯部分接触所述最顶部介电层的所述暴露部分。
35.根据权利要求32所述的方法，其中所述导电层中的每一个在所述半导体衬底的顶表面的一部分上延伸。
36.根据权利要求32所述的方法，其中所述掺杂区与所述电容器的所述多个导电层中的一个电绝缘。
37.根据权利要求32所述的方法，其进一步包括形成互连结构，所述互连结构包括电耦合到所述电容器的所述导电层的多个导电通孔。
38.根据权利要求37所述的方法，其中所述芯部分与所述导电通孔中的每一个间隔开。
39.根据权利要求37所述的方法，其中所述导电通孔中的每一个终止于所述电容器的相应导电层的水平部分上。
40.一种半导体结构制造方法，其包括：
提供半导体衬底；
在所述半导体衬底中形成掺杂区；
在所述掺杂区中蚀刻第一沟槽；
在所述第一沟槽中形成交替的导电层和第一介电层以形成电容器和所述电容器中的第二沟槽；以及
在所述第二沟槽中形成多层结构，包括：
在所述第二沟槽的侧壁上沉积间隔件；
沉积第二介电层以覆盖所述间隔件和所述电容器，所述第一介电层中的一个的底部接触所述间隔件和所述第二介电层；
在所述第二介电层上沉积芯部分材料以填充所述第二沟槽；以及
使所述芯部分材料凹陷到所述第二介电层的上表面下方。
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