TW201735376A - 半導體結構及其製造方法 - Google Patents

半導體結構及其製造方法 Download PDF

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Abstract

本揭露提供一種半導體結構，其包含一半導體基板及該半導體基板中之一摻雜區。該摻雜區具有與該半導體基板相反的一導電類型。該半導體結構亦包括該摻雜區中之一電容器，其中該電容器包含複數個電極且該複數個電極彼此絕緣。該半導體結構進一步包括該電容器中的且由該複數個電極包圍的一插塞。

Description

半導體結構及其製造方法
本發明實施例係有關半導體結構及其形成方法。
包含半導體裝置的電子設備對於許多現代應用而言係必不可少的。材料及設計方面的技術進步產生了許多代半導體裝置，每代的電路皆比前一代更小並且更複雜。在進步及創新過程中，功能密度(即，每個晶片區域的互連裝置的數目)總體上增加，同時幾何大小(亦即，可使用製造過程產生的最小組件)減少。此類進步增加了處理及製造半導體裝置之複雜度。 在現代的積體電路(IC)製造中，晶片上電容器可供用於大量應用，諸如動態隨機存取記憶體(DRAM)、電壓控制振盪器及運算放大器。該等電容器可以用於提供電路與晶片其餘部分產生的不期望干擾或雜訊之間的解耦。 電容器通常設計成具有高的縱橫比以便實現高密度佈局。然而，隨著晶片逐漸製造得更薄，含有晶片的晶圓的硬度及穩固性可能更容易受損，此係由於晶圓連同嵌入特徵未能提供充分的耐應力性能。因此，需要一種電容器的改進的結構及製造方法。
本揭露提供一種半導體結構，其包含半導體基板及半導體基板中的摻雜區。摻雜區具有與半導體基板相反的導電類型。半導體結構亦包括摻雜區中的電容器，其中該電容器包含複數個電極並且該複數個電極彼此絕緣。半導體結構進一步包括電容器中的被複數個電極包圍的插塞。 本揭露提供一種半導體結構，其包含半導體基板，該半導體基板包含溝槽。該半導體結構亦包括溝槽中的第一電極，以及溝槽中的部分地包圍第一電極的第二電極。半導體結構進一步包括第一電極與第二電極之間的第一介電質，以及溝槽中的插塞。插塞被第二電極包圍。 本揭露提供一種半導體結構，其包含半導體基板、包含半導體基板上的金屬線的金屬層及半導體中的電容器。該電容器包含電耦接到金屬線的至少一個電極及被至少一個電極包圍的溝槽。該半導體結構進一步包括填充溝槽的插塞。
以下揭示內容提供用於實施所提供的標的物的不同特徵的許多不同實施例或實例。下文描述組件及配置的特定實例以簡化本揭露。當然，此等僅為實例且並不意欲為限制性。例如，在以下描述中，第一特徵在第二特徵上方或上的形成可包括第一特徵及第二特徵直接接觸地形成的實施例，且亦可包括額外特徵可在第一特徵與第二特徵之間形成使得第一特徵及第二特徵可不直接接觸的實施例。另外，本揭露可在各種實例中重複參考標號及/或字母。此重複係出於簡化及清楚的目的，且本身並不指定所論述的各種實施例及/或組態之間的關係。 另外，本文中為易於描述而使用例如「在……下」、「在……下方」、「下部」、「在……上方」、「上部」及類似者的空間相對術語，以描述如圖中所繪示的一個元件或特徵與另一元件或特徵的關係。除圖式中所描繪的定向以外，空間相對術語意圖涵蓋在使用或操作中的裝置的不同定向。設備可以其他方式定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對描述詞同樣可相應地進行解釋。 近年來，晶片上電容器的設計及製造經歷了快速進展。此包括高級半導體電路及裝置中常見的深溝槽電容器的開發。此類深溝槽電容器通常設計成包含摺疊及延伸的電極及絕緣介電材料，以便用減小的晶粒區域提供增加的電容。因此，在電容器內形成溝槽。隨著電容要求增加，電容器深度與電容器寬度(亦稱為縱橫比)的比率將相應地放大，因此所形成的溝槽將變得更深。此外，更深的溝槽將沿著晶圓的厚度方向而非水平方向尋找更多空間。 另一方面，現代的半導體裝置持續尋求減小裝置大小。此外，對於攜帶型應用，亦要求將晶粒厚度製造得更薄。舉例而言，需要晶圓包括約30 um至約70 um的厚度。因此，變薄的晶圓可能對於任何製造或封裝過程導致的應力更脆弱。此外，諸如空洞或接縫之類的製程缺陷可能存在於所製造的半導體裝置中，在接觸特徵之間或狹窄的通路內。諸如深溝槽電容器中的溝槽之類的半導體組件中留下的不期望的空洞或接縫將損害晶圓的支撐強度。因此，可能會發生晶圓開裂。此外，可能會因為接縫的不佳電特性而導致電路性能降低。 本揭露論述一種具有填充溝槽的深溝槽電容器結構。在一些實施例中，溝槽中不存在接縫或空洞。半導體晶圓的硬度可以相應地改進。因此，有效地減少了晶圓開裂的風險，同時可以維持晶圓薄化要求。 圖1A為根據本揭露的一些實施例的半導體結構100的示意圖。半導體結構100包含半導體基板202、電容器205、插塞224、互連結構240及金屬層250。電容器205具有摻雜區204、電極212、214及218以及介電質210、213及216。 半導體基板202包括半導體材料，諸如矽。在一個實施例中，半導體基板202可包括其他半導體材料，諸如鍺化矽、碳化矽、砷化鎵等等。在本實施例中，半導體基板202為p型半導體基板(受體型)或n型半導體基板(供體型)。替代地，半導體基板202包括另一元素半導體，諸如鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或其組合。在又一替代方案中，半導體基板202為絕緣體上半導體(SOI)。在其他替代方案中，半導體基板202可包括摻雜外延層、梯度半導體層及/或半導體層上覆另一不同類型的半導體層，諸如鍺化矽層上的矽層。 摻雜區204在半導體202中。在一些實施例中，摻雜區204為p井結構、n井結構或雙井結構。摻雜區204中的摻雜濃度大於半導體基板202。在一個實施例中，摻雜區204包括與半導體基板202的第二摻雜劑類型相反的第一摻雜劑類型。舉例而言，半導體基板202為n型基板，並且摻雜區204為p型井。摻雜區204經組態為電容器205的電極。在本實施例中，為了圖示說明，展示了安置在電容器205中的摻雜區204。替代配置，諸如若干鄰近電容器，共用摻雜區204以作為其共同電極，在本揭露的設想範疇內。 除電極204之外，電容器205亦包括一些電極212、214及218。基本電容器單元需要一對電極以累積電荷。對於每個電極對，兩個鄰近電極接近但間隔開，並且彼此電絕緣，以便在充電時執行電荷累積及儲存。參看圖1A，可藉由摻雜區(諸如摻雜區204)及電極(諸如電極212)形成電極對。介電質210在摻雜區204與電極212之間提供電絕緣。 在一些實施例中，藉由電極212及電極214形成另一電極對。電極212及214接近但隔開且彼此電絕緣。在一些實施例中，介電質213在電極212與電極214之間提供電絕緣。 此外，在一些實施例中，藉由電極214及電極218形成電極對。電極214及218接近但隔開並且彼此電絕緣。在一些實施例中，介電質216在電極214與電極218之間提供電絕緣。在本實施例中，電容器205提供至少三個電容器單元。為了圖示說明，展示了電極及相關聯介電質的數目。電極及隨附介電質的其他數目亦在本揭露的設想範疇內。 在一些實施例中，電極212、214及218由諸如多晶矽(多晶矽)材料之類的半導體材料製成。在其他實施例中，電極212、214及218由諸如金、銀、銅、鋁及鎢或其合金之類的導電材料形成。 在一些實施例中，介電質210、213及216由諸如高k介電材料之類的介電材料製成。高k介電材料的實例包括HfO2 、 HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、二氧化鉿-氧化鋁合金(HfO2 —Al2 O3 )、其他合適的高k介電材料，及/或其組合。 電容器205安置在摻雜區204的深溝槽中，其中溝槽通常形成有高的縱橫比。因此，電極212、214及218的側壁在半導體基板202中進一步向下延伸。充電區域及電容可以相應地增加。此外，介電質210、213或216的厚度設計成相對較薄。此將節省電容器體積且進一步增加所得的電容。在一些實施例中，電極212、214及218可用相同或不同材料形成。在一些實施例中，介電質210、213及216可用相同或不同介電材料形成。 互連結構240安置在半導體基板202上。互連結構240通常在後段製程(BEOL)操作中形成，且經組態以將電容器205及半導體基板202中的其他電氣組件與另一層電耦接。在一些實施例中，互連結構240將電容器205與上覆金屬層250電耦接。互連結構240可包括導電通路242、244、246及248及層間介電質(ILD) 241。接觸通路242、244、246及248形成於ILD 241中，並且可分別電耦接到電極204、212、214及218。 導電通路242、244、246及248可由諸如鋁、金、銀及鎢之類的導電材料形成。ILD 241可由多種介電材料形成，諸如氧化物(例如鍺氧化物)、氮氧化物(例如磷化鎵氮氧化物)、二氧化矽(SiO2 )、含氮氧化物(例如含氮SiO2 )、氮摻雜氧化物(例如N2 植入SiO2 )、氮氧化矽(Six Oy Nz )等等。 金屬層250安置在互連結構240上。金屬層250經組態以將裝置或組件與半導體基板202上的其他裝置電連接。金屬層250可包括耦接到參考電力位準(例如電力供應器位準或接地位準)的金屬線252或254。可通過金屬線252及254執行用於電容器205的充電及放電操作。在一些實施例中，金屬線252可向電極204及214供應高電壓位準，同時金屬線254可以將電極212及218連接到低電壓位準。 插塞224在電容器205中。插塞224具有高縱橫比。在一些實施例中，插塞224的縱橫比為自約20至約80。在一些實施例中，插塞224的縱橫比為自約55至約80。在一些實施例中，插塞224的縱橫比為自約30至約50。 在一些實施例中，插塞224具有自剖面圖看平行的側壁。在一些實施例中，插塞224具有自頂表面224A至底表面224B逐漸變窄的側壁。插塞224具有自其側壁的任何位置量測到的寬度LL。在一些實施例中，自頂表面224A量測到的寬度L1大於自離開頂表面224A的任何其他位置量測到的寬度LL。 在一些實施例中，插塞224為導電的或半導電的。插塞224經組態為電極218的延伸部分，且因而被看作電容器205的一部分。在一些實施例中，插塞224由與電極218相同的材料製成。 在一些實施例中，電極212、214及218沿著平行於半導體基板202的頂表面202A的水平方向延伸。此外，互連結構240的導電通路與插塞224的頂表面224A隔開。此配置為電極與對應的導電通路的耦接提供充分的空間。在一些實施例中，插塞224與最靠近的導電通路之間的偏移為自約0.05 um至約0.3 um。在一些實施例中，插塞224與最靠近的導電通路之間的偏移為自約0.5 um至約3 um。在一些實施例中，插塞224與最靠近的導電通路之間的偏移為自約0.5 um至約1 um。頂表面224A被界定為自電極218中暴露的表面。頂表面224A亦為與層間介電質(ILD)241介接的表面。在一些實施例中，插塞224與最靠近的導電通路之間的偏移為自約0.1*L1至約2*L1。在一些實施例中，插塞224與最靠近的導電通路之間的偏移為自約0.1*L1至約L1。在一些實施例中，插塞224與最靠近的導電通路之間的偏移為自約0.1*L1至約0.5*L1。 在一些實施例中，插塞224可與電容器205電絕緣。舉例而言，插塞224可與電極218、214或212或摻雜區204電絕緣。在一些實施例中，插塞可由不同於電極218的材料的材料製成。舉例而言，插塞224包含介電質或多晶矽材料。在一些實施例中，插塞可包含導電材料，諸如銅、鋁、金、銀或鎢。 圖1B為根據本揭露的一些實施例的圖1A的半導體結構100的放大示意圖。具體而言，圖1B中繪示了插塞224的結構及其鄰近特徵。可根據不同場景確定插塞224的形狀及材料。舉例而言，插塞224可包括多層結構。替代地，插塞224自剖面圖看可包括不同的形狀。 參看圖1B，插塞224包括間隔件221及芯部分225。間隔件221形成在電極218的底表面上。在一些實施例中，間隔件221的至少一部分安置於芯部分225與電極218之間。在一些實施例中，間隔件221實質上沿著電極218的側壁218A形成內襯。 在一些實施例中，間隔件221經形成以包圍芯部分225。待由芯部分225填充的所得溝槽自其底部變窄。在一些實施例中，芯部分225自剖面圖看可具有逐漸變窄的形狀。頂表面225A的面積大於底表面225B的面積。 芯部分225的頂表面225A接觸電容器205外部的元件。在本實施例中，參看圖1A及1B，頂表面225A接觸互連結構240。底表面225B接觸介電質222。底表面225B具有寬度L4。此外，芯部分225可在頂表面225A與底表面225B之間的位置具有橫向寬度L3。在一些實施例中，頂表面225A具有寬度L2，其大於寬度L4。在一些實施例中，寬度L2大於寬度L3。在一些實施例中，寬度L3大於寬度L4。在本實施例中，芯部分225被視為被間隔件221包圍及定義的另一插塞。 在現有的深溝槽電容器中，在形成最上電極218之後形成的溝槽通常包括跨越電極218的側壁均勻分佈的橫向寬度。因此，在插塞224的形成操作期間，在溝槽的頂部拐角生長的沈積懸垂物部分可使插塞224的頂表面處的開口在插塞224內部被完全沈積之前關閉。與此相反，本揭露在芯部分225形成之前安置間隔件221。因此，間隔件221可增強逐漸變窄的芯部分225的填充性能。因此，可以實現無空洞或者無接縫的深溝槽電容器。 在一些實施例中，間隔件221可以由多種材料形成，例如氧化物(例如鍺氧化物)、氮化物、氮氧化物(例如磷化鎵氮氧化物)、二氧化矽(SiO2 )、含氮氧化物(例如含氮SiO2 )、氮摻雜氧化物(例如N2 植入SiO2 )、氮氧化矽(SixOyNz)、正矽酸乙酯(TEOS)及其類似物。 在一些實施例中，介電質220形成於間隔件221與電極218之間。介電質220可由多種材料形成，例如氧化物(例如鍺氧化物)、氮化物、氮氧化物(例如磷化鎵氮氧化物)、二氧化矽(SiO2 )、含氮氧化物(例如含氮SiO2 )、氮摻雜氧化物(例如N2 植入SiO2 )、氮氧化矽(SixOyNz)、正矽酸乙酯(TEOS)及其類似物。 類似地，在一些實施例中，介電質222形成於間隔件221與芯部分225之間。介電質220及222可沿著電極218的頂表面延伸。在一些實施例中，間隔件221具有等於電極218的頂表面或介電質220的頂表面(倘若存在介電質220)的頂部水平。介電質222可由多種材料形成，例如氧化物(例如鍺氧化物)、氮氧化物(例如磷化鎵氮氧化物)、二氧化矽(SiO2 )、含氮氧化物(例如含氮SiO2 )、氮摻雜氧化物(例如N2 植入SiO2 )、氮氧化矽(SixOyNz)、正矽酸乙酯(TEOS)及其類似物。 圖1C為根據本揭露的一些實施例的圖1A的半導體結構100的另一放大示意圖。芯部分225可接觸電極218。在一些實施例中，芯部分225可與電極218電連接。舉例而言，參看圖1C，移除芯部分225的底表面225B處的介電質220的至少一部分。因此，芯部分225接觸電極218，且底表面225B在芯部分225與電極218之間的介面處。在本實施例中，芯部分225被視為被間隔件221及電極218包圍且定義的又一插塞。 在一些實施例中，介電質220具有開口，電極218通過該開口與芯部分225實體或電連接。開口具有類似於芯部分225的底表面224B的寬度L4的寬度。在一些實施例中，芯部分225的頂表面225A大於介電質220的開口的寬度L4。 在一些實施例中，芯部分經組態以電耦接到電極218。在一些實施例中，芯部分225包括與電極218相同的材料，諸如多晶矽。在一些實施例中，芯部分225可包括導電材料，諸如銅、鋁或鎢。用於芯部分225的半導體或導電材料通過介電質220的開口電耦接電極218，使得插塞224能夠充當電極218的延伸部分，並且用類似於電極218的方式起作用。 圖2A至圖2Q展示根據本揭露的一些實施例的在各個階段製造的圖1A的半導體結構100的剖面圖。在圖2A中，提供半導體基板202。在一些實施例中，至少一個晶體管結構(未圖示)可形成於半導體基板202中。半導體基板202具有第一摻雜劑類型，諸如P型。 參看圖2B，摻雜區204形成於半導體基板202中。摻雜區204具有與第一摻雜類型相反的第二摻雜類型，例如N型摻雜劑。摻雜區204可用高於半導體基板202的摻雜濃度形成。在一些實施例中，摻雜濃度具有自約1E19 cm−3 至約1E21 cm−3 的範圍。在一些實施例中，摻雜濃度具有自約1E19 cm−3 至約1E20 cm−3 的範圍。在一些實施例中，摻雜濃度具有自約1E20 cm−3 至約1E21 cm−3 的範圍。在一些實施例中，藉由在半導體基板202上沈積遮罩層(未單獨展示)而形成摻雜區204。通過蝕刻操作將遮罩層圖案化以形成用於摻雜區204的期望開口。接著，通過離子植入操作向圖案化半導體基板202供應摻雜劑。遮罩層經組態以使離子通過暴露的開口。在防止摻雜劑擴散到半導體基板202的其餘部分中的同時相應地形成摻雜區204。在一些實施例中，可以藉由諸如POCl3摻雜方法或其他摻雜方法的合適的製程形成摻雜區204。 參看圖2C，溝槽206形成於摻雜區204中。在一些實施例中，溝槽206具有寬度W1及深度D1，並且深度D1與寬度W1的縱橫比為大致自約30至約1000。舉例而言，溝槽206可為大致1.2 um寬及大致36 um深。形成溝槽206，其中溝槽遮罩(未圖示)安置在摻雜區204上。溝槽遮罩可為光阻遮罩或硬遮罩，諸如氮化物。接著，在溝槽遮罩處在合適位置的情況下執行蝕刻操作。藉由合適的蝕刻製程，諸如乾式蝕刻操作，形成溝槽206。在一些實施例中，本操作中的乾式蝕刻包括採用含氟氣體的反應性離子蝕刻(RIE)。在完成溝槽206之後移除溝槽遮罩。在一些實施例中，圖2B及圖2C中的操作順序可以互換。 圖2D到圖2I展示電容器205的其餘部分的形成。電容器205由包含交錯的介電質及電極的堆疊結構形成。在本實施例中，介電質210毯覆式沈積在摻雜區204及半導體基板202的一部分上，如圖2D中所示。介電質210可藉由多種技術形成，例如，高密度電感耦合電漿(ICP)沈積、濺鍍、物理氣相沈積(PVD)、化學氣相沈積(CVD)、低壓化學氣相沈積(LPCVD)、電漿輔助化學氣相沈積(PECVD)及類似者。 在圖2E中，電極212保形地形成在介電質210上。在一些實施例中，電極212自其側壁部分地包圍介電質210。電極212可藉由多種技術形成，例如，高密度電離金屬電漿(IMP)沈積、高密度電感耦合電漿(ICP)沈積、濺鍍、物理氣相沈積(PVD)、化學氣相沈積(CVD)、低壓化學氣相沈積(LPCVD)、電漿輔助化學氣相沈積(PECVD)及類似者。 在一些實施例中，分別參看圖2F到圖2I按順序形成介電質213、電極214、介電質216及電極218於彼此上。此外，介電質213及216以及電極214及218中的每一個在半導體基板202的頂表面上延伸。此外，前述介電質及電極的下伏層中的每一個自其側壁部分地包圍上覆層。介電質213、電極214、介電質216及電極218可藉由多種技術形成，例如，高密度電感耦合電漿(ICP)沈積、濺鍍、物理氣相沈積(PVD)、化學氣相沈積(CVD)、低壓化學氣相沈積(LPCVD)、電漿輔助化學氣相沈積(PECVD)等等。 參看圖2J，在一些實施例中，介電質220保形地沈積在電極218上。介電質220可包括諸如正矽酸乙酯(TEOS)之類的介電材料，並且藉由多種技術形成，例如，高密度電感耦合電漿(ICP)沈積、濺鍍、物理氣相沈積(PVD)、化學氣相沈積(CVD)、低壓化學氣相沈積(LPCVD)、電漿輔助化學氣相沈積(PECVD)等等。 在圖2K中，介電材料219毯覆式沈積在電容器205上且填充溝槽206。然而，由於電容器205的高縱橫比的幾何形狀，溝槽206中可能會存在空洞或接縫。因此，參看圖2L執行蝕刻製程以回蝕介電材料219以便形成間隔件221。可藉由電漿蝕刻操作執行此製程，諸如電感耦合電漿(ICP)蝕刻，其中蝕刻在介電質220處停止。在一些實施例中，在回蝕操作之後，使用化學機械拋光(CMP)操作自介電質220的頂表面移除介電材料219的暴露在溝槽206外部的多餘部分。在同一時間，修改溝槽206以包括自剖面圖截取的自頂表面至底表面的逐漸變窄的側壁。 在一些實施例中，在形成介電質220及間隔件221之前，執行另一蝕刻操作以修整電極218的上部拐角部分218B。因此，溝槽206的頂表面處的寬度(且還有稍後形成的芯部分225的寬度)將大於溝槽206的底表面。 在一些實施例中，如圖2M中所示，形成間隔件221的蝕刻操作進一步在介電質220的底部形成開口，並且在電極218處停止。此蝕刻使電極218的一部分暴露於溝槽206，並且使得能夠在有待形成的芯部分225與電極218之間進行電連接。可藉由蝕刻操作控制間隔件221的輪廓及介電質220之開口的寬度。 圖2L及圖2M的操作可增強芯部分225的填充，而不會在形成插塞224的沈積操作期間在溝槽206內部形成不期望的空洞或接縫。在一些實施例中，在沒有間隔件221的情況下，可在僅僅電極218的拐角218B的修整操作的幫助下(可能仍然必需沈積介電質220)形成插塞224。 在一些實施例中，在圖2N中，介電質222可保形地沈積在間隔件221的側壁及介電質220的底部的一部分上，以及介電質220的頂表面的一部分上。介電質222可藉由多種技術形成，例如，高密度電感耦合電漿(ICP)沈積、濺鍍、物理氣相沈積(PVD)、化學氣相沈積(CVD)、低壓化學氣相沈積(LPCVD)、電漿輔助化學氣相沈積(PECVD)等等。 參看圖2O，芯部分225毯覆式沈積在介電質222及溝槽206上。芯部分225覆蓋介電質222的頂表面，並且填充溝槽206。沈積操作可藉由電漿沈積製程執行，諸如物理氣相沈積(PVD)或化學氣相沈積(CVD)，包括電漿加強化學氣相沈積(PECVD)。在一些實施例中，可通過用於填充導電材料的鍍覆製程來執行沈積。在一些實施例中，如圖2P中所示，沈積製程之後為諸如藉由化學機械拋光(CMP)使芯部分225平面化，以移除介電質222的頂表面上的殘留物。在一些實施例中，芯部分225的頂表面可等於或低於介電質222的平面化頂表面。 圖2Q展示了根據本揭露的一些實施例的圖案化電極區230、232及234的形成。在電容器205的堆疊結構上圖案化光阻層(未圖示)，以暴露圖案化電極區230。藉由諸如乾式蝕刻操作之類的合適的蝕刻操作形成圖案化電極區230以移除電極層218及介電質220及222的不期望部分。在一些實施例中，本操作中的乾式蝕刻包括採用含氟氣體的反應性離子蝕刻(RIE)。在一些實施例中，按順序形成圖案化電極區232及234，其中圖案化電極區232包括電極214及介電質216，並且圖案化電極區234包括電極212及介電質213。 參看圖2R，在半導體基板202、電容器205及插塞224上形成互連結構240。ILD 241可藉由用於形成此結構的多種技術形成，例如，化學氣相沈積(CVD)、低壓CVD (LPCVD)、電漿加強CVD (PECVD)、濺鍍及物理氣相沈積(PVD)、熱生長，及類似者。接著，在圖2S中在ILD 241內形成導電通路242、244、246及248。下文描繪形成導電通路的示範性操作。在ILD 241上圖案化光阻劑(未圖示)以便形成圖案化的通路孔。隨後，導電金屬(例如)通過習知鑲嵌操作填充通路。在形成孔之後剝掉光阻劑。在一些實施例中，藉由電鍍操作填充圖案化孔。接著，使用化學機械拋光(CMP)操作、蝕刻操作或其組合自頂表面移除導電材料的多餘部分。 在圖2T中，在互連結構240上形成金屬層250。在ILD 241上圖案化光阻劑(未圖示)，且藉由沈積操作在對應於導電通路242、244、246及248的位置形成金屬線252及254。接著剝掉光阻劑。 本揭露提供實施深溝槽電容器的若干優勢。插塞成功地填充溝槽，並且在溝槽內部未留下間隙、空洞或接縫。填充材料可為介電材料、半導體材料或導電材料。此外，溝槽可經組態以在插塞形成於溝槽中之前包括逐漸變窄的形狀，此會改進插塞的填充性能。此類配置可加強電容器以及安置有電容器的晶圓的結構。因而消除了外來壓力導致晶圓開裂的風險。 本揭露提供一種半導體結構，其包含半導體基板及半導體基板中的摻雜區。摻雜區具有與半導體基板相反的導電類型。半導體結構亦包括摻雜區中的電容器，其中該電容器包含複數個電極並且該複數個電極彼此絕緣。半導體結構進一步包括電容器中的被複數個電極包圍的插塞。 本揭露提供一種半導體結構，其包含半導體基板，該半導體基板包含溝槽。該半導體結構亦包括溝槽中的第一電極，以及溝槽中的部分地包圍第一電極的第二電極。半導體結構進一步包括第一電極與第二電極之間的第一介電質，以及溝槽中的插塞。插塞被第二電極包圍。 本揭露提供一種半導體結構，其包含半導體基板、包含半導體基板上的金屬線的金屬層及半導體中的電容器。該電容器包含電耦接到金屬線的至少一個電極及被至少一個電極包圍的溝槽。該半導體結構進一步包括填充溝槽的插塞。 前文概述若干實施例的特徵使得熟習此項技術者可較佳地理解本揭露的各方面。熟習此項技術者應理解，其可易於使用本揭露作為設計或修改其他過程及結構以便實現本文中所介紹的實施例的相同目的及/或獲得相同優勢的基礎。熟習此項技術者亦應認識到，此類等效構造並不脫離本揭露的精神及範疇，且其可在不脫離本揭露的精神及範疇的情況下在本文中進行各種改變、替代及更改。
100‧‧‧半導體結構
202‧‧‧半導體基板
202A‧‧‧頂表面
204‧‧‧摻雜區/電極
205‧‧‧電容器
206‧‧‧溝槽
210‧‧‧介電質
212‧‧‧電極
213‧‧‧介電質
214‧‧‧電極
216‧‧‧介電質
218‧‧‧電極
218A‧‧‧側壁
218B‧‧‧拐角
219‧‧‧介電材料
220‧‧‧介電質
221‧‧‧間隔件
222‧‧‧介電質
224‧‧‧插塞
224A‧‧‧頂表面
224B‧‧‧底表面
225‧‧‧芯部分
225A‧‧‧頂表面
225B‧‧‧底表面
230‧‧‧電極區
232‧‧‧電極區
234‧‧‧電極區
240‧‧‧互連結構
241‧‧‧層間介電質
242‧‧‧通路
244‧‧‧通路
246‧‧‧通路
248‧‧‧通路
250‧‧‧金屬層
252‧‧‧金屬線
254‧‧‧金屬線
D1‧‧‧深度
L1‧‧‧寬度
LL‧‧‧寬度
L2‧‧‧寬度
L3‧‧‧寬度
L4‧‧‧寬度
W1‧‧‧寬度
當結合附圖閱讀時，自以下實施方式最佳地理解本揭露的各態樣。應注意，根據行業中的標準慣例，各種特徵未按比例繪製。實際上，為了論述清楚起見，可以任意增加或減小各種特徵的尺寸。 圖1A為根據本揭露的一些實施例的半導體結構的示意圖。 圖1B為根據本揭露的一些實施例的半導體結構的示意圖。 圖1C為根據本揭露的一些實施例的半導體結構的示意圖。 圖2A至圖2T為根據本揭露的一些實施例的製造半導體結構的示意圖。
100‧‧‧半導體結構
202‧‧‧半導體基板
202A‧‧‧頂表面
204‧‧‧摻雜區/電極
205‧‧‧電容器
210‧‧‧介電質
212‧‧‧電極
213‧‧‧介電質
214‧‧‧電極
216‧‧‧介電質
218‧‧‧電極
224‧‧‧插塞
224A‧‧‧頂表面
224B‧‧‧底表面
240‧‧‧互連結構
241‧‧‧層間介電質
242‧‧‧通路
244‧‧‧通路
246‧‧‧通路
248‧‧‧通路
250‧‧‧金屬層
252‧‧‧金屬線
254‧‧‧金屬線
L1‧‧‧寬度
LL‧‧‧寬度

Claims (1)

  1. 一種半導體結構，其包含： 一半導體基板； 該半導體基板中之一摻雜區，該摻雜區具有與該半導體基板相反的一導電類型； 該摻雜區中之一電容器，該電容器包含複數個電極且該複數個電極彼此絕緣；及 該電容器中的且被該複數個電極包圍的一插塞。
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