TWI819412B - 半導體結構及其形成方法 - Google Patents
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Abstract
半導體結構包括基板、位元線結構、第一導電柱、界面層、第二導電柱及中介結構。基板具有主動區域及隔離結構。位元線結構設置於主動區域上。第一導電柱設置於主動區域上。界面層設置於第一導電柱的頂表面上。第二導電柱設置於界面層上。中介結構設置於第一導電柱及位元線結構之間。
Description
本發明係關於半導體結構及其形成方法，特別是關於經過加工後可作為記憶體裝置的半導體結構及其形成方法。
屬於揮發性記憶體的動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)具有儲存單元密度高、存取速度快及成本低廉的優點，因此廣為發展。
然而，隨著半導體裝置微縮化的趨勢，記憶體裝置的尺寸持續縮減，使得鄰近的元件或互連結構的部件之間的電容耦合增加、產生漏電流及/或發生短路的問題，因此對於記憶體裝置的性能造成不良的影響。
是以，現存的半導體結構及其形成方法仍未在各方面皆徹底的符合要求。所以，關於進一步加工後可作為記憶體裝置的半導體結構及其形成方法仍有一些問題需要克服。
鑒於上述問題，本發明藉由設置第一導電柱、界面(interface)層、第二導電柱及中介結構來共同作為介電插塞(dielectric plug)，來降低介電插塞與位元線結構之間的短路風險，進而改善半導體結構的電性特徵。舉例而言，藉由調整第一導電柱、界面層、第二導電柱及中介結構的相對設置位置、彼此的接觸面積及/或材料的種類，來提升第一導電柱與第二導電柱的接觸面積。舉例而言，隨著接觸面積的提升來改變流經介電插塞的電流路經，使得介電插塞的整體的電阻減少。據此，有效地減少介於位元線結構與介電插塞之間的寄生電容，從而降低介於介電插塞與位元線結構之間的短路風險。
根據一些實施例，提供一種半導體結構。前述半導體結構包括：半導體結構包括基板、位元線結構、第一導電柱、界面層、第二導電柱及中介結構。基板具有主動區域及隔離結構。位元線結構設置於主動區域上。第一導電柱設置於主動區域上。界面層設置於第一導電柱的頂表面上。第二導電柱設置於界面層上。中介結構設置於第一導電柱及位元線結構之間。
根據一些實施例，提供一種半導體結構的形成方法。前述半導體結構的形成方法包括：形成主動區域在基板中。形成複數個位元線結構在主動區域上。相鄰的位元線結構之間具有開口。形成介電結構在開口中。蝕刻主動區域，以形成凹部在開口中。形成第一導電柱在凹部上。形成界面層在第一導電柱的頂表面上。形成第二導電柱在界面層上。
參照第1圖，半導體結構包括：基板100、隔離結構110、主動區域(active area)AA、位元線(bit line)BL、字元線(word line)WL與儲存節點接觸物(storage node contact)CC。為便於說明，第1圖僅簡單繪示前述部件，然而本揭露的半導體結構可進一步包括其他部件。再者，前述部件的形狀並不限制為如第1圖所示的形狀，且尺寸可依製程或應用所需而調整。
在一些實施例中，第一方向D1與第二方向D2彼此不同，例如，第一方向D1與第二方向D2互相垂直，但是本揭露不限於此。舉例而言，第一方向D1及第二方向D2可相交一夾角。
位元線BL可為複數個並可設置於基板100上。每個位元線BL可沿著第一方向D1延伸。相鄰的位元線BL在不同於第一方向D1的第二方向D2上以一距離間隔排列。相鄰的位元線BL可間隔相同的距離。
字元線WL可為複數個並可設置於基板100上。每個字元線WL可沿著第二方向D2延伸。相鄰的字元線WL在第一方向D1上以一距離間隔排列。相鄰的字元線WL可間隔相同的距離。在一些實施例中，字元線WL可為埋入式(buried)字元線。舉例而言，字元線WL的閘極結構可低於基板100的頂表面。在另一些實施例中，字元線WL的閘極結構可不低於基板100的頂表面。
可形成隔離結構110於基板100中，以藉由隔離結構110定義主動區域AA的範圍，並使得相鄰的兩個主動區域AA彼此電性上地分離。主動區域AA可為複數個且可形成於基板100中。每個主動區域AA沿著與第一方向D1具有一夾角的方向延伸。主動區域AA的形狀僅為範例，而本揭露不限於此。
如第1圖所示，每個主動區域AA跨越兩個字元線WL，且跨越一個位元線BL。每個主動區域AA與所對應的位元線BL具有重疊區域與位於重疊區域的兩側的非重疊區域。在每個主動區域AA中，重疊區域中具有位元線接觸物BC，而非重疊區域中具有儲存節點接觸物CC。在一些實施例中，對應於一個主動區域AA的兩個儲存節點接觸物CC分別設置於穿過此主動區域AA的兩個字元線WL的外側。儲存節點接觸物CC可與電容器(capacitor)接觸，而因此亦可稱為電容器接觸物(capacitor contact)。在一些實施例中，儲存節點接觸物CC位於基板100上，且每個儲存節點接觸物CC位於相鄰的兩個位元線BL之間，且位於相鄰的兩個字元線WL之間。在一些實施例中，每個位元線BL在橫越所對應的字元線WL時，可利用位元線接觸物BC來電性連接所對應的位於兩個字元線WL之間的區域。
第2圖至第14圖是繪示沿著如第1圖所示的線段XX’擷取的剖面示意圖。
參照第2圖，在一些實施例中，提供基板100。基板100可為諸如矽晶圓(silicon wafer)的晶圓、絕緣層上覆半導體(semiconductor-on-insulation，SOI)基板或塊材(bulk)半導體基板。在一些實施例中，基板100可為多層基板或漸變(gradient)基板。在一些實施例中，基板100可為元素半導體，包含矽、鍺(germanium)；化合物半導體，包含：碳化矽(silicon carbide)、砷化鎵(gallium arsenide)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)及/或銻化銦(indium antimonide)；合金半導體，包含： SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或其任意組合，但本揭露不限制於此。在一些實施例中，基板100可為摻雜或未摻雜的半導體基板。
如第2圖所示，形成主動區域AA及隔離結構110於基板100中。舉例而言，先形成主動區域AA於基板100的上部中，再形成隔離結構110於相鄰的主動區域AA之間。在一些實施例中，可先形成隔離結構110，再形成主動區域AA於基板100中。隔離結構110可為諸如氧化矽(silicon oxide)的氧化物。在一些實施例中，隔離結構110可藉由蝕刻製程及沉積製程來形成。
蝕刻製程可包含乾蝕刻、濕蝕刻、或其他合適的蝕刻方式。乾蝕刻可包含但不限於電漿蝕刻、無電漿氣體蝕刻、濺射蝕刻(sputter etching)、離子研磨(ion milling)、反應離子蝕刻(reactive ion etching，RIE)。濕蝕刻可包含但不限於使用酸性溶液、鹼性溶液或是溶劑來移除待移除結構的至少一部分。此外，蝕刻製程也可以是純化學蝕刻、純物理蝕刻或其組合。沉積製程可為化學沉積、物理沉積或其組合。沉積製程可包括化學氣相沉積(chemical vapor deposition，CVD)、有機金屬化學氣相沉積(Metal Organic Chemical Vapor Deposition，MOCVD)、原子層沉積(Atomic Layer Deposition，ALD)、其組合、或其類似製程，但不限於此。隔離結構110可為淺溝槽隔離結構(shallow trench isolation，STI)。此外，可根據半導體結構的電性需求，進一步形成所需的摻雜區域。
如第2圖所示，在一些實施例中，形成位元線結構BLS於主動區域AA上。位元線結構BLS可為複數個。位元線結構BLS可包括第一導電層220、第二導電層230及遮罩層240。第一導電層220設置於主動區域AA上；第二導電層230設置於第一導電層220上；以及遮罩層240設置於第二導電層230上。第一導電層220及/或第二導電層230可為單層或多層結構。在一些實施例中，可先依序沉積第一導電層220及第二導電層230的材料於基板100上，接著形成經圖案化的遮罩層240於第二導電層230上。之後，執行蝕刻製程以圖案化第一導電層220及第二導電層230的材料，而獲得第一導電層220及第二導電層230。
第一導電層220及/或第二導電層230可包括導電材料。導電材料可包含多晶矽(polycrystalline silicon)、非晶矽(amorphous silicon)、諸如鎢、金、銀、銅、鈷或其類似物的金屬、金屬氮化物、導電金屬氧化物、其他合適的材料或其組合。舉例而言，第一導電層220可包括多晶矽，第二導電層230可包括鎢。在一些實施例中，遮罩層240可為硬遮罩層。遮罩層240的材料可包括氧化物、氮化物、氮氧化物、碳化物或其組合。在一些實施例中，遮罩層240可為諸如氮化矽的氮化物。
如第2圖所示，在一些實施例中，形成位元線介電層210於隔離結構110上。在一些實施例中，在形成第一導電層220於基板100上之前，形成位元線介電層210於隔離結構110上。在此須說明的是，由於第2圖顯示沿著第1圖的線段XX’擷取的剖面示意圖，因此在中間的兩個主動區域AA之間的隔離結構110上形成位元線介電層210。位元線介電層210可包括氧化物、氮化物、氮氧化物、高介電常數(high-k)材料或其組合。在一些實施例中，位元線介電層210可包括諸如氧化矽的氧化物。在一些實施例中，位元線介電層210可為絕緣層。在一些實施例中，可藉由沉積製程來形成位元線介電層210。在此實施例中，位於第2圖中的最左邊及最右邊的主動區域AA上方的位元線結構BLS可與如第1圖所示的位元線接觸物BC電性連接，或者位元線結構BLS可作為位元線接觸物BC的一部分。
如第2圖所示，在一些實施例中，可進一步形成間隔物結構250於位元線結構BLS的側表面及頂表面上。間隔物結構250可提供位元線結構BLS隔離特性。間隔物結構250可為氧化物、氮化物或其組合。在一些實施例中，間隔物結構250可為氧化矽或氮化矽。
間隔物結構250可為單層結構或多層結構。舉例而言，間隔物結構250可包括第一間隔物251、第二間隔物252及第三間隔物253。在一些實施例中，第一間隔物251可設置於位元線結構BLS的側表面上。具體而言，第一間隔物251接觸隔離結構110、第一導電層220、第二導電層230及遮罩層240。在一些實施例中，第一間隔物251接觸位元線介電層210。第二間隔物252可設置於第一間隔物251的側表面上，且第一間隔物251介於第二間隔物252及位元線結構BLS之間。第三間隔物253可設置於第二間隔物252的側表面上，且第二間隔物252介於第一間隔物251及第三間隔物253之間。在一些實施例中，第三間隔物253可毯覆式地設置在第二間隔物252、第一間隔物251及遮罩層240上。
前述間隔物結構250可藉由前述沉積製程及蝕刻製程來形成。在一些實施例中，第一間隔物251及第三間隔物253可包括氮化矽，且第二間隔物252可包括氧化矽，因此間隔物結構250可為氮化物-氧化物-氮化物(nitride- oxide-nitride，NON)結構，然而本揭露不限於此。
在一些實施例中，可順應性地(conformally)形成襯層260於主動區域AA、隔離結構110、間隔物結構250及位元線結構BLS上。在一些實施例中，襯層260可為諸如氮化矽的氮化物。在一些實施例中，襯層260可為單層或多層結構，或者可省略襯層260。可藉由使用沉積製程來形成襯層260。
如第2圖所示，相鄰的位元線結構BLS之間具有開口OP。開口OP可形成於襯層260上，可藉由襯層260的形狀對應形成開口OP。第2圖是沿著如第1圖所示的線段XX’擷取的剖面示意圖，且其顯示兩個開口OP。然而，開口OP的數量僅為範例，且開口OP的數量會隨著沿著第1圖中的不同線段擷取的剖面示意圖而不同，因此本揭露不限於此。在一些實施例中，開口OP具有第一高度H1及第一寬度W1。
在下文中，針對形成於開口OP中且與電容器電性連接的介電插塞進行詳細說明。
參照第3圖，形成介電材料270在開口OP中。可藉由沉積製程來形成介電材料270，以使介電材料270填充於開口OP中。在一些實施例中，介電材料270完全填充開口OP。介電材料270接觸開口OP的側表面及底表面。介電材料270可包括氧化物、氮化物、氮氧化物、碳化物或其組合。在一些實施例中，介電材料270可為氧化矽。
參照第4圖，形成光阻層PR於介電材料270上。光阻層PR覆蓋襯層260及介電材料270。在一些實施例中，光阻層PR覆蓋介電材料270的一部分且暴露介電材料270的另一部分。光阻層PR覆蓋介電材料270的寬度為第二寬度W2。第二寬度W2小於第一寬度W1。在一些實施例中，光阻層PR覆蓋介電材料270的頂表面的總面積的20%、30%、40%、50%、60%、70%、80%、90%或前述數值的任意組合的範圍，來調整介電材料270及後續形成的第一導電柱的頂表面的面積比例。亦即，可藉由光阻層PR的覆蓋面積來調整後續形成的中介結構的寬度。
參照第5圖，接續上述，執行蝕刻製程，以藉由光阻層PR作為蝕刻遮罩，來圖案化介電材料270，從而形成經圖案化的介電材料271並暴露開口OP的側表面S1及底表面S2。介電材料271覆蓋開口OP的相對側表面中的一側表面，且暴露相對側表面中的另一側表面S1。介電材料271暴露開口OP的底表面S2的一部分。經圖案化的介電材料271的寬度與第二寬度W2實質上相同。介電材料271的寬度可根據電性需求來調整。介電材料271可覆蓋隔離結構110的頂表面。在一些實施例中，介電材料271可進一步覆蓋主動區域AA的頂表面。在一些實施例中，可執行諸如灰化(ashing)製程及/或濕式去除(wet strip)的移除製程來移除光阻層PR。
參照第6圖，接續上述，執行第一蝕刻製程，以縮減介電材料271的高度，使得介電材料271的頂表面低於位元線結構BLS的頂表面，而形成介電結構272在開口OP中。在一些實施例中，介電結構272具有第二高度H2。第二高度H2小於第一高度H1。在一些實施例中，介電結構272的高度與第二導電層230的高度實質上相同。由於鄰近第二導電層230處易產生較大的寄生電容，因此當介電結構272的高度與第二導電層230的高度實質上相同時，能夠藉由介電結構272來降低寄生電容。在一些實施例中，可根據電性需求調整介電結構272的第二高度H2。在一些實施例中，第一蝕刻製程為回蝕製程。可以藉由回蝕製程參數來控制回蝕的深度，進而控制介電結構272的高度。
如第6圖所示，對主動區域AA執行第二蝕刻製程，以形成凹部273在開口OP中。具體而言，對主動區域AA及部分襯層260執行第二蝕刻製程，以移除部分襯層260且移除主動區域AA的一部分，而形成具有深度D的凹部273。在一些實施例中，凹部273介於相鄰的隔離結構110之間。在執行第二蝕刻製程之後，暴露主動區域AA。在一些實施例中，凹部273的底表面低於主動區域AA的頂表面。在另一些實施例中，執行第二蝕刻製程至暴露主動區域AA即停止，換句話說，僅暴露主動區域AA而不移除主動區域AA的一部分。
需特別說明的是，執行第二蝕刻製程以移除主動區域AA的一部分，能夠提升後續形成的介電插塞與主動區域AA之間的接觸面積。具體而言，介電插塞與主動區域AA之間的接觸面積可進一步包括接觸主動區域AA的側表面的一部分。舉例而言，在主動區域AA中的凹部273的側表面亦能與後續形成的介電插塞接觸。因此，能夠藉由提升介電插塞與主動區域AA之間的接觸面積，來調整流經主動區域AA及介電插塞的電流路徑，進而降低介電插塞與位元線結構之間的短路風險。
此外，在一些實施例中，用於縮減介電材料271的高度的第一蝕刻製程以及用於形成凹部273的第二蝕刻製程可在同一道製程中執行。舉例而言，在執行第一蝕刻製程來縮減介電材料271的高度的同時，可藉由控制介電材料271及襯層260與主動區域AA的材料的蝕刻選擇比及蝕刻參數，同時蝕刻襯層260及主動區域AA，以移除經介電結構272暴露的襯層260且使得主動區域AA凹入。因此，可降低製程成本。在一些實施例中，用於縮減介電材料271的高度的第一蝕刻製程以及用於形成凹部273的第二蝕刻製程可在不同道製程中先後執行。
參照第7圖，形成第一導電柱300在凹部273上。在一些實施例中，毯覆式地形成第一導電柱300的材料在開口OP中，接著藉由回蝕製程來移除第一導電柱300的材料，以使第一導電柱300的頂表面與介電結構272的頂表面齊平。第一導電柱300可包括導電材料。導電材料可包含多晶矽(polycrystalline silicon)、非晶矽(amorphous silicon)、諸如鎢、金、銀、銅、鈷或其類似物的金屬、金屬氮化物、導電金屬氧化物、其他合適的材料或其組合。在一些實施例中，第一導電柱300可包括多晶矽。
第一導電柱300設置於主動區域AA上。在一些實施例中，第一導電柱300覆蓋經暴露的開口OP的側表面S1的一部分。舉例而言，第一導電柱300覆蓋開口OP的側表面S1的下部，且暴露開口OP的側表面S1的上部。在一些實施例中，第一導電柱300完全覆蓋經暴露的開口OP的底表面S2。在一些實施例中，第一導電柱300接觸開口OP的相對側表面S1中的一者，介電結構272接觸開口OP的相對側表面S1中的另一者，且第一導電柱300與介電結構272直接接觸。在一些實施例中，第一導電柱300與襯層260、介電結構272、隔離結構110及主動區域AA接觸。在一些實施例中，介電結構272介於第一導電柱300與位元線結構BLS之間。在一些實施例中，第一導電柱300的頂表面為平坦表面，因此可提升第一導電柱300的可靠性。在一些實施例中，第一導電柱300的形狀可不限於柱狀。
參照第8圖，藉由蝕刻製程來移除介電結構272。在一些實施例中，可以第一導電柱300作為蝕刻遮罩，並藉由濕蝕刻製程來移除介電結構272。移除介電結構272，以暴露位於第一導電柱300及位元線結構BLS之間的開口OP的側表面及底表面。
參照第9圖，形成界面層400於第一導電柱300的頂表面上。在一些實施例中，在移除介電結構272之後，形成界面層400。在一些實施例中，界面層400順應式地形成在第一導電柱300的頂表面及側表面上。換句話說，界面層400可包括延伸部分410。前述界面層400的延伸部分410可設置於第一導電柱300的側表面上。在一些實施例中，前述界面層400的延伸部分410可介於第一導電柱300及位元線結構BLS之間。在另一些實施例中，界面層400可形成於第一導電柱300的頂表面上，且界面層400可至少覆蓋第一導電柱300的側表面的一部分。在又一些實施例中，界面層400可形成於第一導電柱300的頂表面上，且界面層400可完全暴露第一導電柱300的側表面。在本揭露的半導體結構中，對於電阻的影響程度較大的因素包括第一導電柱300與主動區域AA的接觸面積，所以在界面層400至少形成在第一導電柱300的頂表面上的情況中，即能有效地操作本揭露的半導體結構。在一些實施例中，界面層400可為拐杖形、倒L形或其他合適的形狀。
界面層400可以作為用於提升相容性的緩衝層，來提升後續形成的半導體結構的介電插塞可靠性。在一些實施例中，界面層400可包括矽化鈷(cobalt silicide)。由於界面層400包括矽化鈷，因此界面層400可提升第一導電柱300及後續形成於界面層400上的第二導電柱之間的相容性，以提升整體介電插塞的可靠性。
參照第10圖，形成第二導電柱600在界面層400上，以獲得本揭露的半導體結構1。在一些實施例中，用於形成第二導電柱600的材料及形成方法可與用於形成第一導電柱300的材料及形成方法相同或不同。在一些實施例中，第二導電柱600包括鎢。
如第10圖所示，可形成中介結構500在第二導電柱600的下方。在一些實施例中，中介結構500設置於第一導電柱300及位元線結構BLS之間。在一些實施例中，中介結構500的頂表面可與界面層400的頂表面齊平。在一些實施例中，用於形成中介結構500的材料及形成方法與用於形成第二導電柱600的材料及形成方法相同或不同。
在一些實施例中，中介結構500的材料與第二導電柱600的材料相同。在一些實施例中，中介結構500及第二導電柱600皆為鎢。舉例而言，毯覆式地沉積諸如鎢的材料於襯層260及界面層400上，以同時形成中介結構500及第二導電柱600。接著，執行平坦化製程，以使第二導電柱600的頂表面與襯層260的頂表面齊平。換句話說，中介結構500及第二導電柱600可為整體化地形成。在一些實施例中，平坦化製程可包含化學機械研磨(chemical mechanical polishing，CMP)製程，但本揭露不限於此。在一些實施例中，在移除介電結構272之後，整體化地形成中介結構500及第二導電柱600在如第9圖所示的開口OP中。
在一些實施例中，毯覆式地沉積中介結構500及第二導電柱600的材料時，可藉由調整如第5圖所示的第二寬度W2及如第6圖所示的第二高度H2，來改變介於襯層260及界面層400的延伸部分410之間的溝槽的深寬比。因此，能夠藉由調整溝槽的深寬比，來調整沉積中介結構500及第二導電柱600的材料的沉積參數及沉積輪廓。在一些實施例中，毯覆式地沉積中介結構500及第二導電柱600的材料，以使中介結構500及第二導電柱600的材料完全填充介於襯層260及界面層400的延伸部分410之間的溝槽。換句話說，中介結構500受到襯層260、界面層400的延伸部分410及第二導電柱600圍繞。在一些實施例中，以第二導電柱600的中心軸作為對稱軸時，本揭露提供一種具有非對稱結構的介電插塞。
在此實施例中，界面層400的延伸部分410介於中介結構500及第一導電柱300之間。在一些實施例中，中介結構500介於延伸部分410及位元線結構BLS之間。中介結構500介於延伸部分410及襯層260之間。第一導電柱300的底表面低於中介結構500的底表面。因此，可提升第一導電柱300與中介結構500及第二導電柱600之間的接觸面積。據此，藉由設置中介結構500來調整流經整體介電插塞的電流路徑，從而減少介於介電插塞與位元線結構BLS之間的短路風險。舉例而言，減少介於第一導電柱300與位元線結構BLS中的第一導電層220及/或第二導電層230之間的短路風險。
在另一些實施例中，中介結構500的材料與第二導電柱600的材料不同。在此實施例中，可先形成中介結構500，再形成第二導電柱600。
如第10圖所示，其為沿著第1圖的線段XX’擷取的剖面示意圖。在此剖面圖中，沿著如第1圖所示的第二方向D2橫跨五個隔離結構110及四個主動區域AA，其中前述四個主動區域AA分別介於前述五個隔離結構110之間。在此情況中，在正中間的隔離結構110上具有位元線介電層210及位元線結構BLS，而能夠使位元線介電層210及位元線結構BLS整體化視為虛設(dummy)位元線結構。換句話說，第10圖顯示兩個相鄰的位元線結構BLS之間具有一個虛設位元線結構的剖面示意圖。在第10圖中，中介結構500鄰近位元線結構BLS設置且遠離虛設位元線結構。在一些實施例中，中介結構500及第一導電柱300介於位元線結構BLS及虛設位元線結構之間。其中，相較於第一導電柱300，中介結構500更靠近位元線結構BLS。以虛設位元線結構的中心軸作為對稱軸，可對稱設置第一導電柱300、界面層400、中介結構500及第二導電柱600。換句話說，以虛設位元線結構的中心軸作為對稱軸時，本揭露提供一種對稱結構。
參照第11圖，顯示本揭露的半導體結構2的剖面示意圖。為便於說明，省略相似與重複的敘述。第11圖為接續第9圖所示的半導體結構進行進一步製程的剖面示意圖。接續第9圖，如第11圖所示，形成第二導電柱600在界面層400上，以獲得本揭露的半導體結構2。在此實施例中，藉由調整介於襯層260及界面層400的延伸部分410之間的溝槽的深寬比，來改變毯覆式地沉積中介結構500的材料的沉積輪廓。
在此實施例中，形成中介部件510於第二導電柱600下方，且形成氣隙AG於中介部件510下方。在一些實施例中，沉積中介結構500的材料在如第9圖所示的開口OP中，以使中介結構500的材料的底表面介於界面層400的頂表面及底表面之間。舉例而言，中介結構500的材料的底表面可介於界面層400的頂表面及延伸部分410的底表面之間。
在一些實施例中，中介部件510的材料與第二導電柱600的材料可為相同。換句話說，中介部件510與第二導電柱600為整體化形成。舉例而言，毯覆式地沉積第二導電柱600的材料來同時形成第二導電柱600與包括中介部件510及氣隙AG的中介結構500。換句話說，在毯覆式地沉積第二導電柱600的材料時，可部分填充第二導電柱600的材料在介於襯層260及界面層400的延伸部分410之間的溝槽中，以形成氣隙AG。在一些實施例中，中介部件510與第二導電柱600皆為鎢。
在一些實施例中，中介部件510及氣隙AG可整體化地視為中介結構500。在一些實施例中，中介部件510及氣隙AG分別佔據中介結構500的面積可根據溝槽的深寬比及沉積製程的參數來調整。在一些實施例中，中介部件510佔據中介結構500的面積可小於、實質上等於或大於氣隙AG佔據中介結構500的面積。在一些實施例中，氣隙AG的頂表面可低於或齊平於第一導電柱300或界面層400的頂表面。在一些實施例中，中介部件510接觸第一導電柱300、界面層400及第二導電柱600。
在一些實施例中，氣隙AG可包括惰性氣體、空氣或是為真空狀態。在此實施例中，由於中介結構500可包括設置於中介部件510下方的氣隙AG，因此能夠有效地降低寄生電容，而降低介於介電插塞及位元線結構BLS之間的短路風險。
參照第12圖，顯示本揭露的半導體結構3的剖面示意圖。為便於說明，省略相似與重複的敘述。第12圖為接續第9圖所示的半導體結構進行進一步製程的剖面示意圖。接續第9圖，如第12圖所示，形成第二導電柱600在界面層400上，以獲得本揭露的半導體結構3。如第12圖所示，第二導電柱600的底表面與界面層400的頂表面齊平，且氣隙AG形成於第二導電柱600下方。在一些實施例中，氣隙AG直接接觸第二導電柱600。在此實施例中，氣隙AG可視為中介結構。因此，在中介結構實質上為氣隙AG的情況中，能夠有效地減少介於第一導電柱300及位元線結構BLS之間的寄生電容，而能夠降低短路風險。
參照第13圖，顯示本揭露的另一實施例的半導體結構的剖面示意圖。為便於說明，省略相似與重複的敘述。第13圖為接續第7圖所示的半導體結構進行進一步製程的剖面示意圖。接續第7圖，如第13圖所示，形成界面層400於第一導電柱300的頂表面上。在一些實施例中，由於界面層400可包括矽化鈷，第一導電柱300可包括多晶矽，且介電結構272可包括氧化矽。由於材料的相容性的問題，界面層400可僅形成於第一導電柱300的頂表面上。在此實施例中，保留介電結構272於第一導電柱300及位元線結構BLS之間，以省略移除介電結構272及/或進一步形成中介結構的製程步驟，進而降低製程成本。在一些實施例中，由於界面層400可藉由與第一導電柱300中的多晶矽來形成，因此界面層400的頂表面與介電結構272的頂表面齊平。
如第14圖所示，形成第二導電柱600於如第13圖所示的結構上，以獲得本揭露的半導體結構4。在一些實施例中，第二導電柱600接觸界面層400及介電結構272。在一些實施例中，第二導電柱600的底表面與界面層400及介電結構272的頂表面齊平。在此實施例中，介電結構272可視為中介結構。由於介電結構272可於前述製程中作為蝕刻遮罩，並作為設置在第一導電柱300及位元線結構BLS之間的中介結構，所以能夠減少製程步驟並降低製程成本。此外，由於介電結構272可包括諸如氧化矽的介電材料，因此能夠降低寄生電容，以減少介於第一導電柱300及位元線結構BLS之間的短路風險。
在一些實施例中，可執行進一步製程於本揭露的半導體結構1、2、3及/或4上，以形成記憶體裝置。舉例而言，在一些實施例中，根據電性需求，可執行摻雜製程。在一些實施例中，摻質可為諸如硼的P型摻質或諸如磷的N型摻質。
綜上所述，本揭露的半導體結構包括由第一導電柱、界面層、第二導電柱及中介結構共同作為記憶體裝置中用於連接電容器的介電插塞。
本揭露藉由設置與第二導電柱的材料相同的中介結構於第一導電柱及位元線結構之間，將中介結構視為第二導電柱的延伸部分，來增加第二導電柱與第一導電柱的接觸面積，來降低第一導電柱與位元線結構之間的短路風險。本揭露藉由設置包括氣隙或是整體為氣隙的中介結構於第一導電柱及位元線結構之間，降低介電插塞的寄生電容，來降低第一導電柱與位元線結構之間的短路風險。本揭露藉由設置包括諸如氧化矽的介電材料的中介結構於第一導電柱及位元線結構之間，降低介電插塞的寄生電容及/或減少製程步驟，來降低第一導電柱與位元線結構之間的短路風險及/或降低形成方法的製程成本。
此外，本揭露藉由設置具有低於第二導電柱及中介結構的底表面的第一導電柱，來增加第一導電柱與第二導電柱及/或中介結構的接觸面積。因此能夠藉由調整流經第一導電柱、第二導電柱及中介結構的電流，來降低短路的風險。再者，本揭露藉由設置倒L形的界面層，來提升第一導電柱及第二導電柱的相容性，以改善第一導電柱及第二導電柱的可靠性。同時，本揭露提供在相鄰的位元線結構之間具有虛設位元線結構的半導體結構，所以在此剖面方向觀察時，能夠獲得具有對稱於虛設位元線結構的半導體結構。據此，藉由設置遠離虛設位元線結構且鄰近虛設位元線結構的中介結構，來降低短路風險。
前述內容概述本揭露的數個實施例的部件，使得所屬技術領域中具有通常知識者可以更好地理解本揭露的態樣。所屬技術領域中具有通常知識者應當理解的是，他們可以容易地將本揭露用作改變、取代、替代及/或修改其他製程及結構的基礎，以實現與本文介紹的實施例相同的目的及/或達到相同的優點。所屬技術領域中具有通常知識者亦應理解的是，這樣的等效構造未脫離本揭露的精神及範疇，且在不脫離本揭露的精神及範疇的情況下，他們可以在本文中進行各種改變、替換及變更。
1, 2, 3, 4:半導體結構
100:基板
110:隔離結構
210:位元線介電層
220:第一導電層
230:第二導電層
240:遮罩層
250:間隔物結構
251:第一間隔物
252:第二間隔物
253:第三間隔物
260:襯層
270, 271:介電材料
272:介電結構
273:凹部
300:第一導電柱
400:界面層
410:延伸部分
500:中介結構
510:中介部件
600:第二導電柱
AA:主動區域
AG:氣隙
BC:位元線接觸物
BL:位元線
BLS:位元線結構
CC:儲存節點接觸物
D:深度
D1:第一方向
D2:第二方向
H1:第一高度
H2:第二高度
OP:開口
PR:光阻層
S1:側表面
S2:底表面
W1:第一寬度
W2:第二寬度
WL:字元線
第1圖是根據本發明的一些實施例，繪示半導體結構的電路佈局示意圖。
第2圖至第14圖是根據本發明的一些實施例，繪示在各個階段形成半導體結構的剖面示意圖。
1:半導體結構
100:基板
110:隔離結構
210:位元線介電層
220:第一導電層
230:第二導電層
240:遮罩層
250:間隔物結構
251:第一間隔物
252:第二間隔物
253:第三間隔物
260:襯層
300:第一導電柱
400:界面層
410:延伸部分
500:中介結構
600:第二導電柱
AA:主動區域
BLS:位元線結構
Claims (11)
- 一種半導體結構，包括：一基板，具有一主動區域及一隔離結構；一位元線結構，設置於該主動區域上；一第一導電柱，設置於該主動區域上；一界面層，設置於該第一導電柱的頂表面上；一第二導電柱，設置於該界面層上；以及一中介結構，設置於該第一導電柱及該位元線結構之間，且設置於該隔離結構上。
- 如請求項1所述的半導體結構，其中該第一導電柱的底表面低於該中介結構的底表面。
- 如請求項1所述的半導體結構，其中該界面層具有一延伸部分，該延伸部分設置於該第一導電柱的側表面上。
- 如請求項1所述的半導體結構，其中該中介結構更包括：一中介部件，設置於該第二導電柱下方；以及一氣隙，設置於該中介部件下方。
- 如請求項1所述的半導體結構，其中該中介結構為一氣隙。
- 一種半導體結構的形成方法，包括：形成一主動區域在一基板中；形成複數個位元線結構在該主動區域上，且相鄰的位元線結構之間具有一開口；形成一介電結構在該開口中；蝕刻該主動區域，以形成一凹部在該開口中；形成一第一導電柱在該凹部上； 形成一界面層在該第一導電柱的頂表面上；以及形成一第二導電柱在該界面層上。
- 如請求項6所述的形成方法，更包括：在形成該界面層之前，移除該介電結構。
- 如請求項7所述的形成方法，更包括：在移除該介電結構之後，形成一中介結構在該開口中，以使該中介結構接觸該界面層及該第二導電柱。
- 如請求項8所述的形成方法，其中形成該中介結構在該開口中更包括：沉積該中介結構的材料在該開口中，以使該中介結構的材料的底表面介於該界面層的頂表面及底表面之間。
- 如請求項6所述的形成方法，其中形成該介電結構在該開口中更包括：填充一介電材料在該開口中；圖案化該介電材料，以暴露該開口的側表面及底表面；蝕刻該介電材料，以使該介電材料的頂表面低於該複數個位元線結構的頂表面，而形成該介電結構。
- 如請求項10所述的形成方法，其中蝕刻該介電材料的步驟與蝕刻該主動區域的步驟在同一道製程中執行。
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|---|---|---|---|---|
| TWI718077B (zh) * | 2019-12-23 | 2021-02-01 | 旺宏電子股份有限公司 | 半導體裝置及其陣列布局及包括其之封裝結構 |
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