TWI798796B - 閘極結構上具有碳襯墊的半導體元件及其製備方法 - Google Patents

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Abstract

本揭露提供一種閘極結構上具有碳襯墊的半導體元件及該半導體元件的製備方法。該半導體元件包含一閘極結構，設置在一半導體底上。該半導體元件亦具有一碳襯墊，覆蓋該閘極結構的一上表面與各側壁以及覆蓋該半導體基底的一上表面。該半導體元件還具有一位元線接觸點，設置在該半導體基底上。該位元線接觸點延伸在該閘極結構上，以及該位元線接觸點藉由該碳襯墊而與該閘極結構電性分隔。

Description

閘極結構上具有碳襯墊的半導體元件及其製備方法
本申請案主張2021年1月26日申請之美國正式申請案第17/158,564號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。
本揭露關於一種半導體元件及其製備方法。特別是有關於一種閘極結構上具有碳襯墊的半導體元件及其製備方法。
對於許多現代應用，半導體元件是不可或缺的。隨著電子科技的進步，半導體元件的尺寸變得越來越小，於此同時提供較佳的功能以及包含較大的積體電路數量。由於半導體元件的規格小型化，實現不同功能的半導體元件之不同型態與尺寸規模，整合(integrated)並封裝(packaged)在一單一模組中。再者，許多製造步驟執行於各式不同型態之半導體裝置的整合(integration)。
然而，該等半導體元件的製造與整合包含許多複雜步驟與操作。在該等半導體元件中的整合變得越加複雜。該等半導體元件之製造與整合的複雜度中的增加可造成多個缺陷，例如在相鄰導電特徵之間的短路與漏電流，而短路與漏電流則是由相鄰導電特徵之間的介電層損壞所引起的。據此，有持續改善該等半導體元件之製造流程的需要，以便對付該等缺陷並可加強其效能。
上文之「先前技術」說明僅提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露之一實施例提供一種半導體元件。該半導體元件包括一閘極結構，設置在一半導體基底上。該半導體元件亦具有一碳襯墊，覆蓋該閘極結構的一上表面與各側壁以及覆蓋該半導體基底的一上表面。該半導體元件還具有一位元線接觸點，設置在該半導體基底上。該位元線接觸點延伸在該閘極結構上，以及該位元線接觸點藉由該碳襯墊而與該閘極結構電性分隔。
在一些實施例中，該半導體元件還包括一介電層，設置在該碳襯墊上，其中該介電層與該碳襯墊包含不同材料。在一些實施例中，該半導體元件還包括一圖案化遮罩，設置在該介電層上，其中該圖案化遮罩的一上表面大致齊平於該位元線接觸點的一上表面。在一些實施例中，在該介電層與該位元線接觸點之間的一界面大致對準在該圖案化遮罩與該位元線接觸點之間的一界面。
在一些實施例中，該半導體元件還包括一第一源極/汲極區以及一第二源極/汲極區，設置在該半導體基底中以及設置在該閘極結構的相反兩側上；以及一位元線，設置在該位元線接觸點上，其中該位元線經由該位元線接觸點而電性連接到該第一源極/汲極區。在一些實施例中，該半導體元件還包括一電容器接觸點，設置在該第二源極/汲極區上，並穿經該碳襯墊；以及一電容器，設置在該電容器襯墊上，其中該電容器經由該電容器接觸點而電性連接到該第二源極/汲極區。
本揭露之另一實施例提供一種半導體元件。該半導體元件包括一第一閘極結構以及一第二閘極結構，設置在一半導體底上。該半導體元件亦具有一位元線接觸點，設置在該半導體基底上且設置在該第一閘極結構與該第二閘極結構之間。該半導體元件還具有一碳襯墊，覆蓋該第一閘極結構與該第二閘極結構。該位元線接觸點藉由該碳襯墊而與該第一閘極結構及該第二閘極結構電性分隔。此外，該半導體元件具有一介電層，設置在該碳襯墊上。該位元線接觸點穿經該介電層。
在一些實施例中，該第一閘極結構的一上表面與各側壁以及該第二閘極結構的一上表面與各側壁完全被該碳襯墊所覆蓋。在一些實施例中，該位元線接觸點延伸到位在該第一閘極結構上之該碳襯墊的一上表面上以及延伸到位在該第二閘極結構上之該碳襯墊的一上表面上。
在一些實施例中，該半導體元件還包括一第一源極/汲極區，設置在該半導體基底中，且設置在該第一閘極結構與該第二閘極結構之間；以及一位元線，設置在該位元線接觸點上，其中該位元線竟由該位元線接觸點而電性連接到該第一源極/汲極區。在一些實施例中，該半導體元件還包括一第二源極/汲極區，設置在該半導體基底中，其中該第一閘極結構位在該第一源極/汲極區與該第二源極/汲極區之間；以及一電容器接觸點，穿經該介電層與該碳襯墊以電性連接到該第二源極/汲極區。
本揭露之另一實施例提供一種半導體元件的製備方法。該製備方法包括：形成一第一閘極結構在一半導體基底上；以及形成一第一源極/汲極區在該半導體基底中。該第一源極/汲極區鄰近該役一閘極結構設置。該製備方法亦包括共形地沉積一碳襯墊在該第一閘極結構與該半導體基底上；以及形成一介電層在該碳襯墊上。該製備方法還包括形成一位元線接觸點以穿經該介電層與該碳襯墊。該位元線接觸點電性連接到該第一源極/汲極區，以及該位元線接觸點藉由該碳襯墊而與該第一閘極結構分隔開。
在一些實施例中，在該位元線接觸點形成之後，該第一閘極結構的一上表面與各側壁完全被碳襯墊覆蓋。在一些實施例中，在形成該位元線接觸點之前，還包括執行一第一蝕刻製程以形成一開孔在該介電層中，其中該碳襯墊在該第一閘極結構之各側壁上的一部分藉由該開孔而暴露，以及該碳襯墊覆蓋該第一源極/汲極區之一部分的一上表面藉由該開孔而暴露。此外，該製備方法包括執行一第二蝕刻製程以移除該碳襯墊覆蓋該第一源極/汲極區的該部分。在一些實施例中，該第一蝕刻製程與該第二蝕刻製程為乾蝕刻製程。在一些實施例中，一蝕刻選擇性存在於該碳襯墊與該介電層之間，以使該第一源極/汲極區在該第一蝕刻期間完全被該碳襯墊的該部分所覆蓋。在一些實施例中，在形成該位元線接觸點之前，還包括在該介電層上執行一第三蝕刻製程，以加寬該開孔的一上部，以使該碳襯墊之一最上面的表面部分地暴露，其中該第一閘極結構在該第三蝕刻製程期間完全被覆蓋。
在一些實施例中，在加寬該開孔的該上部之後，該位元線接觸點形成在該開孔中，且該位元線接觸點覆蓋該碳襯墊之該最上面的表面。在一些實施例中，該製備方法還包括形成一第二源極/汲極區在該半導體基底中，其中該第一源極/汲極區與該第二源極/汲極區位在該第一閘極結構的相反兩側上。此外，該製備方法包括形成一電容器接觸點以穿經該介電層與該碳襯墊，其中該電容器接觸點電性連接到該第二源極/汲極區。在一些實施例中，該製備方法還包括形成一第二閘極結構在該半導體基底與該碳襯墊之間，其中該第一源極/汲極區位在該第一閘極結構與該第二閘極結構之間，以及該位元線接觸點藉由該碳襯墊而與該第二閘極結構分隔開。
本揭露提供一半導體元件及其製備方法的一些實施例。在一些實施例中，該半導體元件具有一閘極結構與一位元線接點，以及一碳襯墊；該閘極結構與該位元線接觸點設置在一半導體基底上，該碳襯墊設置在該閘極結構的一上表面與各側壁上。該位元線接觸點藉由該碳襯墊而與該閘極結構電性分隔。該碳襯墊經配置以保護在下方的該閘極結構在接下來用於形成該位元線接觸點之蝕刻製程期間不會被暴露或損傷，藉此，避免在該閘極結構與該位元線接觸點之間的未預期的短路(undesirable short circuit)。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
以下描述了組件和配置的具體範例，以簡化本揭露之實施例。當然，這些實施例僅用以例示，並非意圖限制本揭露之範圍。舉例而言，在敘述中第一部件形成於第二部件之上，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不會直接接觸的實施例。另外，本揭露之實施例可能在許多範例中重複參照標號及/或字母。這些重複的目的是為了簡化和清楚，除非內文中特別說明，其本身並非代表各種實施例及/或所討論的配置之間有特定的關係。
此外，為易於說明，本文中可能使用例如「之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空間相對關係用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對關係用語旨在除圖中所繪示的取向外亦囊括元件在使用或操作中的不同取向。所述裝置可具有其他取向(旋轉90度或處於其他取向)且本文中所用的空間相對關係描述語可同樣相應地進行解釋。
圖1是剖視示意圖，例示本揭露一些實施例之一半導體元件結構100。如圖1所示，半導體元件結構100包括一半導體基底101；源極/汲極區105a、105b、105c，設置在半導體基底101中；以及閘極結構103a、103b，設置在半導體基底101上。源極/汲極區105a與105b位在閘極結構103a的相反兩側上，以及源極/汲極區105b與105c位在閘極結構103b的相反兩側上。
在一些實施例中，半導體元件100具有一碳襯墊107，設置在閘極結構103a、103b與半導體基底101上；一介電層109，設置在碳襯墊107上；一圖案化遮罩131，設置在介電層109上；以及一位元線接觸點，設置在閘極結構103a與103b之間。在一些實施例中，閘極結構103a、103b的各側壁S1、S2與各上表面T2、T3完全被碳襯墊107所覆蓋，以及碳襯墊107延伸到半導體基底101的上表面T1上。在一些實施例中，位元線接觸點135藉由碳襯墊107而與閘極結構103a、103b分隔開。
在一些實施例中，位元線接觸點135的一上部具有一寬度，該寬度大於位元線接觸點135的一下部之一寬度；以及依據一些實施例，位元線接觸點135的上部延伸到碳襯墊107位在閘極結構103a、103b之各上表面T2、T3上的該部分上。在一些實施例中，在圖1的剖視示意圖中，位元線接觸點135具有一T型輪廓。在一些實施例中，位元線接觸點135的下部鄰接碳襯墊107位在閘極結構103a、103b之各側壁上的該等部分；以及位元線接觸點135的上部鄰接介電層109與圖案化遮罩131。
再者，半導體元件100具有一位元線141，設置在位元線接觸點135上；一間隙子結構149'，設置在位元線141的相反兩側上；以及一介電層151，圍繞間隙子結構149'設置。位元線141具有一下位元線層137以及一上位元線層139。間隙子結構149'具有多個內間隙子143、多個空氣間隙子145'以及多個外間隙子147。在一些實施例中，該等空氣間隙子145'夾置在該等內間隙子143與該等外間隙子147之間。
半導體元件100亦具有一介電層153，設置在介電層151上；一圖案化遮罩155，設置在介電層153上；以及電容器接觸點159a、159b，穿經碳襯墊107、圖案化遮罩131與155以及介電層109、151、153。半導體元件100還具有一介電層161，設置在圖案化遮罩155上；以及電容器169a、169b，設置在介電層161中。在一些實施例中，電容器169a、169b為金屬-絕緣體-金屬(MIM)電容器。電容器169a具有導電層163a與167a，以及一介電層165a夾置在導電層163a與167a之間。此外，電容器169b具有導電層163b與167b，以及一介電層165b夾置在導電層163b與167b之間。
在一些實施例中，位元線141經由位元線接觸點135而電性連接到源極/汲極區105a，電容器169a經由電容器接觸點159b而電性連接到源極/汲極區105b。在一些實施例中，半導體元件100為一動態隨機存取記憶體(DRAM)，源極/汲極區105a、105b、105c位在一主動區中，以及閘極結構103a、103b為橫越過該主動區的平行字元線(WL)結構。
圖2是流程示意圖，例示本揭露一些實施例之一半導體元件(例如半導體元件結構100)之製備方法10，其中製備方法10具有步驟S11、S13、S15、S17、S19、S21、S23、S25、S27、S29、S31及S33。圖2的步驟S11到S33結合下列圖式進行詳細說明。
圖3到圖13、圖15到圖20以及圖22是剖視示意圖，例示本揭露一些實施例之半導體元件100形成期間之各中間階段。圖14及圖21是頂視示意圖，例示半導體元件100形成期間之各中間階段，其中圖15例示沿圖14之剖線A-A'的剖視示意圖，以及圖22例示沿圖21之剖線A-A'的剖視示意圖。如圖3所示，提供半導體基底101。半導體基底101可為一半導體晶圓，例如一矽晶圓。
或者是或此外，半導體基底101可包括元素半導體材料、化合物半導體材料及/或合金半導體材料。該等元素半導體材料的例子可包括單晶矽、多晶矽、非晶矽、鍺及/或鑽石，但並不以此為限。該等化合物半導體材料的例子可包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦，但並不以此為限。該等合金半導體材料的例子可包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP，但並不以此為限。
在一些實施例中，半導體基底101包括一磊晶層(epitaxial layer)。舉例來說，半導體基底101具有一磊晶層，覆蓋一塊狀(bulk)半導體上。在一些實施例中，半導體基底101為一絕緣體上覆半導體(semiconductor-on-insulator)基底，其可包括一基底、一埋入氧化物層(buried oxide layer)以及一半導體層，而埋入氧化物層位在基底上，半導體層位在埋入氧化物層上，而絕緣體上覆半導體基底例如一絕緣體上覆矽(silicon-on-insulator，SOI)基底、一絕緣體上覆矽鍺(silicon germanium-on-insulator，SGOI)基底或一絕緣體上覆鍺(germanium-on-insulator，GOI)基底。絕緣體上覆半導體基底可使用氧離子佈植分離(separation by implanted oxygen，SIMOX)、晶圓接合(wafer bonding)及/或其他適合的方法製造。
仍請參考圖3，依據一些實施例，閘極結構103a、103b形成在半導體基底101上。其個別步驟繪示在如圖2所示之製備方法10中的步驟S11。在一些實施例中，每一閘極結構103a、103b可為一單層或多層。在一些實施例中，閘極結構103a、103b包括鋁、銅、鎢、鈦、鉭或其他可應用的導電材料。
閘極結構103a、103b的製作技術可包含沉積一導電材料(圖未示)在半導體基底101的上表面T1上，以及圖案化該導電材料以形成閘極結構103a、103b。在一些實施例中，閘極結構103a、103b大致相互平行。在本揭露的內容中，字詞「大致上(substantially)」意指較佳者為至少90%，更佳者為95%，再更佳者為98%，而最佳者為99%。
接著，依據一些實施例，如圖4所示，源極/汲極區105a、105b、105c形成在半導體基底101中以及形成在閘極結構103a、103b的相反兩側上。其個別步驟繪示在如圖2所示之製備方法10中的步驟S13。在一些實施例中，該等主動區(圖未示)藉由形成在半導體基底101中的絕緣結構所界定，且源極/汲極區105a、105b、105c形成在該等主動區中。
在一些實施例中，源極/汲極區105a、105b、105c的製作技術可包含一或多個離子植入製程。舉例來說，取決於半導體元件100的導電類型，P型摻雜物或N型摻雜物可植入在該等主動區中以形成源極/汲極區105a、105b、105c，而P型摻雜物例如硼、鎵或銦，N型摻雜物例如磷或砷。在本實施例中，源極/汲極區105a、105b、105c藉由使用閘極結構103a、103b當握一遮罩以進行植入。然而，任何其他適合的製程可交替地使用於形成源極/汲極區105a、105b、105c以及閘極結構103a、103b。舉例來說，在其他實施例中，在形成閘極結構103a、103b之前，形成源極/汲極區105a、105b、105c。
接下來，依據一些實施例，如圖5所示，碳襯墊107共形地沉積在圖4的結構上。其個別步驟繪示在如圖2所示之製備方法10中的步驟S15。在一些實施例中，半導體基底101的上表面T1(亦表示為源極/汲極區105a、105b、105c的各上表面)、閘極結構103a的各側壁S1與上表面T2以及閘極結構103b的各側壁S2與上表面T3被碳襯墊107所覆蓋。
在一些實施例中，碳襯墊107包含碳(C)。在一些其他實施例中，碳襯墊107包含含碳材料。再者，碳襯墊107的製作技術可包含一共形沉積方法，例如化學氣相沉積(CVD)製程、一物理氣相沉積(PVD)製程，或是一原子層沉積(ALD)製程。
然後，依據一些實施例，如圖6所示，介電層109形成在碳襯墊107上。其個別步驟繪示在如圖2所示之製備方法10中的步驟S17。在一些實施例中，介電層109可為一單層或多層。
在一些實施例中，介電層109包括氧化矽、氮化矽、氮氧化矽或是其他可應用的介電材料。在一些實施例中，介電層109與碳襯墊107包含不同材料。在一些實施例中，相較於碳襯墊107的材料，在接下來的蝕刻製程期間，介電層109包含具有一高蝕刻選擇性的一材料。
接著，依據一些實施例，如圖7所示，一圖案化遮罩111形成在介電層109上。在一些實施例中，圖案化遮罩111具有一開孔，該開孔暴露介電層109直接位在源極/汲極區105b上的該部分。
接下來，依據一些實施例，如圖8所示，使用圖案化遮罩111當作一遮罩，在介電層109上執行一蝕刻製程(亦表示成一第一蝕刻製程)以形成一開孔120。其個別步驟繪示在如圖2所示之製備方法10中的步驟S19。在一些實施例中，碳襯墊107在閘極結構103a、103b之各側壁S1、S2上的該等部分以及碳襯墊107覆蓋源極/汲極區105b之該部分的上表面T4，藉由開孔120而暴露。
由於碳襯墊107可提供在碳襯墊107與閘極結構103a、103b之間的一良好黏性，以及一高蝕刻選擇性存在於碳襯墊107與介電層109之間，所以碳襯墊107可用來當作在蝕刻製程中的一蝕刻終止層。因此，可藉由蝕刻製程而部分移除介電層109，同時可大致留下碳襯墊107。在一些實施例中，蝕刻製程為一乾蝕刻製程。
然後，依據一些實施例，如圖9所示，執行一蝕刻製程(亦表示成一第二蝕刻製程)以移除碳襯墊107覆蓋源極/汲極區105b的該部分。其個別步驟繪示在如圖2所示之製備方法10中的步驟S21。在一些實施例中，經由開孔120(參考圖8)以蝕刻碳襯墊107覆蓋源極/汲極區105b的該部分。
在一些實施例中，加深開孔120以便獲得暴露源極/汲極區105b的一開孔120'。在一些實施例中，蝕刻製程為一乾蝕刻製程。在獲得開孔120'之後，可移除圖案化遮罩111。
依據一些實施例，如圖10所示，在移除圖案化遮罩111之後，另一圖案化遮罩131形成在介電層109上。在一些實施例中，圖案化遮罩131具有一開孔，該開孔暴露源極/汲極區105b以及介電層109圍繞源極/汲極區105b的一部分。換言之，圖案化遮罩131的該開孔大於圖案化遮罩11的該開孔(請參考圖9)。
依據一些實施例，如圖11所示，然後使用圖案化遮罩131當作一遮罩，在介電層109上執行一蝕刻製程(亦表示為一第三十蝕刻程)。其個別步驟繪示在如圖2所示之製備方法10中的步驟S23。請參考圖10，開孔120'具有由一虛線所界定的一下部120'a以及一上部120'b，該虛線對準碳襯墊107位在閘極結構103a、103b上之該等部分的各上表面T5、T6(該等上表面T5、T6可表示為碳襯墊107的各最上面的表面)。表示開孔120'之上部120'b與下部120'a的邊界之該虛線，用於使本揭露更清楚。在開孔120'之上部120'b與下部120'a之間並不存在明顯的邊界。
在一些實施例中，執行蝕刻製程以加寬開孔120'的上部120'b，且所得的結構如圖11所示，其中形成具有一加寬上部120''b的一所得開孔120''。如上所述，碳襯墊107可提供在碳襯墊107與閘極結構103a、103b之間的一良好黏性，以及碳襯墊107與介電層109在其間具有一高蝕刻選擇性。因此，在蝕刻製程期間，大致並未蝕刻碳襯墊107，以及閘極結構130a、103b被碳襯墊107所保護。
在一些實施例中，在蝕刻製程之後，暴露碳襯墊107位在閘極結構103a、103b上之該等部分的各上表面T5、T6。再者，如圖所示，在蝕刻製程之後，保留圖案化遮罩131。然而，在其他實施例中，在獲得開孔120''之後，可移除圖案化遮罩131。
接下來，依據一些實施例，如圖12所示，一導電材料133形成在開孔120''中，並延伸在圖案化遮罩131上。在一些實施例中，導電材料133包含一低電阻率導電材料，例如銅、鎢、鋁、鈦、鉭、金、銀、其組合或是其他可應用的導電材料。導電材料133的製作技術可包含一CVD製程、一PVD製程、一噴濺製程、一鍍覆製程或其他可應用的製程。
接著，依據一些實施例，如圖13所示，執行一平坦化製程以移除導電材料133在圖案化遮罩131上的該等多餘部分，以便在開孔120''中獲得位元線接觸點135(意即導電材料133的保留部分)。其個別步驟繪示在如圖2所示之製備方法10中的步驟S25。平坦化製程可包括一化學機械研磨(CMP)製程。
依據一些實施例，在平坦化製程之後，暴露圖案化遮罩131的上表面T7，以及位元線接觸點135的上表面T8大致齊平於圖案化遮罩131的上表面T7。再者，依據一些實施例，碳襯墊107位在閘極結構103a、103b上之該等部分的上表面T5、T6被位元線接觸點135所覆蓋。此外，依據一些實施例，如圖13所示，介電層109與位元線接觸點135之間的界面I1大致對準圖案化遮罩131與位元線接觸點135之間的界面I2。
然後，依據一些實施例，如圖14及圖15所示，包括下位元線層137與上位元線層139的位元線141形成在位元線接觸點135上。其個別步驟繪示在如圖2所示之製備方法10中的步驟S27。在一些實施例中，位元線141經由位元線接觸點135而電性連接到源極/汲極區105b。
位元線141的形成可包括形成一下位元線材料(圖未示)以覆蓋圖案化遮罩131與位元線接觸點；形成一上位元線材料(圖未示)在該下位元線材料上；形成一圖案化遮罩(圖未示)在該上位元線材料上；以及使用該圖案化遮罩當作一遮罩而蝕刻該上位元線材料與該下位元線材料。在一些實施例中，該下位元線材料的多個保留部分(意即下位元線層137)以及該上位元線材料的多個保留部分(意即上位元線層139)具有對準的側壁。在位元線141形成之後，可移除該圖案化製程。
在一些實施例中，下位元線層137為一單層，包含多晶矽、金屬、金屬矽化物或金屬化合物。在一些實施例中，下位元線層137為一多層結構，包含上述材料的任何組合。類似於下位元線層137，上位元線層139可為一單層或一多層結構，其包含一或多個金屬或金屬化合物。
接下來，依據一些實施例，如圖16所示，包括多個內間隙子143、多個中間間隙子145以及多個外間隙子147的一間隙子結構149形成在位元線141的相反兩側上。其個別步驟繪示在如圖2所示之製備方法10中的步驟S29。在一些實施例中，該等內間隙子143直接接觸位元線141的各側壁，以及該等中間間隙子145夾置在該等內間隙子143與該等外間隙子147之間。
在一些實施例中，雖然可交替使用任何其他材料，但是該等內間隙子143包含高密度碳，該等中間間隙子145包含摻雜氧化物，以及該等外間隙子147包含高密度碳、碳化矽(SiC)或氮化矽碳(SiCN)。在一些實施例中，該等內間隙子143的形成包括共形地沉積一內間隙子材料(圖未示)在位元線141的上表面與各側壁上以及在圖案化遮罩131的上表面上。沉積製程可包括一CVD製程、一PVD製程、一ALD製程、一旋轉塗佈(spin-on coating)製程或其他可應用的製程。然後，該內間隙子材料可藉由一非等向性蝕刻製程而被蝕刻，其在所有位置垂直地移除相同數量的間隙子材料，留下該等內間隙子143在位元線141的各側壁上。在一些實施例中，蝕刻製程為一乾蝕刻製程。使用於形成該等中間間隙子145與該等外間隙子147的一些製程，類似於或相同於使用於形成該等內間隙子143的製程，且在文中不再重複其詳細說明。
接著，依據一些實施例，如圖17所示，形成介電層151以圍繞間隙子結構149，執行一平坦化製程，例如一CMP製程，以暴露該等中間間隙子145的上端，且然後移除該等中間間隙子145，以便形成具有多個空氣間隙子145'的一所得的間隙子結構149'。使用於形成介電層151的一些製程與材料，類似於或相同於形成介電層109的製程與材料，且在文中不再重複其詳細說明。
在一些實施例中，藉由一氣相氫氟酸(vapor phase hydrofluoric acid，VHF)蝕刻製程以移除該等中間間隙子145。然而，任何其他適合的方法可交替地使用於形成該等空氣間隙子145'。舉例來說，當該等中間間隙子145包含一能量可移除材料時，可執行一熱處理製程以將該等中間間隙子145轉換成該等空氣間隙子145'。在一些實施例中，該能量可移除材料包括一基礎材料以及一可分解成孔劑材料，該可分解成孔劑材料一旦暴露於一能量源(例如熱量)就會大致上被移除。在一些實施例中，熱處理製程可被一光處理製程、一電子束處理製程、其組合或是其他可應用的能量處理製程取代。
依據一些實施例，如圖18所示，在該等空氣間隙子145'形成之後，介電層153形成在介電層151上以密封該等空氣間隙子145'，以及一圖案化遮罩155形成在介電層153上。使用於形成介電層153的一些製程與材料，類似於或相同於使用於形成介電層109的製程與材料，且在文中不再重複其詳細說明。在一些實施例中，圖案化遮罩155具有多個開孔，該等開孔暴露介電層153直接位在源極/汲極區105b、105c上方的該等部分。
然後，依據一些實施例，如圖19所示，使用圖案化遮罩155當作一遮罩，執行一蝕刻製程以形成開孔157a、157b。在一些實施例中，在蝕刻製程中，碳襯墊107可當作一蝕刻終止層使用，以使碳襯墊107覆蓋源極/汲極區105a、105b之等等部分的各上表面分別在開孔157a、157b中暴露。因此，介電層153、151、109以及圖案化遮罩131被蝕刻製程部分移除，同時碳襯墊107可大致被留下。在一些實施例中，蝕刻製程為一乾蝕刻製程。
接下來，依據一些實施例，如圖20所示，經由開孔157a、157b執行一蝕刻製程，以移除碳襯墊107覆蓋源極/汲極區105a、105c的該等部分。換言之，加深開孔157a、157b，以便獲得暴露源極/汲極區105a、105c的開孔157a'、157b'。在一些實施例中，蝕刻製程可為一乾蝕刻製程。再者，如圖所示，在蝕刻製程之後，保留圖案化遮罩155。然而，在其他實施例中，在獲得開孔157a'、157b'之後，可移除圖案化遮罩155。
接著，依據一些實施例，如圖21及圖22所示，電容器接觸點159a、159b形成在開孔157a'、157b'中。在一些實施例中，電容器接觸點159a、159b穿經圖案化遮罩155與131、介電層153、151、109以及碳襯墊107。其個別步驟繪示在如圖2所示之製備方法10中的步驟S31。電容器接觸點159a、159b的形成可包括形成一導電材料(圖未示)在開孔157a'、157b'中並延伸在圖案化遮罩155上；以及執行一平坦化製程以移除該導電材料位在圖案化遮罩155上之該等多餘部分，以便在開孔157a'、157b'中獲得電容器接觸點159a、159b(意即該導電材料的該等保留部分)。
在一些實施例中，用於形成電容器接觸點159a、159b的該導電材料包含一低電阻率導電材料，例如銅、鎢、鋁、鈦、鉭、金、銀、其組合或是其他可應用的導電材料。用於形成電容器接觸點159a、159b的該導電材料的製作技術可包含一CVD製程、一PVD製程、一噴濺製程、一鍍覆製程或其他可應用的製程，以及用於形成電容器接觸點159a、159b的平坦化製程可包括一CMP製程。
請往回參考圖1，依據一些實施例，在電容器接觸點159a、159b形成之後，介電層161形成在圖案化遮罩155上，以及電容器169a、169b形成在介電層161中以及在電容器接觸點159a、159b上。其個別步驟繪示在如圖2所示之製備方法10中的步驟S33。在一些實施例中，電容器169a、169b為MIM電容器。在一些實施例中，電容器169a具有導電層163a；介電層165a，設置在導電層163a上；以及導電層167a，設置在介電層165a上；且電容器169b具有導電層163b；介電層165b，設置在導電層163b上；以及導電層167b，設置在介電層165b上。
使用於形成介電層161的一些材料與製程，類似於或相同於使用於形成介電層109的材料與製程，且在文中不再重複其詳細說明。電容器169a、169b的形成可包括蝕刻介電層161以形成多個開孔(圖未示)而暴露電容器接觸點159a、159b；接續著沉積一導電材料、一介電材料以及其他導電材料在該等開孔中並延伸在介電層161上；以及執行一平坦化製程(例如一CMP製程)以移除該二導電材料與該介電材料的該等多餘部分。在一些實施例中，導電層163a、163b包含氮化鈦；介電層165a、165b包含一介電材料，例如二氧化矽、二氧化鉿、氧化鋁、二氧化鋯或其組合；以及導電層167a、167b包含氮化鈦、低應力矽鍺或其組合。
在一些實施例中，電容器169a經由電容器接觸點159a而電性連接到源極/汲極區105a，以及電容器169b經由電容器接觸點159b而電性連接到源極/汲極區105c。在電容器169a、169b形成之後，則獲得半導體元件100。在一些實施例中，半導體元件100為一動態隨機存取記憶體(DRAM)的一部分。
本揭露提供一半導體元件及其製備方法的一些實施例。該半導體元件具有一閘極結構與一位元線接點，以及一碳襯墊；該閘極結構與該位元線接觸點設置在一半導體基底上，該碳襯墊設置在該閘極結構的一上表面與各側壁上。該位元線接觸點藉由該碳襯墊而與該閘極結構電性分隔。相較於其他材料層(例如氮化矽)，為了提供在該碳襯墊與該閘極結構之間的一良好的黏性，因此希望在碳襯墊中具有一較小應力。再者，在該碳襯墊與該上層介電層之間的蝕刻選擇性是高的。因此，在接下來用於形成該位元線接觸點之蝕刻製程其間，該閘極結構則被該碳襯墊所保護。因此，可避免該閘極結構與該位元線接觸點之間的未預期短路，並可改善元件效能。
本揭露之一實施例提供一種半導體元件。該半導體元件包括一閘極結構，設置在一半導體基底上。該半導體元件亦具有一碳襯墊，覆蓋該閘極結構的一上表面與各側壁以及覆蓋該半導體基底的一上表面。該半導體元件還具有一位元線接觸點，設置在該半導體基底上。該位元線接觸點延伸在該閘極結構上，以及該位元線接觸點藉由該碳襯墊而與該閘極結構電性分隔。
本揭露之另一實施例提供一種半導體元件。該半導體元件包括一第一閘極結構以及一第二閘極結構，設置在一半導體底上。該半導體元件亦具有一位元線接觸點，設置在該半導體基底上且設置在該第一閘極結構與該第二閘極結構之間。該半導體元件還具有一碳襯墊，覆蓋該第一閘極結構與該第二閘極結構。該位元線接觸點藉由該碳襯墊而與該第一閘極結構及該第二閘極結構電性分隔。此外，該半導體元件具有一介電層，設置在該碳襯墊上。該位元線接觸點穿經該介電層。
本揭露之另一實施例提供一種半導體元件的製備方法。該製備方法包括形成一第一閘極結構在一半導體基底上；以及形成一第一源極/汲極區在該半導體基底中。該第一源極/汲極區鄰近該役一閘極結構設置。該製備方法亦包括共形地沉積一碳襯墊在該第一閘極結構與該半導體基底上；以及形成一介電層在該碳襯墊上。該製備方法還包括形成一位元線接觸點以穿經該介電層與該碳襯墊。該位元線接觸點電性連接到該第一源極/汲極區，以及該位元線接觸點藉由該碳襯墊而與該第一閘極結構分隔開。
本揭露的一些實施例具有一些有利的特徵。藉由形成該碳襯墊在該等閘極結構上，該等閘極結構可被保護以避免在接下來用於形成該位元線接觸點之蝕刻製程期間被暴露或損傷。因此，可避免該閘極結構與該位元線接觸點之間的未預期短路，並可改善元件效能。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟包含於本申請案之申請專利範圍內。
10:製備方法 100:半導體元件 101:半導體基底 103a:閘極結構 103b:閘極結構 105a:源極/汲極區 105b:源極/汲極區 105c:源極/汲極區 107:碳襯墊 109:介電層 111:圖案化遮罩 120:開孔 120':開孔 120'':開孔 120'a:下部 120'b:上部 120''b:上部 131:圖案化遮罩 133:導電材料 135:位元線接觸點 137:下位元線層 139:上位元線層 141:位元線 143:內間隙子 145:中間間隙子 145':空氣間隙子 147:外間隙子 149:間隙子結構 149':間隙子結構 151:介電層 153:介電層 155:圖案化遮罩 157a:開孔 157a':開孔 157b:開孔 157b':開孔 159a:電容器接觸點 159b:電容器接觸點 161:介電層 163a:導電層 163b:導電層 165a:介電層 165b:介電層 167a:導電層 167b:導電層 169a:電容器 169b:電容器 I1:界面 I2:界面 S1:側壁 S2:側壁 S11:步驟 S13:步驟 S15:步驟 S17:步驟 S19:步驟 S21:步驟 S23:步驟 S25:步驟 S27:步驟 S29:步驟 S31:步驟 S33:步驟 T1:上表面 T2:上表面 T3:上表面 T4:上表面 T5:上表面 T6:上表面 T7:上表面 T8:上表面
參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號指相同的元件。 圖1是剖視示意圖，例示本揭露一些實施例之半導體元件。 圖2是流程示意圖，例示本揭露一些實施例之半導體元件之製備方法。 圖3是剖視示意圖，例示本揭露一些實施例在該半導體元件形成期間之中間階段，形成多個閘極結構在一半導體基底上。 圖4是剖視示意圖，例示本揭露一些實施例在半導體元件形成期間之中間階段，形成多個源極/汲極區在該半導體基底中。 圖5是剖視示意圖，例示本揭露一些實施例在半導體元件形成期間之中間階段，形成一碳襯墊以覆蓋該等閘極結構與該半導體基底。 圖6是剖視示意圖，例示本揭露一些實施例在半導體元件形成期間之中間階段，形成一介電層在該碳襯墊上。 圖7是頂視示意圖，例示本揭露一些實施例半導體元件形成期間之中間階段，形成一圖案化遮罩在該介電層上。 圖8是剖視示意圖，例示本揭露一些實施例半導體元件形成期間之中間階段，執行一第一蝕刻製程以形成一開孔(opening)。 圖9是剖視示意圖，例示本揭露一些實施例半導體元件形成期間之中間階段，執行一第二蝕刻製程以加深該開孔。 圖10是剖視示意圖，例示本揭露一些實施例在半導體元件形成期間之中間階段，形成另一圖案化遮罩在該介電層上。 圖11是剖視示意圖，例示本揭露一些實施例半導體元件形成期間之中間階段，執行一第三蝕刻製程以加寬該開孔的一上部。 圖12是剖視示意圖，例示本揭露一些實施例在半導體元件形成期間之中間階段，形成一導電材料在該開孔中以及在該圖案化遮罩上。 圖13是剖視示意圖，例示本揭露一些實施例半導體元件形成期間之中間階段，平坦化該導電材料以形成一位元線接觸電在該開孔中。 圖14是頂視示意圖，例示本揭露一些實施例半導體元件形成期間之中間階段，形成一位元線在該位元線接觸點上。 圖15是沿圖14之剖線A-A'之剖視示意圖，例示本揭露一些實施例之半導體元件結構形成期間之中間階段。 圖16是剖視示意圖，例示本揭露一些實施例在半導體元件形成期間之中間階段，形成一間隙子結構在該位元線之相反兩側上。 圖17是剖視示意圖，例示本揭露一些實施例在半導體元件形成期間之中間階段，形成一介電層以圍繞該間隙子結構並形成多個空氣間隙子(air spacers)在該間隙子結構中。 圖18是剖視示意圖，例示本揭露一些實施例在半導體元件形成期間之中間階段，形成一介電層以覆蓋該等空氣間隙子並形成一圖案化遮罩在該介電層上。 圖19是剖視示意圖，例示本揭露一些實施例半導體元件形成期間之中間階段，藉由使用該圖案化遮罩當作一遮罩而蝕刻在下層的該等介電層以形成多個開孔。 圖20是剖視示意圖，例示本揭露一些實施例半導體元件形成期間之中間階段，經由該等開孔而蝕刻該碳襯墊。 圖21是頂視示意圖，例示本揭露一些實施例半導體元件形成期間之中間階段，形成多個電容器接觸點在該等孔中。 圖22是沿圖21之剖線A-A'的剖視示意圖。，例示本揭露一些實施例之半導體元件結構形成期間一中間階段。
100:半導體元件
101:半導體基底
103a:閘極結構
103b:閘極結構
105a:源極/汲極區
105b:源極/汲極區
105c:源極/汲極區
107:碳襯墊
109:介電層
131:圖案化遮罩
135:位元線接觸點
137:下位元線層
139:上位元線層
141:位元線
143:內間隙子
145':空氣間隙子
147:外間隙子
149':間隙子結構
151:介電層
153:介電層
155:圖案化遮罩
159a:電容器接觸點
159b:電容器接觸點
161:介電層
163a:導電層
163b:導電層
165a:介電層
165b:介電層
167a:導電層
167b:導電層
169a:電容器
169b:電容器
S1:側壁
S2:側壁
T1:上表面
T2:上表面
T3:上表面

Claims (11)

  1. 一種半導體元件，包括：一閘極結構，設置在一半導體基底上；一碳襯墊，覆蓋該閘極結構的一上表面與各側壁以及覆蓋該半導體基底的一上表面；一位元線接觸點，設置在該半導體基底上，其中該位元線接觸點延伸在該閘極結構上，以及該位元線接觸點藉由該碳襯墊而與該閘極結構電性分隔；以及一位元線，設置在該位元線接觸點上，其中該位元線藉由該位元線接觸點與該碳襯墊分隔，以及該位元線接觸點由一低阻抗材料組成，其中該低阻抗材料不同於該位元線的一材料。
  2. 如請求項1所述之半導體元件，還包括一介電層，設置在該碳襯墊上，其中該介電層與該碳襯墊包含不同材料。
  3. 如請求項2所述之半導體元件，還包括一圖案化遮罩，設置在該介電層上，其中該圖案化遮罩的一上表面大致齊平於該位元線接觸點的一上表面。
  4. 如請求項3所述之半導體元件，其中在該介電層與該位元線接觸點之間的一界面大致對準在該圖案化遮罩與該位元線接觸點之間的一界面。
  5. 如請求項1所述之半導體元件，還包括：一第一源極/汲極區以及一第二源極/汲極區，設置在該半導體基底中以及設置在該閘極結構的相反兩側上，其中該位元線經由該位元線接觸點而電性連接到該第一源極/汲極區。
  6. 如請求項5所述之半導體元件，還包括：一電容器接觸點，設置在該第二源極/汲極區上，並穿經該碳襯墊；以及一電容器，設置在該電容器襯墊上，其中該電容器經由該電容器接觸點而電性連接到該第二源極/汲極區。
  7. 一種半導體元件，包括：一第一閘極結構以及一第二閘極結構，設置在一半導體底上；一位元線接觸點，設置在該半導體基底上且設置在該第一閘極結構與該第二閘極結構之間；一碳襯墊，覆蓋該第一閘極結構與該第二閘極結構，其中該位元線接觸點藉由該碳襯墊而與該第一閘極結構及該第二閘極結構電性分隔；一介電層，設置在該碳襯墊上，其中該位元線接觸點穿經該介電層；以及一位元線，設置在該位元線接觸點上，其中該位元線藉由該位元線接觸點與該碳襯墊分隔，以及該位元線接觸點由一低阻抗材料組 成，其中該低阻抗材料不同於該位元線的一材料。
  8. 如請求項7所述之半導體元件，其中該第一閘極結構的一上表面與各側壁以及該第二閘極結構的一上表面與各側壁完全被該碳襯墊所覆蓋。
  9. 如請求項7所述之半導體元件，其中該位元線接觸點延伸到位在該第一閘極結構上之該碳襯墊的一上表面上以及延伸到位在該第二閘極結構上之該碳襯墊的一上表面上。
  10. 如請求項7所述之半導體元件，還包括：一第一源極/汲極區，設置在該半導體基底中，且設置在該第一閘極結構與該第二閘極結構之間，其中該位元線竟由該位元線接觸點而電性連接到該第一源極/汲極區。
  11. 如請求項7所述之半導體元件，還包括：一第二源極/汲極區，設置在該半導體基底中，其中該第一閘極結構位在該第一源極/汲極區與該第二源極/汲極區之間；以及一電容器接觸點，穿經該介電層與該碳襯墊以電性連接到該第二源極/汲極區。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6483140B1 (en) * 1999-07-26 2002-11-19 Mitsubishi Denki Kabushiki Kaisha DRAM storage node with insulating sidewalls
US9450095B1 (en) * 2016-02-04 2016-09-20 International Business Machines Corporation Single spacer for complementary metal oxide semiconductor process flow

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6972223B2 (en) * 2001-03-15 2005-12-06 Micron Technology, Inc. Use of atomic oxygen process for improved barrier layer

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6483140B1 (en) * 1999-07-26 2002-11-19 Mitsubishi Denki Kabushiki Kaisha DRAM storage node with insulating sidewalls
US9450095B1 (en) * 2016-02-04 2016-09-20 International Business Machines Corporation Single spacer for complementary metal oxide semiconductor process flow

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