TW202114213A - 具有氣隙的半導體元件結構及其製備方法 - Google Patents

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Abstract

本揭露提供一種半導體元件結構及其製備方法，該半導體元件結構包含一第一導電結構以及一第二導電結構，設置在一半導體基底上。該半導體元件結構亦包括一第一間隙子以及一第二間隙子，該第一間隙子設置在該第一導電結構上，該第二間隙子設置在該第二導電結構上。該半導體元件結構還包括一第三間隙子與一第四間隙子，該第三間隙子設置在該第一間隙子的一側壁上，該第四間隙子設置在該第二間隙子的一側壁上。該第三間隙子的一下部貼近該第四間隙子的一下部，而該第三間隙子的該下部與該第四間隙子的該下部係覆蓋一氣隙。

Description

具有氣隙的半導體元件結構及其製備方法
本申請案主張2019/09/23申請之美國正式申請案第16/578,814號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。
本揭露係關於一種半導體元件結構以及該半導體元件的製備方法。特別是有關於一種具有氣隙的半導體元件結構及其製備方法，該氣隙位在多個導電層之間。
對於許多現代化應用而言，半導體元件是不可或缺的。隨著電子科技的進步，半導體元件的尺寸係逐漸地變小的同時，係提供較佳的功能性以及包含更大量的積體電路。由於半導體元件規格的小型化，執行不同功能之半導體元件的各式型態與尺寸，係整合並封裝在一單一模組中。再者，執行許多製造操作以整合不同形式的半導體元件。
然而，半導體元件的製造與整合包含許多複雜步驟與操作。在半導體中的整合逐漸變得複雜。半導體元件之製造與整合的複雜度提升，可能造成缺陷(deficiencies)，例如在多個到店不建之間的一訊號干擾(signal interference)。據此，持續改善半導體元件的製造流程是有需要的，以使該等缺陷改善。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露之一實施例提供一種半導體元件結構。該半導體元件結構包括一第一導電結構以及一第二導電結構，設置在一半導體基底上。該半導體元件結構亦包括一第一間隙子，設置在該第一導電結構上；以及一第二間隙子，設置在該第二導電結構上。該半導體元件結構還包括一第三間隙子，設置在該第一間隙子的一側壁上；以及一第四間隙子，設置在該第二間隙子的一側壁上。該第三間隙子的一下部貼近該第四間隙子的一下部，而該第三間隙子的該下部死該第四間隙子的該下部係覆蓋一氣隙。
在本揭露的一些實施例中，該第一導電結構與該第二導電結構以該氣隙而分隔開。
在本揭露的一些實施例中，該第一導電結構的一頂表面高於該第三間隙子的一底表面。
在本揭露的一些實施例中，該第三間隙子以該第一間隙子而與該第一導電結構的該頂表面分隔開。
在本揭露的一些實施例中，該半導體元件結構，還包括一介電結構以及一第五間隙子，該介電結構與該第五間隙子設置在該第一導電結構上，其中該第一間隙子與該第五間隙子位在該介電結構之二相對側壁上，而第一間隙子與該第五間隙子以相同材料所製。
在本揭露的一些實施例中，該半導體元件結構還包括：一第一介電層，設置在該第一導電結構的一側壁上，並被該第一間隙子所覆蓋；以及一第二介電層，設置在該第二導電結構的一側壁上，並被該第二間隙子所覆蓋，其中該第一介電層與該第二介電層係以該氣隙而分隔開。
在本揭露的一些實施例中，該第一間隙子的一底表面直接接觸該第三間隙子。
本揭露之另一實施例提供一種半導體元件結構。該半導體元件結構包括一第一導電結構以及一第二導電結構，設置在一半導體基底上。該第一導電結構與該第二導電結構以一氣隙而分隔開。該半導體元件結構亦包括一第一間隙子，設置在該第一導電結構的一頂表面上；以及一第二間隙子，設置在該第二導電結構的一頂表面上。該半導體元件結構還包括一第三間隙子，設置在該第一間隙子上。該第三間隙子以該第一間隙子而與該第一導電結構的該頂表面分隔開。此外，該半導體元件結構包括一第四間隙子，設置在該第二間隙子上。該第四間隙子以該第二間隙子而與該第二導電結構的該頂表面分隔開，且該第三間隙子與該第四間隙子係密封該氣隙。
在本揭露的一些實施例中，該第三間隙子的一上部與該第四間隙子的一上部分隔開，而該第三間隙子的一下部連接到該第四間隙子的一下部。
在本揭露的一些實施例中，該第一間隙子的一底表面高於該第三間隙子的一底表面。
在本揭露的一些實施例中，該半導體元件結構還包括：一第一介電結構，設置在該第一導電結構的該頂表面上，其中該第一導電結構、該第一介電結構以及該第三間隙子係包圍該第一間隙子；以及一第二介電結構，設置在該第二導電結構的該頂表面上，其中該第二導電結構、該第二介電結構以及該第四間隙子係包圍該第二間隙子。
在本揭露的一些實施例中，該第一間隙子與該第二間隙子包含金屬、多晶矽或其組合，而該第三間隙子與該第四間隙子包含氮化金屬、矽化金屬或其組合。
本揭露之另一實施例提供一種半導體元件的製備方法。該製備方法包括：形成一導電層在一半導體基底上；以及形成一第一介電結構與一第二介電結構在該導電層上。該製備方法亦包括形成一第一間隙子在該第一介電結構的一側壁上，並形成一第二間隙子在該第二介電結構的一側壁上；以及移除該導電層由該第一間隙子與該第二間隙子而暴露的一部份，以形成一第一導電結構以及一第二導電結構。該製備方法還包括生長一第三間隙子在該第一間隙子上，並生長一第四間隙子在該第二間隙子上，以使一氣隙形成在該第一導電結構與該第二導電結構之間，且由該第三間隙子與該第四間隙子密封該氣隙。
在本揭露的一些實施例中，形成該第一間隙子與該第二間隙子的該步驟，包括：保形地沉積一間隙子層在該導電層、該第一介電結構與該第二介電結構上；部分地移除該間隙子層，以暴露該第一介電結構與該第二介電結構，以使該第一間隙子面對該第二間隙子而形成。
在本揭露的一些實施例中，該導電層被移除的該部分係透過一蝕刻製程，並使用該第一間隙子、該第二間隙子、該第一介電結構以及該第二介電結構當作一遮罩，而在執行該蝕刻製程之後，係暴露該半導體基底。
在本揭露的一些實施例中，該第三間隙子的一底部連接到該第四間隙子的一底部，而該第三間隙子的一上部與該第四間隙子的一上部分隔開。
在本揭露的一些實施例中，該第三間隙子與該第四間隙子在該第一導電結構與該第二導電結構之間延伸，以使該第一導電結構的一頂表面高於該第三間隙子的一底表面與該第四間隙子的一底表面。
在本揭露的一些實施例中，該半導體元件結構的製備方法還包括：在形成該第三間隙子與該第四間隙子之前，透過一熱處理製程，形成第一介電層在該第一導電結構的一側壁上，並形成一第二介電層在該第二導電結構的一側壁上。
在本揭露的一些實施例中，該第一間隙子覆蓋該第一介電層，該第二間隙子覆蓋該第二介電層，而該半導體基底、該第一介電層、該第二介電層、該第三間隙子以及該第四間隙子係包圍該氣隙。
在本揭露的一些實施例中，該半導體元件結構的製備方法還包括：在形成該第三間隙子與該第四間隙子之前，移除該第一介電層與該第二介電層，以部分地暴露該第一間隙子的一底表面以及該第二間隙子的一底表面，其中該第三間隙子延伸至覆蓋該第一間隙子的該底表面，該第四間隙子延伸至覆蓋該第二間隙子的該底表面。
本揭露提供一種半導體元件結構的一些實施例。該半導體元件結構具有一第一導電結構、一第一間隙子、一第二導電結構以及一第二間隙子，該第一間隙子位在該第一導電結構上，該第二間隙子位在該第二導電結構上。該半導體元件結構亦具有一第三間隙子以及一第四間隙子，該第三間隙子位在該第一間隙子上，該第四間隙子位在該第二間隙子上，而該第三間隙子的下部與該第四間隙子的下部係覆蓋一氣隙。因此，可降低相鄰導電結構(例如第一與第二導電結構)之間的電容。因此，係可提升該半導體元件結構的操作速度，且可改善整體元件效能。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
以下描述了組件和配置的具體範例，以簡化本揭露之實施例。當然，這些實施例僅用以例示，並非意圖限制本揭露之範圍。舉例而言，在敘述中第一部件形成於第二部件之上，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不會直接接觸的實施例。另外，本揭露之實施例可能在許多範例中重複參照標號及/或字母。這些重複的目的是為了簡化和清楚，除非內文中特別說明，其本身並非代表各種實施例及/或所討論的配置之間有特定的關係。
此外，為易於說明，本文中可能使用例如「之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空間相對關係用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對關係 用語旨在除圖中所繪示的取向外亦囊括元件在使用或操作中的不同取向。所述裝置可具有其他取向(旋轉90度或處於其他取向)且本文中所用的空間相對關係描述語可同樣相應地進行解釋。
圖1為依據本揭露一些實施例中一種半導體元件結構100a的頂視示意圖，而圖2為依據本揭露一些實施例中沿圖1之剖線I-I’的剖視示意圖。如圖1及圖2所示，半導體元件結構100a包括複數個導電結構103a、103b以及103c與複數個介電結構105a、105b以及105c，而該等導電結構103a、103b以及103c位在一半導體基底101上，且該等介電結構105a、105b以及105c位在該等導電結構103a、103b以及103c上。在一些實施例中，在圖1的頂視圖中，每一介電結構105a、105b以及105c為一線性結構。
再者，半導體元件結構100a亦包括複數個間隙子115a1、115a2、115b1、115b2、115c1以及115c2。在一些實施例中，該等間隙子115a1與115a2位在介電結構105a的二相對側壁上，該等間隙子115b1與115b2位在介電結構105b的二相對側壁上，該等間隙子115c1與115c2位在介電結構105c的二相對側壁上。在一些實施例中，該等間隙子115a1、115a2、115b1、115b2、115c1以及115c2的縱向方向，係平行於該等介電結構105a、105b以及105c的縱向方向。換言之，該等間隙子115a1、115a2、115b1、115b2、115c1以及115c2與該等介電結構105a、105b以及105c在相同方向上延伸。
在一些實施例中，該等間隙子115a1、115a2、115b1、115b2、115c1以及115c2所指的是第一組間隙子，半導體元件結構100a還包括一第二組間隙子。如圖1及圖2所示，該第二組間隙子包括間隙子145a1、145a2、145b1、145b2、145c1以及145c2。在一些實施例中，間隙子145a1、145a2、145b1、145b2、145c1以及145c2(意即第二組間隙子)係覆蓋(意即密封)複數個氣隙150a、150b、105c以及150d。
在一些實施例中，其中一導電結構103a、103b以及103c、其中一介電結構105a、105b以及105c、以及其中一間隙子145a1、145a2、145b1、145b2、145c1以及145c2(意即第二組間隙子)，係包圍每一間隙子115a1、115a2、115b1、115b2、115c1以及115c2(意即第一組間隙子)。舉例來說，依據一些實施例，導電結構103a、介電結構105a以及間隙子145a2包圍間隙子115a2，而導電結構103b、介電結構105b以及間隙子145b1包圍間隙子115b1。
圖3為依據本揭露一些實施例中在圖2之區域A的放大示意圖。在一些實施例中，間隙子145a2形成在間隙子115a2的側壁SW1上，而間隙子145b1形成在間隙子115b1的側壁SW2上。
間隙子145a2具有一下部145a2’以及位在下部145a2’上的一上部145a2”，而間隙子145b1具有一下部145b1’以及位在下部145b1’上的一上部145b1”。在一些實施例中，下部145a2’貼近(意即直接連接)下部145b1’的同時，上部145a2”與上部145b1”以一凹處160b而分隔開。換言之，下部145a2’實體上連接到下部145b1’。更特別地是，在圖3的剖視圖中，凹處160b具有一最低點P，而最低點P則界定成間隙子145a2之上部145a2”、間隙子145a2之下部145a2’、間隙子145b1之上部145b1”以及間隙子145b1之下部145b1’的交叉點。
應當理解，在一些實施例中，由於間隙子145a2及145b1由相同材料所製，因此上部145a2”與145b1”以及下部145a2’與145b1”之間並不具有可辨別的界面。此外，再塗1的頂視圖中，最低點P為一線條(line)。
請繼續參考圖3，依據一些實施例，導電結構103a的一頂表面S1高於間隙子145a2之下部145a2’的一底表面S3，而導電結構103b的一頂表面S2高於間隙子145b1之下部145b1’的一底表面S4。在一些實施例中，導電結構103a與103b分別地直接連接間隙子115a2與115b1，而導電結構103a的頂表面S1亦指間隙子115a2之底表面，且導電結構103b之頂表面S2亦指間隙子115b1之底表面。意即，在一些實施例中，間隙子115a2之底表面S1高於間隙子145a2之下部145a2’的底表面S3，而間隙子115b1之底表面S2高於間隙子145b1之下部145b1’的底表面S4。
雖然圖3僅顯示在二相鄰介電結構105a與105b之間的結構，但其他相鄰二介電結構(意即介電結構105b與105c)之間的結構可類似於或相同於介電結構105a與105b之間的結構，且不再在文中詳述。在一些實施例中，半導體元件結構100a為動態隨機存取記憶體(DRAM)，而導電結構103a、103b以及103為位元線(BL)。在此例中，氣隙105a、105b、105c以及105d用來降低相鄰位元線之間的電容，其係有益於增加DRAM的操作速度以及改善整體DRAM的效能。
圖4為依據本揭露一些實施例中一種半導體元件結構100a之製備方法10的流程示意圖，而依據一些實施例，製備方法10包括步驟S11、S13、S15、S17以及S19。圖4的步驟S11到S19對應圖1、圖2以及圖5至圖12進行詳述。
圖5為依據本揭露一實施例中製備半導體元件結構100a之其中一中間階段的頂視示意圖，圖6為依據本揭露一些實施例中沿圖5之剖線I-I’的剖視示意圖。
如圖5及圖6所示，提供半導體基底101。半導體基底101可為一半導體晶圓，例如一矽晶圓。或者是或此外，半導體基底101可包含基本半導體(elementary semiconductor)材料、複合半導體(compound semiconductor)材料、及/或合金半導體材料。基本半導體材料可包括晶體矽(crystal silicon)、多晶矽(polycrystalline silicon)、非晶矽(amorphous silicon)、鍺(germanium)及/或鑽石(diamond)，但並不以此為限。複合半導體材料的例子可包括碳化矽(silicon carbide)、砷化鎵(gallium arsenic)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)及/或銻化銦(indium antimonide)，但並不以此為限。合金半導體材料的例子可包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP，但並不以此為限。
在一些實施例中，半導體基層101包括一磊晶層(epitaxial layer)。舉例來說，半導體基底101具有一磊晶層，磊晶層鋪設在一塊體半導體(bulk semiconductor)上。在一些實施例中，半導體基底101為一絕緣體上半導體(semiconductor-on-insulator)基底，其係具有一基底、一埋入氧化層以及一半導體層，埋入氧化層位在基底上，半導體層位在埋入氧化層上，絕緣體上半導體基底係例如一絕緣體上矽(silicon-on-insulator，SOI)基底、一絕緣體上矽鍺(silicon germanium-on-insulator，SGOI)基底，或一絕緣體上鍺(germanium-on-insulator，GOI)基底。可使用氧植入分離(separation by implantation of oxygen，SIMOX)、晶圓接合(wafer bonding)及/或其他方法製造絕緣體上半導體基底。
請繼續參考圖5，依據一些實施例，一導電層103形成在半導體基底101上。其各別步驟係繪示如在圖4之製備方法10中的步驟S11。
在一些實施例中，導電層103包含鎢、鋁、銅、鎳、鈷、其他導電材料或其組合。在一些實施例中，導電層103由一沉積製程所形成。沉積製成可包括一電鍍製程、一化學氣相沉積(CVD)製程、一物理氣相沉積(PVD)製程、一旋塗製程、一無電電鍍製程，或其他適用製程。
應當理解，在形成導電層103之前，一絕緣結構(圖未示)可形成在半導體基底101中，以界定出複數個主動區(圖未示)。在一些實施例中，導電層103用來形成DRAM的位元線，主動區包括複數個源極/汲極(S/D)區 (圖未示)，而複數個位元線接觸點(圖未示)形成在S/D區中。S/D區可具有一導電型(conductivity type)，不同於半導體基底101的導電型，而位元線接觸點可設置來電性連接到接下來所形成的位元線。
接著，在一些實施例中，如圖5及圖6所示，介電結構105a、105b以及105c形成在導電層103上。其各別步驟係繪示如在圖4之製備方法10中的步驟S13。在一些實施例中，介電結構105a、105b以及105c為線性結構，其係沿相同方向延伸，而開口110a、110b、110c以及110d由介電結構105a、105b以及105c所界定。
在一些實施例中，介電結構105a、105b以及105c由一沉積製程以及接續的一蝕刻製程所形成。沉積製程包括一CVD製程、一PVD製程、一旋塗製程、其他適用製程或其組合。蝕刻製程可包括一乾蝕刻製程或一濕蝕刻製程，其係使用一圖案化遮罩。
圖7為依據本揭露一實施例中製備半導體元件結構100a之其中一中間階段的頂視示意圖，而圖8為依據本揭露一些實施例中沿圖7之剖線I-I’的剖視示意圖。
在形成介電結構105a、105b以及105c之後，依據一些實施例，如圖7及圖8所示，一間隙子層115保型地沉積在導電層103與介電結構105a、105b以及105c上。在一些實施例中，間隙子層115充填開口110a、110b、110c以及110d(參考圖5及圖6)，並覆蓋介電結構105a至105c的側壁以及導電層103藉由開口110a到110d而暴露的頂表面。再者，依據一些實施例，間隙子層115延伸至覆蓋介電結構105a至105c的頂表面，留下凹處120a、120b、120c以及102d。
在一些實施例中，間隙子層115包含金屬，例如鈷、鎳、鉭(Ta)、錳(Mn)、或多晶矽、其他適用材料，或其組合。在一些實施例中，間隙子層115由一沉積製程所形成。沉積製程包括一電鍍製程、一CVD製程、一PVD製程、一旋塗製程、一無電電鍍製程，或其他適用製程。
圖9為依據本揭露一實施例中製備半導體元件結構100a之其中一中間階段的頂視示意圖，而圖10為依據本揭露一些實施例中沿圖9之剖線I-I’的剖視示意圖。
在形成間隙子層115之後，依據一些實施例，如圖9至圖10所示，包括間隙子115a1、115a2、115b1、115b2、115c1以及115c2的第一組間隙子，係藉由部分地移除間隙子層115而形成在介電結構105a、105b以及105c的側壁上。其各別步驟係繪示如在圖4之製備方法10中的步驟S15。此外，依據一些實施例，間隙子115a1、115a2、115b1、115b2、115c1以及115c2與介電結構105a到105c界定出開口130a、130b、130c以及130d。
更特別地，執行一蝕刻製程而部分地移除間隙子層115，而在執行蝕刻製程之後，半導體基底101的頂表面藉由開口130a到130d而部分地暴露。在一些實施例中，蝕刻製程為一非等向性蝕刻製程，其係移除在所有位置中之間隙子層115的一類似垂直數量(深度)，沿著介電結構105a至105c的側壁而留下間隙子115a1、115a2、115b1、115b2、115c1以及115c2。在一些實施例中，蝕刻製程包括一乾蝕刻製程、一濕蝕刻製程或其組合。
圖11為依據本揭露一實施例中製備半導體元件結構100a之其中一中間階段的頂視示意圖，而圖12為依據本揭露一些實施例中沿圖9之剖線I-I’的剖視示意圖。
依據一些實施例，如圖11及圖12所示，在形成第一組間隙子之後，以一蝕刻製程部分地移除導電層103，以形成導電結構103a、103b以及103c。其各別步驟係繪示如在圖4之製備方法10中的步驟S17。在一些實施例中，在執行蝕刻製程之後，係獲得在開口130a至130d之下的開口140a、140b、140c以及140d。
特別地，執行用於形成導電結構103a至103c的蝕刻製程，係使用介電結構105a至105c以及第一組間隙子(包括間隙子115a1、115a2、115b1、115b2、115c1以及115c2)當作遮罩。換言之，依據一些實施例，藉由蝕刻製程移除導電層103透過開口130a至130d(參考圖9及圖10)而暴露的部分，而半導體基底101的頂表面透過開口140a至140d部分地暴露。此外，在一些實施例中，蝕刻製程包括一乾蝕刻製程、一濕蝕刻製程或其組合。
在形成導電結構103a至103c之後，依據一些實施例，如圖1至圖3所示，包括間隙子145a1、145a2、145b1、145b2、145c1以及145c2的第二組間隙子，係生長在第一組間隙子上，而第二組間隙子則覆蓋氣隙150a、150b以及150c。其各別步驟係繪示如在圖4之製備方法10中的步驟S19。
在一些實施例中，間隙子145a1、145a2、145b1、145b2、145c1以及145c2包含氮化金屬(例如氮化鋁)、矽化金屬、石墨烯(graphene)、其他適用材料或其組合。應當理解，使用第一組間隙子(意即間隙子115a1、115a2、115b1、115b2、115c1以及115c2)當作催化劑(catalyst)結構，形成第二組間隙子(意即間隙子145a1、145a2、145b1、145b2、145c1以及145c2)，而生長第二組間隙子直至相鄰第二組間隙子的下部實體上連接為止。舉例來說，間隙子145a2之下部145a2’以及間隙子145b1之下部145b1’為實體上連接。
在形成第二組間隙子之後，藉由氣隙150a至150d，相鄰導電結構103a至103c相互分隔開，並獲得半導體元件結構100a。再者，藉由氣隙150a至150d，第二組間隙子與半導體基底101分隔開。在一些實施例中，半導體元件結構100a為一DRAM，而導電結構103a至103c為位元線(BL)。
半導體元件結構100a包括導電結構103a至103c、第一組間隙子(意即間隙子115a1、115a2、115b1、115b2、115c1以及115c2)以及第二組間隙子(意即間隙子145a1、145a2、145b1、145b2、145c1以及145c2)，第一組間隙子位在導電結構103a至103c上，第二組間隙子位在第一組間隙子上。由於氣隙150a至150d形成在相鄰導電結構103a至103c之間，並被第二組間隙子的下部(意即下部1452’與145b1’)所密封，所以可降低相鄰導電結構之間的電容。因此，可提升半導體元件結構100a的操作速度，並可改善整體元件效能。
圖13及圖15為依據本揭露一實施例中製備半導體元件結構100b之其中一中間階段的頂視示意圖，而圖14為依據本揭露一些實施例中沿圖13之剖線I-I’的剖視示意圖，圖16為依據本揭露一些實施例中沿圖15之剖線I-I’的剖視示意圖。
用於形成半導體元件結構100b的一些製程與材料，係類似於或相同於用於形成半導體元件結構100a，而文中不再重複其詳細描述。圖13至圖16所示的第二實施例與圖1至圖3及圖5至圖12所示的第一實施例之間的差異，在於在第二實施例中，在第二組間隙子(意即間隙子145a1、145a2、145b1、145b2、145c1以及145c2)密封氣隙150a至150d之前，導電結構103a至103c的下部轉換成介電層143a1、143a2、143b1、143b2、143c1以及143c2。因此，介電層143a1與143a2形成在留下來之導電結構103a’相對側壁上，介電層143b1與143b2形成在留下來之導電結構103b’的相對側壁上，而介電層143c1與143c2形成在留下來之導電結構103c’的相對側壁上。舉例來說，介電層143a2覆蓋留下來之導電結構103a’的側壁SW5，而介電層143b1覆蓋留下來之導電結構103b’的側壁SW6。
在一些實施例中，第一組間隙子(意即間隙子115a1、115a2、115b1、115b2、115c1以及115c2)至少部分地覆蓋介電層143a1、143a2、143b1、143b2、143c1以及143c2。再者，在一些實施例中，執行一熱處理製程以形成介電層143a1、143a2、143b1、143b2、143c1以及143c2，熱處理製程包括一氧化製程、一氮化製程、其他適用製程或其組合，介電層143a1、143a2、143b1、143b2、143c1以及143c2包含氧化鎢、氧化鋁、氧化銅、其他氧化金屬或氮化金屬，或其組合。
在形成介電層143a1、143a2、143b1、143b2、143c1以及143c2之後，依據一些實施例，如圖15及圖16所示，具有間隙子145a1、145a2、145b1、145b2、145c1以及145c2的第二組間隙子，生長在具有間隙子115a1、115a2、115b1、115b2、115c1以及115c2的第一組間隙子上，而第二組間隙子覆蓋(意即密封)氣隙150a、150b、150c以及150d。
在形成第二組間隙子之後，相鄰留下來之導電結構103a’與103c’以氣隙150a至150d以及介電層143a1、143a2、143b1、143b2、143c1以及143c2而相互分隔開，並獲得半導體元件結構100b。
圖17及圖19為依據本揭露一實施例中製備半導體元件結構100b之其中一中間階段的頂視示意圖，而圖18為依據本揭露一些實施例中沿圖17之剖線I-I’的剖視示意圖，圖20為依據本揭露一些實施例中沿圖19之剖線I-I’的剖視示意圖。
用於形成半導體元件結構100c的一些製程與材料，係類似於或相同於用於形成半導體元件結構100b，而文中不再重複其詳細描述。圖17至圖20所示的第二實施例與圖13至圖16所示的第二實施例之間的差異，在於第二組間隙子(意即間隙子145a1、145a2、145b1、145b2、145c1以及145c2)密封氣隙150a至150d之前，移除介電層143a1、143a2、143b1、143b2、143c1以及143c2。因此，半導體元件結構100c的氣隙150a至150d寬於半導體元件結構100a與100b的氣隙150a至150d。
在一些實施例中，藉由蝕刻製程以移除介電層143a1、143a2、143b1、143b2、143c1以及143c2，而蝕刻製程包括一乾蝕刻製程、一濕蝕刻製程或其組合。在執行蝕刻製程之後，部分地暴露第一組間隙子(意即間隙子115a1、115a2、115b1、115b2、115c1以及115c2)，而開口140a、140b、140c以及140d係加寬至開口140a’、140b’、140c’以及140d’。舉例來說，依據一些實施例，如圖18所示，藉由開口140b’而部分地暴露間隙子115a2之底表面S5與間隙子115b1之底表面S6。
在移除介電層143a1、143a2、143b1、143b2、143c1以及143c2之後，依據一些實施例，如圖19及圖20所示，具有間隙子145a1、145a2、145b1、145b2、145c1以及145c2的第二組間隙子，生長在第一組間隙子上，而第二組間隙子覆蓋(意即密封)氣隙150a、150b、150c以及150d。
應當理解，在一些實施例中，第二組間隙子(意即間隙子145a1、145a2、145b1、145b2、145c1以及145c2)生長在第一組間隙子(意即間隙子115a1、115a2、115b1、115b2、115c1以及115c2)透過開口140a’至140d’暴露之底表面上。意即，依據一些實施例，第二組間隙子覆蓋低一組間隙子的底表面。在形成第二組間隙子之後，相鄰留下來的導電結構103a’到103c’藉由氣隙150a至150d而相互分隔開，並獲得半導體元件結構100c。
提供有半導體元件結構及其製備方法的實施例。每一半導體元件結構100a、100b以及100c包括導電結構103a至103c(或留下來的導電結構103a’至103c’)、第一組間隙子(意即間隙子115a1、115a2、115b1、115b2、115c1以及115c2)以及第二組間隙子(意即間隙子145a1、145a2、145b1、145b2、145c1以及145c2)，第一組間隙子位在導電結構上，第二組間隙子位在第一組間隙子上。由於氣隙150a至150d形成在相鄰導電結構103a至103c(或留下來的導電結構103a’至103c’)之間，並被第二組間隙子的下部(意即下部145a2’及145b1’)所密封，所以可降低相鄰導電結構之間的電容。因此，可提升半導體元件結構100a、100b以及100c的操作速度，並可改善整體元件效能。
本揭露之一實施例提供一種半導體元件結構。該半導體元件結構包括一第一導電結構以及一第二導電結構，設置在一半導體基底上。該半導體元件結構亦包括一第一間隙子，設置在該第一導電結構上；以及一第二間隙子，設置在該第二導電結構上。該半導體元件結構還包括一第三間隙子，設置在該第一間隙子的一側壁上；以及一第四間隙子，設置在該第二間隙子的一側壁上。該第三間隙子的一下部貼近該第四間隙子的一下部，而該第三間隙子的該下部死該第四間隙子的該下部係覆蓋一氣隙。
本揭露之另一實施例提供一種半導體元件結構。該半導體元件結構包括一第一導電結構以及一第二導電結構，設置在一半導體基底上。該第一導電結構與該第二導電結構以一氣隙而分隔開。該半導體元件結構亦包括一第一間隙子，設置在該第一導電結構的一頂表面上；以及一第二間隙子，設置在該第二導電結構的一頂表面上。該半導體元件結構還包括一第三間隙子，設置在該第一間隙子上。該第三間隙子以該第一間隙子而與該第一導電結構的該頂表面分隔開。此外，該半導體元件結構包括一第四間隙子，設置在該第二間隙子上。該第四間隙子以該第二間隙子而與該第二導電結構的該頂表面分隔開，且該第三間隙子與該第四間隙子係密封該氣隙。
本揭露之另一實施例提供一種半導體元件的製備方法。該製備方法包括形成一導電層在一半導體基底上；以及形成一第一介電結構與一第二介電結構在該導電層上。該製備方法亦包括形成一第一間隙子在該第一介電結構的一側壁上，並形成一第二間隙子在該第二介電結構的一側壁上；以及移除該導電層由該第一間隙子與該第二間隙子而暴露的一部份，以形成一第一導電結構以及一第二導電結構。該製備方法還包括生長一第三間隙子在該第一間隙子上，並生長一第四間隙子在該第二間隙子上，以使一氣隙形成在該第一導電結構與該第二導電結構之間，且由該第三間隙子與該第四間隙子密封該氣隙。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。
100a:半導體元件結構 100b:半導體元件結構 100c:半導體元件結構 101:半導體基底 103:導電層 103a:導電結構 103a’:導電結構 103b:導電結構 103b’:導電結構 103c:導電結構 103c’:導電結構 105a:介電結構 105b:介電結構 105c:介電結構 110a:開口 110b:開口 110c:開口 110d:開口 115:間隙子層 115a1:間隙子 115a2:間隙子 115b1:間隙子 115b2:間隙子 115c1:間隙子 115c2:間隙子 120a:凹處 120b:凹處 120c:凹處 120d:凹處 130a:開口 130b:開口 130c:開口 130d:開口 140a:開口 140a’:開口 140b:開口 140b’:開口 140c:開口 140c’:開口 140d:開口 140d’:開口 143a1:介電層 143a2:介電層 143b1:介電層 143b2:介電層 143c1:介電層 143c2:介電層 145a1:間隙子 145a2:間隙子 145a2’:下部 145a2”:上部 145b1:間隙子 145b1’:下部 145b1”:上部 145b2:間隙子 145c1:間隙子 145c2:間隙子 150a:氣隙 150b:氣隙 150c:氣隙 150d:氣隙 160b:凹處 P:最低點 S1:頂表面(底表面) S2:頂表面(底表面) S3:底表面 S4:底表面 S5:底表面 S6:底表面 SW1:側壁 SW2:側壁 SW5:側壁 SW6:側壁 10:製備方法 S11:步驟 S13:步驟 S15:步驟 S17:步驟 S19:步驟
參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。 圖1為依據本揭露一些實施例中一種半導體元件結構的頂視示意圖。 圖2為依據本揭露一些實施例中沿圖1之剖線I-I’的剖視示意圖。 圖3為依據本揭露一些實施例中在圖2之區域A的放大示意圖。 圖4為依據本揭露一些實施例中一種半導體元件結構之製備方法的流程示意圖。 圖5為依據本揭露一實施例中製備半導體元件結構之其中一中間階段的頂視示意圖。 圖6為依據本揭露一些實施例中沿圖5之剖線I-I’的剖視示意圖。 圖7為依據本揭露一實施例中製備半導體元件結構之其中一中間階段的頂視示意圖。 圖8為依據本揭露一些實施例中沿圖7之剖線I-I’的剖視示意圖。 圖9為依據本揭露一實施例中製備半導體元件結構之其中一中間階段的頂視示意圖。 圖10為依據本揭露一些實施例中沿圖9之剖線I-I’的剖視示意圖。 圖11為依據本揭露一實施例中製備半導體元件結構之其中一中間階段的頂視示意圖。 圖12為依據本揭露一些實施例中沿圖11之剖線I-I’的剖視示意圖。 圖13為依據本揭露一實施例中製備半導體元件結構之其中一中間階段的頂視示意圖。 圖14為依據本揭露一些實施例中沿圖13之剖線I-I’的剖視示意圖。 圖15為依據本揭露一實施例中製備半導體元件結構之其中一中間階段的頂視示意圖。 圖16為依據本揭露一些實施例中沿圖15之剖線I-I’的剖視示意圖。 圖17為依據本揭露一實施例中製備半導體元件結構之其中一中間階段的頂視示意圖。 圖18為依據本揭露一些實施例中沿圖17之剖線I-I’的剖視示意圖。 圖19為依據本揭露一實施例中製備半導體元件結構之其中一中間階段的頂視示意圖。 圖20為依據本揭露一些實施例中沿圖19之剖線I-I’的剖視示意圖。
100a:半導體元件結構
101:半導體基底
105a:介電結構
105b:介電結構
105c:介電結構
115a1:間隙子
115a2:間隙子
115b1:間隙子
115b2:間隙子
115c1:間隙子
115c2:間隙子
145a1:間隙子
145a2:間隙子
145b1:間隙子
145b2:間隙子
145c1:間隙子
145c2:間隙子
150a:氣隙
150b:氣隙
150c:氣隙
150d:氣隙

Claims (20)

  1. 一種半導體元件結構，包括： 一第一導電結構以及一第二導電結構，設置在一半導體基底上； 一第一間隙子，設置在該第一導電結構上； 一第二間隙子，設置在該第二導電結構上； 一第三間隙子，設置在該第一間隙子的一側壁上；以及 一第四間隙子，設置在該第二間隙子的一側壁上； 其中，該第三間隙子的一下部貼近該第四間隙子的一下部，而該第三間隙子的該下部死該第四間隙子的該下部係覆蓋一氣隙。
  2. 如請求項1所述之半導體元件結構，其中該第一導電結構與該第二導電結構以該氣隙而分隔開。
  3. 如請求項1所述之半導體元件結構，其中該第一導電結構的一頂表面高於該第三間隙子的一底表面。
  4. 如請求項3所述之半導體元件結構，其中該第三間隙子以該第一間隙子而與該第一導電結構的該頂表面分隔開。
  5. 如請求項1所述之半導體元件結構，還包括一介電結構以及一第五間隙子，該介電結構與該第五間隙子設置在該第一導電結構上，其中該第一間隙子與該第五間隙子位在該介電結構之二相對側壁上，而第一間隙子與該第五間隙子以相同材料所製。
  6. 如請求項1所述之半導體元件結構，還包括： 一第一介電層，設置在該第一導電結構的一側壁上，並被該第一間隙子所覆蓋；以及 一第二介電層，設置在該第二導電結構的一側壁上，並被該第二間隙子所覆蓋，其中該第一介電層與該第二介電層係以該氣隙而分隔開。
  7. 如請求項1所述之半導體元件結構，其中該第一間隙子的一底表面直接接觸該第三間隙子。
  8. 一種半導體元件結構，包括： 一第一導電結構以及一第二導電結構，設置在一半導體基底上，其中該第一導電結構與該第二導電結構以一氣隙而分隔開； 一第一間隙子，設置在該第一導電結構的一頂表面上； 一第二間隙子，設置在該第二導電結構的一頂表面上； 一第三間隙子，設置在該第一間隙子上，其中該第三間隙子以該第一間隙子而與該第一導電結構的該頂表面分隔開； 一第四間隙子，設置在該第二間隙子上，其中該第四間隙子以該第二間隙子而與該第二導電結構的該頂表面分隔開，且該第三間隙子與該第四間隙子係密封該氣隙。
  9. 如請求項8所述之半導體元件結構，其中該第三間隙子的一上部與該第四間隙子的一上部分隔開，而該第三間隙子的一下部連接到該第四間隙子的一下部。
  10. 如請求項8所述之半導體元件結構，其中該第一間隙子的一底表面高於該第三間隙子的一底表面。
  11. 如請求項8所述之半導體元件結構，還包括： 一第一介電結構，設置在該第一導電結構的該頂表面上，其中該第一導電結構、該第一介電結構以及該第三間隙子係包圍該第一間隙子；以及 一第二介電結構，設置在該第二導電結構的該頂表面上，其中該第二導電結構、該第二介電結構以及該第四間隙子係包圍該第二間隙子。
  12. 如請求項8所述之半導體元件結構，其中該第一間隙子與該第二間隙子包含金屬、多晶矽或其組合，而該第三間隙子與該第四間隙子包含氮化金屬、矽化金屬或其組合。
  13. 一種半導體元件結構的製備方法，包括： 形成一導電層在一半導體基底上； 形成一第一介電結構與一第二介電結構在該導電層上； 形成一第一間隙子在該第一介電結構的一側壁上，並形成一第二間隙子在該第二介電結構的一側壁上； 移除該導電層由該第一間隙子與該第二間隙子而暴露的一部份，　以形成一第一導電結構以及一第二導電結構；以及 生長一第三間隙子在該第一間隙子上，並生長一第四間隙子在該第二間隙子上，以使一氣隙形成在該第一導電結構與該第二導電結構之間，且由該第三間隙子與該第四間隙子密封該氣隙。
  14. 如請求項13所述之半導體元件結構的製備方法，其中形成該第一間隙子與該第二間隙子的該步驟，包括： 保形地沉積一間隙子層在該導電層、該第一介電結構與該第二介電結構上； 部分地移除該間隙子層，以暴露該第一介電結構與該第二介電結構，以使該第一間隙子面對該第二間隙子而形成。
  15. 如請求項13所述之半導體元件結構的製備方法，其中該導電層被移除的該部分係透過一蝕刻製程，並使用該第一間隙子、該第二間隙子、該第一介電結構以及該第二介電結構當作一遮罩，而在執行該蝕刻製程之後，係暴露該半導體基底。
  16. 如請求項13所述之半導體元件結構的製備方法，其中該第三間隙子的一底部連接到該第四間隙子的一底部，而該第三間隙子的一上部與該第四間隙子的一上部分隔開。
  17. 如請求項13所述之半導體元件結構的製備方法，其中該第三間隙子與該第四間隙子在該第一導電結構與該第二導電結構之間延伸，以使該第一導電結構的一頂表面高於該第三間隙子的一底表面與該第四間隙子的一底表面。
  18. 如請求項13所述之半導體元件結構的製備方法，還包括：在形成該第三間隙子與該第四間隙子之前，透過一熱處理製程，形成第一介電層在該第一導電結構的一側壁上，並形成一第二介電層在該第二導電結構的一側壁上。
  19. 如請求項18所述之半導體元件結構的製備方法，其中該第一間隙子覆蓋該第一介電層，該第二間隙子覆蓋該第二介電層，而該半導體基底、該第一介電層、該第二介電層、該第三間隙子以及該第四間隙子係包圍該氣隙。
  20. 如請求項18所述之半導體元件結構的製備方法，還包括：在形成該第三間隙子與該第四間隙子之前，移除該第一介電層與該第二介電層，以部分地暴露該第一間隙子的一底表面以及該第二間隙子的一底表面，其中該第三間隙子延伸至覆蓋該第一間隙子的該底表面，該第四間隙子延伸至覆蓋該第二間隙子的該底表面。
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