CN106340504B - 半导体元件 - Google Patents

Abstract

一种半导体元件，该半导体元件包括基底、介电层、多个第一阻挡层、多个第二阻挡层和多个导体层；其中，介电层位于基底上；第一阻挡层位于介电层中；第二阻挡层位于介电层中，且位于第一阻挡层上；导体层位于介电层中，导体层与第一阻挡层和第二阻挡层连接，且相邻两个导体层之间具有空气间隙，空气间隙的顶端至少高于导体层高度的三分之二。

Description

半导体元件

技术领域

本发明涉及一种半导体元件。

背景技术

随着集成电路设计愈来愈小，集成电路上的半导体元件设计也变小，密度也随之上升，其寄生电容(parasitic capacitances)也因此而上升。由于寄生电容的上升会提高集成电路的功率消耗以及电阻-电容延迟(resistive-capacitive delay)时间，而使集成电路的工作速度大幅降低。因此，如何减少电阻-电容延迟时间，进而提升集成电路的工作速度，为当前所需研究的课题。

发明内容

本发明提供一种半导体元件，可减少电阻-电容延迟时间，进而提升集成电路的工作速度。

本发明提供一种半导体元件，该半导体元件包括基底、介电层、多个第一阻挡层、多个第二阻挡层和多个导体层；介电层位于基底上；第一阻挡层位于介电层中；第二阻挡层位于介电层中，且位于第一阻挡层上；导体层位于介电层中，导体层与第一阻挡层和第二阻挡层连接，其中相邻两个导体层之间具有空气间隙，空气间隙的顶端至少高于导体层高度的三分之二。

在本发明的一实施例中，上述空气间隙具有向上突起结构、宽部结构以及向下突起结构，其中向上突起结构位于宽部结构的顶端，向下突起结构位于宽部结构的底端。

在本发明的一实施例中，还包括窄部结构，其中窄部结构位于向上突起结构和宽部结构之间。

在本发明的一实施例中，还包括多个延伸结构，其中延伸结构位于宽部结构与向上突起结构之间。

本发明又提供一种半导体元件，半导体元件包括基底、介电层、多个第一阻挡层、多个第二阻挡层和多个导体层；其中，介电层位于基底上；介电层位于基底上；第一阻挡层位于介电层中；第二阻挡层位于介电层中，且位于第一阻挡层上；导体层位于介电层中，导体层与第一阻挡层和第二阻挡层连接，其中相邻两个导体层之间具有空气间隙，空气间隙不超过第二阻挡层顶端的体积与相邻两个第一阻挡层底端至相邻两个第二阻挡层顶端之间的间隙体积的比值介于10％至80％之间。

在本发明的一实施例中，上述空气间隙不超过第二阻挡层顶端的体积与空气间隙超过第二阻挡层顶端的体积的总和和相邻两个第一阻挡层底端至相邻两个第二阻挡层顶端之间的间隙体积的比值介于15％至120％之间。

在本发明的一实施例中，上述空气间隙不超过第二阻挡层顶端的体积与空气间隙超过第二阻挡层顶端的体积的总和和相邻两个第一阻挡层底端至相邻两个第二阻挡层顶端之间的间隙体积的比值介于70％至95％之间。

在本发明的一实施例中，上述空气间隙具有向上突起结构、宽部结构以及向下突起结构，其中向上突起结构位于宽部结构的顶端，向下突起结构位于宽部结构的底端。

在本发明的一实施例中，还包括窄部结构，其中窄部结构位于向上突起结构和宽部结构之间。

在本发明的一实施例中，还包括多个延伸结构，其中延伸结构位于宽部结构与向上突起结构之间。

基于上述，本发明通过在相邻的导体层之间形成空气间隙，利用空气具有低介电常数的特性，可有效地减少半导体元件之间的电阻-电容延迟，也可以改善各组成构件之间的电性干扰，进一步提升集成电路元件的效能。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。

附图说明

图1是依照本发明的第一实施例所绘示的半导体元件的剖面示意图；

图2是依照本发明的第二实施例所绘示的半导体元件的剖面示意图；

图3是依照本发明的第三实施例所绘示的半导体元件的剖面示意图。

【符号说明】

10：基底

12：介电层

14：第一阻挡层

16：导体层

18：第二阻挡层

30、40、50：空气间隙

30a、40a、50a：向上突起结构

30b、40b、50b：宽部结构

30c、40c、50c：向下突起结构

40d：窄部结构

50e：延伸结构

h1、h2：高度

w1、w2、w3、w4：宽度

v1、v2、v3：体积

100、200、300：半导体元件

具体实施方式

在以下的实施例中，相同或相似的元件符号代表相同或相似的构件，其可以为相同或相似的材料，且相同构件的配置关系也相同或相似。举例来说，第一实施例中的介电层12的材料可以是与第二实施例中的介电层12的材料相同或相似。且下述每个实施例中相同构件的配置关系可以相同或相似。

图1是依照本发明的第一实施例所绘示的半导体元件的剖面示意图。

请参照图1，本发明第一实施例的半导体元件100包括基底10、介电层12、多个第一阻挡层14、多个第二阻挡层18以及多个导体层16。基底10可包括半导体材料、绝缘体材料、导体材料或上述材料的任意组合。基底10的材质例如是选自于由Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs、InP、W、Ti、TiN、氧化硅、氮化硅、氮氧化硅或是介电常数小于4的低介电常数材料所组成的群组中的至少一种物质所构成的材质或任何适合用于本发明工艺的物理结构。基底10包括单层结构或多层结构。此外，也可使用绝缘层上硅(silicon oninsulator，SOI)基底。

介电层12位于基底10上。介电层12的材料例如是氧化硅、氮化硅、氮氧化硅或是介电常数小于4的低介电常数材料。介电层12的厚度例如是介于100埃至50000埃之间。介电层12的形成方法例如是热氧化法或化学气相沉积法。

第一阻挡层14位于介电层12中。第二阻挡层18位于介电层12中，且位于第一阻挡层14上。第一阻挡层14和第二阻挡层18的材料包括未掺杂的Ti、TiN或是经掺杂的化合物，例如是TiC、TiCN。第一阻挡层14和第二阻挡层18的材料也可以包括金属、金属硅化物或金属合金，例如是Al、AlCu、AlSiCu。第一阻挡层14和第二阻挡层18的厚度例如是介于10埃至1000埃之间。第一阻挡层14和第二阻挡层18的形成方法例如是物理气相沉积法或化学气相沉积法。在一实施例中，第一阻挡层14和第二阻挡层18的材料可以相同也可以不同。本发明不以此为限。

请继续参照图1，导体层16位于介电层12中，与第一阻挡层14和第二阻挡层18连接。导体层16的材料包括Al、AlCu或AlSiCu。导体层16的形成方法例如是物理气相沉积法或化学气相沉积法。

在一具体实施例中，介电层12例如是内层介电层。

在本发明的实施例中，半导体元件的相邻两个导体层之间具有空气间隙。空气间隙的形状例如包括子弹型、子弹型(具有分枝)或根据阻挡层与导体层而形成任意形状。空气间隙的形成方法包括化学气相沉积法，例如等离子型化学气相沉积法。

在一具体实施例中，空气间隙形成的方法例如是高密度等离子化学气相沉积法，位于顶部解离气体的功率例如是介于1000瓦至9000瓦之间，侧边解离气体的功率例如是介于1000瓦至9000瓦之间，偏压功率例如是介于0瓦至9000瓦之间。温度例如是介于摄氏25度至800度之间。举例来说，温度愈高，所形成的空气间隙的体积愈小。反之，温度愈低，所形成的空气间隙的体积愈大。从加热盘(heater)往晶背中心或外围吹的气体压力例如是介于0torr至20torr之间。沉积的时间例如是介于1秒至300秒之间。所使用的载体气体的流量例如是介于10sccm至1000sccm之间，载体气体例如是氦气、氮气。所使用的反应气体的流量例如是介于10sccm至500sccm之间，反应气体例如是氧气、硅甲烷、四乙氧基硅烷(TEOS)。所使用的溅镀气体的流量例如是介于10sccm至1000sccm，溅镀气体例如是氢气、氩气、氧气。所使用的蚀刻气体流量例如是介于10sccm至500sccm之间，蚀刻气体例如是三氟化氮(NF₃)。化学气相沉积法所进行的循环次数(沉积和蚀刻轮替为一循环)例如是介于1至30个循环之间。本发明不限于此。

以下将详述本发明几种不同形状的空气间隙的实施例。

在本发明的第一实施例中，如图1所示，半导体元件100的相邻两个导体层16之间具有空气间隙30。空气间隙30的顶端至少高于导体层16高度h3的三分之二，但不高于第二阻挡层18的顶端。

空气间隙30具有向上突起结构30a、宽部结构30b以及至少一向下突起结构30c。向上突起结构30a位于宽部结构30b的顶端，且向上突起结构30a的顶端低于第二阻挡层18的顶端。向下突起结构30c位于宽部结构30b的底端。在本发明的第一实施例中，向上突起结构30a的形状例如为锐角三角形，锐角三角形中的角度例如介于0度至90度之间。宽部结构30b的形状例如为梯形。举例来说，梯形的上底长度小于下底长度。向下突起结构30c的形状例如为牙根状。向下突起结构30c可以是一个或两个。在一实施例中，空气间隙30具有两个向下突起结构30c，两个向下突起结构30c的高度可以相同也可以不相同。本发明不以此为限。

在本发明的第一实施例中，空气间隙30的向上突起结构30a的顶端至宽部结构30b的底端的高度为第一高度h1，空气间隙30的向下突起结构30c的底端至宽部结构30b的底端的高度为第二高度h2。第一高度h1位于第二高度h2之上。空气间隙30位于第一高度h1二分之一处的宽度为第一宽度w1。在此实施例中，第一高度h1与第一宽度w1的比值介于0.5至100之间，第一高度h1与第二高度h2的比值介于0.01至1000之间。

在此实施例中，空气间隙30不超过第二阻挡层18顶端的体积v1与相邻两个第一阻挡层14底端至相邻两个第二阻挡层18顶端之间的间隙体积v3的比值介于20％至80％之间。在此实施例中，由于空气间隙30的向上突起结构30a的顶端低于第二阻挡层18的顶端，也就是说，空气间隙30不超过第二阻挡层18顶端的体积v1相当于空气间隙30的总体积。

图2是依照本发明的第二实施例所绘示的半导体元件的剖面示意图。

请参照图2，本发明第二实施例的半导体元件200中的基底10、介电层12、多个第一阻挡层14、多个第二阻挡层18以及多个导体层16的材料、形成方法与上述第一实施例相同，在此不再赘述。

在本发明的第二实施例中，如图2所示，半导体元件200的相邻两个导体层16之间具有空气间隙40。空气间隙40的顶端至少高于导体层16高度h3的三分之二。而本发明的第二实施例与第一实施例不同的地方在于空气间隙40的顶端超过第二阻挡层18的顶端。更详细地说，如图2所示，半导体元件200的空气间隙40具有向上突起结构40a、宽部结构40b、至少一向下突起结构40c以及窄部结构40d。向上突起结构40a位于宽部结构40b的顶端，且向上突起结构40a的顶端高于第二阻挡层18的顶端。窄部结构40d位于向上突起结构40a和宽部结构40b之间。向下突起结构40c位于宽部结构40b的底端。

在本发明的第二实施例中，向上突起结构40a的形状例如为锐角三角形，锐角三角形中的角度例如介于0度至90度之间。宽部结构40b的形状例如为矩形或梯形。举例来说，矩形可以是长方形或正方形。向下突起结构40c的形状例如为牙根状。向下突起结构40c可以是一个或两个。在一实施例中，空气间隙40具有两个向下突起结构40c，两个向下突起结构40c的高度可以相同也可以不相同。窄部结构40d的形状例如为矩形或梯形。举例来说，矩形可以是长方形或正方形。本发明不以此为限。

在本发明的第二实施例中，空气间隙40的向上突起结构40a的顶端至宽部结构40b的底端的高度为第一高度h1，空气间隙40的向下突起结构40c的底端至宽部结构40b的底端的高度为第二高度h2。第一高度h1位于第二高度h2之上。空气间隙40位于相邻两个导体层16之间的宽度为第二宽度w2。空气间隙40位于相邻两个第二阻挡层18之间的宽度为第三宽度w3。在此实施例中，第一高度h1与第三宽度w3的比值介于0.5至100之间。第一高度h1与第二高度h2的比值介于0.01至1000之间。第一高度h1与第二宽度w2的比值介于0.5至100之间。

在此实施例中，空气间隙40不超过第二阻挡层18顶端的体积v1与相邻两个第一阻挡层14底端至相邻两个第二阻挡层18顶端之间的间隙体积v3的比值介于10％至70％之间。空气间隙40不超过第二阻挡层18顶端的体积v1与空气间隙40超过第二阻挡层18顶端的体积v2的总和和相邻两个第一阻挡层14底端至相邻两个第二阻挡层18顶端之间的间隙体积v3的比值介于15％至120％之间。

图3是依照本发明的第三实施例所绘示的半导体元件的剖面示意图。

请参照图3，本发明第三实施例的半导体元件300中的基底10、介电层12、多个第一阻挡层14、多个第二阻挡层18以及多个导体层16的材料、形成方法与上述第一实施例相同，在此不再赘述。

在本发明的第三实施例中，如图3所示，半导体元件300的相邻两个导体层16之间具有空气间隙50。空气间隙50的顶端至少高于导体层16高度h3的三分之二。而本发明第三实施例与第一实施例不同的地方在于空气间隙50的顶端超过第二阻挡层18的顶端。更详细地说，如图3所示，半导体元件300的空气间隙50的具有向上突起结构50a、宽部结构50b、至少一向下突起结构50c以及延伸结构50e。向上突起结构50a位于宽部结构50b的顶端，且向上突起结构50a的顶端高于第二阻挡层18的顶端。向下突起结构50c位于宽部结构50b的底端。延伸结构50e位于宽部结构50b与向上突起结构50a之间，且延伸结构50e深入于导体层16与第二阻挡层18的界面间。

在本发明的第三实施例中，向上突起结构50a的形状例如为山峰状，山峰状的坡度例如介于10％至50％之间。宽部结构50b的形状例如为矩形或梯形，矩形可以是长方形或正方形。向下突起结构50c的形状例如为牙根状。向下突起结构50c可以是一个或两个。在一实施例中，空气间隙50具有两个向下突起结构50c，两个向下突起结构50c的高度可以相同也可以不相同。延伸结构50e的形状例如为矩形或椭圆形。举例来说，矩形或椭圆形的长轴与短轴的比值介于0.1至100之间。在一实施例中，延伸结构50e深入于导体层16与第二阻挡层18界面间的长轴长度不超过导体层16宽度的二分之一。本发明不以此为限。

在本发明的第三实施例中，空气间隙50的向上突起结构50a的顶端至宽部结构50b的底端的高度为第一高度h1，空气间隙50的向下突起结构50c的底端至宽部结构50b的底端的高度为第二高度h2。第一高度h1位于第二高度h2之上。空气间隙50位于第一高度h1二分之一处的宽度为第一宽度w1，延伸结构50e的宽度为第四宽度w4。第一宽度w1位于第四宽度w4之下。在此实施例中，第一高度h1与第一宽度w1的比值介于0.5至100之间，第一高度h1与第二高度h2的比值介于0.01至1000之间，第一高度h1与第四宽度w4的比值介于0.5至100之间。第一宽度w1与第四宽度w4的比值介于0.5至100之间。

在此实施例中，空气间隙50不超过第二阻挡层18顶端的体积v1与相邻两个第一阻挡层14底端至相邻两个第二阻挡层18顶端之间的间隙体积v3的比值介于10％至50％之间。空气间隙50不超过第二阻挡层18顶端的体积v1与空气间隙50超过第二阻挡层18顶端的体积v2的体积的总和和相邻两个第一阻挡层14底端至相邻两个第二阻挡层18顶端之间的间隙体积v3的比值介于70％至95％之间。

根据上述实施例，可知空气间隙不超过第二阻挡层顶端的体积与相邻两个第一阻挡层底端至相邻两个第二阻挡层顶端之间的间隙体积的比值可介于10％至80％之间。空气间隙不超过第二阻挡层顶端的体积与空气间隙超过第二阻挡层顶端的体积的体积的总和和相邻两个第一阻挡层底端至相邻两个第二阻挡层顶端之间的间隙体积的比值介于15％至120％之间。

以上的实施例中，是以金属内连线结构来说明半导体元件的结构。然而，本发明的半导体元件，并不以上述实施例为限。

综上所述，本发明的半导体元件在相邻的导体层之间形成空气间隙，利用空气具有极低的介电常数(接近于1)，来达到良好的阻挡效果。因此，本发明利用调控形成空气间隙的条件参数，例如化学气相沉积法的条件参数，来达到在相邻两个导体层之间形成不同形状、大小的空气间隙。若将其应用于金属内连线结构中，可有效地减少金属内连线间的电阻-电容延迟，并改善各组成构件之间的电性干扰，以充分提升集成电路元件的效能。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (4)

1.一种半导体元件，包括：

一介电层位于一基底上；

多个第一阻挡层位于该介电层中；

多个第二阻挡层位于该介电层中，且位于这些第一阻挡层上；以及

多个导体层位于该介电层中，这些导体层与这些第一阻挡层和第二阻挡层连接，其中相邻两个导体层之间具有一空气间隙，该空气间隙的顶端至少高于这些导体层高度的三分之二；

其中这些空气间隙具有一向上突起结构、多个延伸结构、一宽部结构以及至少一向下突起结构，其中该向上突起结构位于顶端，该向下突起结构位于该宽部结构的底端，这些多个延伸结构位于该宽部结构与该向上突起结构之间；

其中这些空气间隙不超过这些第二阻挡层顶端的体积与相邻两个第一阻挡层底端至相邻两个第二阻挡层顶端之间的间隙体积的比值介于10％至80％之间。

2.如权利要求1所述的半导体元件，其中该空气间隙不超过这些第二阻挡层顶端的该体积与该空气间隙超过这些第二阻挡层顶端的体积的总和和相邻两个这些第一阻挡层底端至相邻两个这些第二阻挡层顶端之间的该间隙体积的比值介于15％至120％之间。

3.如权利要求1所述的半导体元件，其中该空气间隙不超过这些第二阻挡层顶端的该体积与该空气间隙超过这些第二阻挡层顶端的体积的总和和相邻两个这些第一阻挡层底端至相邻两个这些第二阻挡层顶端之间的该间隙体积的比值介于70％至95％之间。

4.如权利要求1所述的半导体元件，还包括一窄部结构，其中该窄部结构位于该向上突起结构和该宽部结构之间。