CN1266282A - 制造半导体器件的方法 - Google Patents
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Abstract
本发明提供一种制造半导体器件的方法,可形成CMOS晶体管和存储单元晶体管而不使可靠性和性能下降。提供如下步骤:用HTO膜覆盖存储单元区,并在CMOS晶体管中形成侧壁的同时暴露CMOS晶体管的扩散区的步骤,淀积钛的步骤,和使扩散区与钛反应,从而在CMOS晶体管源和漏中形成硅化钛的步骤。
Description
本发明涉及用于制造包括CMOS逻辑电路和非易失存储单元的半导体器件的方法，特别涉及用于制造包括CMOS逻辑电路和非易失存储单元的半导体器件的方法，该方法包括进行扩散层的硅化处理的步骤。
近年来，为了提高集成度和降低成本，在一个芯片内形成有非易失存储单元和CMOS逻辑电路的半导体器件已经成为人们注意的焦点。通过使制成非易失存储单元和CMOS逻辑电路合并的芯片的各工艺通用化，可以减少步骤数量和降低成本。
在常规合并工艺中使用了第一常规例子和第二常规例子，其中在第一常规例子中，构成CMOS逻辑电路的晶体管扩散层和构成非易失存储单元电路的晶体管扩散层被硅化处理，而在第二常规例子中，两扩散层都没有被硅化处理。
下面参照图27介绍第一现有技术。
形成在逻辑Tr区中的晶体管形成有N型扩散层64，其在P型半导体衬底49内部的P阱45中并作为源和漏。和与扩散层64对应形成的轻掺杂漏(LDD)63。在被扩散层64夹在其中的沟道区中制备通过栅绝缘膜54形成的多晶硅栅极65、形成在栅极65上的硅化钨(WSi)56、覆盖栅极65和WSi 56的侧壁57、和形成在扩散层64上的硅化钛(TiSi)，并通过接触电极47与上层Al布线60接触。
另外，构成形成在存储单元区中的存储单元38并制备有以下部分：N阱44，形成为使其与其中形成上述CMOS晶体管的P阱45分离；形成在N阱44中的P阱43；形成在P阱43内部的N型漏扩散区41和N型源扩散层42；形成在漏扩散层41和源扩散层42中的TiSi58；通过沟道区上的绝缘膜51形成的多晶硅浮置栅极39，其中沟道区是借助漏扩散层41和源扩散层42形成的；通过形成在浮置栅39上的绝缘膜53形成的多晶硅控制栅40；形成在控制栅40上的WSi 56；和覆盖浮置栅39、绝缘膜53、控制栅40和WSi 56的侧表面的侧壁57。漏扩散层41通过漏接触46与上层Al布线60连接。
第一现有技术的目的是实现高性能CMOS逻辑电路，因而需要形成TiSi 58，以便减小CMOS晶体管的扩散层64的电阻并提高工作速度。但是，如果在扩散层64上形成TiSi，扩散层64含有高浓度杂质，形成硅化物聚集，并且层电阻会扩散，因而必须减小CMOS晶体管扩散层64中的扩散层浓度。这里CMOS晶体管扩散层形成工艺和存储单元扩散层形成工艺是通用的，因此存储单元扩散层浓度变低，当对存储单元晶体管编程时促进耗尽，并且编程速度下降。因此，通过第一现有技术提高了CMOS晶体管的工作速度，但是另一方面，存在存储单元晶体管的工作速度降低的问题。
下面参照图28介绍第二常规例子。
第二常规例子不同于第一常规例子的地方在于，在CMOS晶体管的扩散层64中和在形成存储单元晶体管的源41和漏42的扩散层中不形成TiSi，并且这些扩散层中的浓度设置得很高，而其它地方基本相同。这里不形成TiSi是因为扩散层的浓度设置得很高，而且还因为发生如上所述的硅化物聚集的问题。因此，通过提高存储单元晶体管的源41和漏42的扩散层浓度，可以提高存储单元编程速度，但是另一方面，存在CMOS晶体管的工作速度下降的问题，这是因为扩散层不能形成为低电阻。
从第一和第二现有技术所公开的内容来看，可以考虑通过保护存储单元区不经过硅化处理和分开地形成扩散层电极，来提高存储单元晶体管和CMOS晶体管的性能。但是，为了使存储单元区不经过正常硅化处理，需要两个光刻步骤以及掩模材料生长和腐蚀步骤。此外，在CMOS晶体管的扩散层中形成通孔，因而在去掉掩模材料之后，CMOS晶体管侧壁的宽度会变化。下面参照图29-31详细介绍这些工艺。
首先，为了形成TiSi层，需要实施三个步骤。步骤1，借助砷之类的离子注入使扩散层表面非晶化；步骤2，溅射钛；步骤3，进行热处理。这些步骤中，不可能消除步骤3的热处理，因此考虑其它两步骤。通过只去掉非晶化形成步骤1，利用步骤2在扩散层上形成钛，因此不能完全防止TiSi的形成。另外，通过只去掉钛溅射步骤2，利用步骤1将砷等离子注入到扩散层中，因而扩散层杂质分布被破坏。因此，为了防止形成TiSi，需要掩模处理非晶化形成步骤1和钛溅射步骤2。
因此，为了选择地进行步骤1，使扩散层64的表面非晶化，选择地形成光刻胶61以覆盖存储单元区，如图29所示，并进行砷离子注入。但是，为防止由于离子注入造成的晶体结构的不希望的损伤，和为了控制剂量，形成氧化膜的贯穿膜(through film)48。
为进行钛溅射步骤2，去掉光刻胶61之后，如图30所示形成比贯穿膜48厚500-1000埃的掩模氧化膜66，作为与钛溅射相应的保护膜。选择腐蚀掩模氧化膜66，为了暴露扩散区63而形成光刻胶62，并在存储单元区上留下掩模氧化膜66，如图31所示。当腐蚀掩模氧化膜66时，对于使用等离子体腐蚀的情况，侧壁57的宽度增宽，而对于使用湿法腐蚀的情况，减小了侧壁57宽度的可控制性。现在介绍使用等离子体腐蚀的情况。用等离子体腐蚀形成的掩模氧化膜66用作钛溅射的掩模，并在暴露的扩散区64上生长钛。然后进行热处理，并使钛和硅反应，转化为硅化物。腐蚀未反应的钛，选择地在扩散层64上形成TiSi层58。
这样，对于选择地使TiSi只形成在CMOS晶体管源和漏中的情况，不仅增加了工艺步骤，而且CMOS晶体管侧壁也变厚，或者侧壁宽度的可控制性下降，因此仍存在CMOS晶体管的可靠性下降的问题。
因此，本发明的目的是提供形成合并的非易失存储单元和CMOS晶体管的工艺而不会降低各器件的可靠性和性能。
根据本发明制造半导体器件的方法，其特征在于具有：
形成具有其中形成存储单元晶体管的存储单元区和其中形成CMOS晶体管的CMOS逻辑区的半导体衬底，和在存储单元区中形成用于存储单元晶体管的栅极的步骤；
以用于存储单元晶体管的栅极作为掩模，在存储单元区中形成扩散层的第一杂质注入步骤；
在CMOS逻辑区中形成用于CMOS晶体管的栅极的步骤；
以用于CMOS晶体管的栅极作为掩模，在CMOS逻辑区中形成轻掺杂漏的第二杂质注入步骤；
形成覆盖存储单元区和CMOS逻辑区的绝缘膜的绝缘膜形成步骤；
形成覆盖存储单元区但不覆盖CMOS逻辑区的掩模层的步骤；
对应于掩模层有选择地腐蚀绝缘膜和在用于CMOS晶体管的栅极的侧表面中形成侧壁的步骤；
用侧壁作为掩模，在CMOS逻辑区中形成CMOS晶体管的扩散层的第三杂质注入步骤；
去掉掩模层之后，在整个表面上淀积金属的步骤；
使淀积的金属和暴露的CMOS晶体管的扩散层反应以形成金属硅化物的步骤。
此外，根据本发明的第二方案，制造半导体器件的方法的特征在于具有：
形成具有其中形成存储单元晶体管的存储单元区和其中形成CMOS晶体管的CMOS逻辑区的半导体衬底，和在存储单元区中形成存储单元晶体管的栅极的步骤；
有选择地对从其中必须形成存储单元晶体管的源的区域和其中必须形成存储单元晶体管的漏的区域中选择的一个区域形成掩模的第一掩模形成步骤；
在未选择区域中形成第一扩散层的第一杂质注入步骤；
去掉由第一掩模形成步骤形成的掩模的步骤；
在CMOS逻辑区中形成用于CMOS晶体管的栅极的步骤；
有选择地对存储单元区的未选择区域形成掩模的第二掩模形成步骤；
第二杂质注入步骤，使用用于CMOS晶体管的栅极作为掩模，在CMOS逻辑区中形成轻掺杂漏，同时，用由第二掩模形成步骤形成的掩模作为掩模，在存储单元区的选择区域中形成轻掺杂漏区；
去掉由第二掩模形成步骤形成的掩模的步骤；
形成覆盖存储单元区和CMOS逻辑区的绝缘膜的绝缘膜形成步骤；
形成掩模层以覆盖存储单元区的其它区域但不包括CMOS逻辑区和存储单元区的选择区域的步骤；
对应于掩模层有选择地腐蚀绝缘膜，并在用于CMOS晶体管的栅极的侧表面中和存储单元晶体管的一个侧表面中形成侧壁的步骤；
第三杂质注入步骤，用上述侧壁作为掩模，在CMOS逻辑区中形成CMOS晶体管的扩散层，并在存储单元区的其它区域中形成存储单元晶体管的第二扩散层；
去掉掩模层之后，在整个表面上淀积金属的步骤；
使淀积的金属与CMOS晶体管的暴露扩散层及存储单元晶体管的暴露第二扩散层反应以形成金属硅化物的步骤。
此外，根据本发明的第三方案，制造半导体器件的方法的特征在于具有：
形成具有其中形成存储单元晶体管的存储单元区和其中形成CMOS晶体管的CMOS逻辑区的半导体衬底，和在存储单元区中形成存储单元晶体管的栅极的步骤；
有选择地对其中必须形成存储单元晶体管的漏的一部分区域形成掩模的第一掩模形成步骤；
在其余区域中形成第一扩散层的第一杂质注入步骤；
去掉由第一掩模形成步骤形成的掩模的步骤；
在CMOS逻辑区中形成用于CMOS晶体管的栅极的步骤；
有选择地对存储单元区的其余区域形成掩模的第二掩模形成步骤；
使用用于CMOS晶体管的栅极作为掩模，在CMOS逻辑区中形成轻掺杂漏的第二杂质注入步骤，同时，在该步骤中，对应于由第二掩模形成步骤形成的掩模，在存储单元区的选择部分中形成轻掺杂漏区；
去掉由第二掩模形成步骤形成的掩模的步骤；
形成覆盖存储单元区和CMOS逻辑区的绝缘膜的绝缘膜形成步骤；
形成掩模层以覆盖存储单元区的其余区域但不包括CMOS逻辑区和存储单元区的选择区域的步骤；
对应于掩模层有选择地腐蚀绝缘膜并在用于CMOS晶体管的栅极的侧表面中形成侧壁的步骤；
用侧壁作为掩模，在CMOS逻辑区中形成CMOS晶体管的扩散层和在存储单元区中形成存储单元晶体管的第二扩散层的第三杂质注入步骤；
去掉掩模层之后，在整个表面上淀积金属的步骤；和
使淀积的金属与CMOS晶体管暴露的扩散层及存储单元晶体管的暴露扩散层反应以形成金属硅化物的步骤。
这样，根据本发明，通过用绝缘膜覆盖存储单元区并只暴露CMOS逻辑区的扩散层区，淀积的金属只与扩散区反应，而不会影响存储单元晶体管，因此通过只增加该绝缘膜掩模形成步骤，就可实现CMOS晶体管源和漏电阻的减小。
另外，根据本发明的第二方案，通过在源或漏中形成金属硅化物，只需要增加上述绝缘膜掩模形成步骤，就可以提高存储单元晶体管的工作速度。
此外，根据本发明的第三方案，通过在漏的一部分中形成金属硅化物，只需要增加上述绝缘膜掩模形成步骤就可提高存储单元晶体管的工作速度。
附图中：
图1是表示本发明优选实施例的剖视图；
图2是本发明实施例1的剖视图；
图3是与图2连续的本发明实施例1的平面图；
图4(a)是沿着图3的线A-A’截取的剖视图，图4(b)是沿着图3的线B-B’截取的剖视图；
图5是与图4(a)连续的本发明实施例1的剖视图；
图6是与图5连续的本发明实施例1的剖视图；
图7是与图6连续的本发明实施例1的剖视图；
图8是与图7连续的本发明实施例1的剖视图；
图9是与图8连续的本发明实施例1的剖视图；
图10是与图9连续的本发明实施例1的剖视图；
图11(a)是沿着图10的线A-A’截取的剖视图，图11(b)是沿着图10的线B-B’截取的剖视图；
图12是与图11(a)连续的本发明实施例1的剖视图；
图13是与图12连续的本发明实施例1的剖视图；
图14是与图13连续的本发明实施例1的剖视图；
图15是与图14连续的本发明实施例1的剖视图；
图16是与图15连续的本发明实施例1的剖视图；
图17是与图16连续的本发明实施例1的剖视图；
图18是与图17连续的本发明实施例1的剖视图；
图19是与图18连续的本发明实施例1的剖视图；
图20是与图19连续的本发明实施例1的剖视图；
图21是本发明的实施例2的剖视图；
图22是与图21连续的本发明实施例2的剖视图；
图23是与图22连续的本发明实施例2的剖视图；
图24是与图23连续的本发明实施例2的剖视图；
图25是与图24连续的本发明实施例2的剖视图；
图26是与图25连续的本发明实施例2的剖视图；
图27是第一现有技术的剖视图；
图28是第二现有技术的剖视图；
图29是现有技术的工艺的剖视图；
图30是与图29连续的现有技术的工艺的剖视图；
图31是与图30连续的现有技术的工艺的剖视图；
图32是存储单元晶体管的端子电压的表；
图33是本发明的实施例3的剖视图；
图34是与图33连续的本发明实施例3的剖视图；
图35是与图34连续的本发明实施例3的剖视图；
图36是与图35连续的本发明实施例3的剖视图；
图37是与图36连续的本发明实施例3的剖视图；
图38是与图37连续的本发明实施例3的剖视图。
下面参照图1介绍本发明的优选实施例。
在半导体衬底15内制备存储单元区和CMOS逻辑区。在存储单元区中形成电可擦可编程只读存储器(EEPROM)，其由源扩散层5、漏扩散层4、隧道绝缘膜17、浮置栅2、多晶硅-多晶硅(poly-poly)中间绝缘膜19、控制栅19和22、和HTO膜23构成。在CMOS逻辑区中形成CMOS晶体管，其由源和漏扩散层35、轻掺杂漏34、硅化物25、栅绝缘膜20、栅极36和22、和由HTO膜形成的侧壁23构成。存储单元晶体管的HTO膜23和CMOS晶体管的侧壁23是用相同工艺形成的。
下面参照图2-20介绍本发明的实施例1。
首先，如图2所示，在P型半导体衬底15上形成用于隔离元件如晶体管的元件隔离绝缘膜16。使用杂质扩散或离子注入并形成存储单元区的P阱6和N阱7，同时形成逻辑Tr区的P阱8和N阱(未示出)，其中在逻辑Tr区中形成用于逻辑功能的MOS晶体管。然后，生长用于存储单元晶体管的隧道氧化膜17和第一多晶硅层18，并在第一多晶硅层18上有选择地形成用于形成浮置栅分割(partition)图形的光刻胶28。
接下来，用光刻胶28作为用于第一多晶硅层18的掩模，进行等离子体腐蚀，并对逻辑Tr区开口，同时切割存储单元浮置栅。在图3中以等离子体腐蚀之后剥离光刻胶28的状态示出了存储单元区的平面图，沿着线A-A’截取的图3的剖视图示于图4(a)中，沿着线B-B’截取的图3的剖视图示于图4(b)中。
如图4(a)所示，作为利用光刻胶28做掩模的等离子体腐蚀的结果，去掉覆盖逻辑Tr区的第一多晶硅层18，暴露隧道氧化膜17。同样，作为利用光刻胶28作掩模的等离子体腐蚀的结果，沿着B-B’方向存储单元区的浮置栅18被每个浮置栅分割图形12分割。
然后，如图5所示，形成ONO膜即氧化物膜/氮化物膜/氧化物膜的多晶硅-多晶硅中间绝缘膜19，以覆盖存储单元区的隧道氧化膜17和存储单元区的浮置栅18。形成多晶硅-多晶硅中间绝缘膜19是为了防止载流子从浮置栅18泄漏。
在逻辑Tr区中不需要多晶硅-多晶硅中间绝缘膜19和隧道氧化膜17，因此有选择地去掉逻辑Tr区中的多晶硅-多晶硅中间绝缘膜19和隧道氧化膜17，如图6所示，暴露P阱8的表面，其将作为元件形成区(N阱的表面同样暴露于逻辑Tr区上的其它部分中，(图中未示出))。
接着，为了形成用于逻辑Tr区中形成的晶体管的栅绝缘膜，形成由热氧化膜构成的栅氧化膜20，其中热氧化膜是通过在暴露的P阱表面上的热氧化形成的，如图7所示。
然后，如图8所示，形成第二多晶硅层21，以覆盖逻辑Tr区上的栅氧化膜20和存储单元区上的多晶硅-多晶硅中间绝缘膜19。此外，通过溅射在第二多晶硅层21上生长硅化物(WSi)层22。为了减小第二多晶硅层21的电阻，形成WSi层22。
这样，根据图2-8的工艺完成了用于形成存储单元晶体管和MOS晶体管的基础。
接下来，首先形成存储单元晶体管。
如图9所示，在WSi层22上有选择地形成光刻胶29，它掩蔽了其中必须形成存储单元区的存储单元晶体管的栅极的区域，同时掩蔽了逻辑Tr区的整个表面。然后使用等离子体腐蚀并去掉被用光刻胶29开口的两层栅的区域，它由第一多晶硅层2、多晶硅-多晶硅中间绝缘膜19、第二多晶硅层21、和WSi层22构成，并形成存储单元晶体管的栅极。
在图10中以等离子体腐蚀之后光刻胶被剥离的状态显示出存储单元区的平面图，沿着图10中的线A-A’截取的剖视图示于图11(a)中，沿着图11的线B-B’截取的剖视图示于图11(b)中。
形成沿着B-B’方向延伸的由第二多晶硅层21和WSi层22构成的控制栅，并沿着A-A’方向分割控制栅和第一多晶硅层18，第一多晶硅层18变为浮置栅18，它不与任何部分电连接，如图11(b)所示。此外，用控制栅和浮置栅18作为掩模，借助离子注入，用自对准方式形成存储单元晶体管的源5和漏4，如图11(a)所示。在B-B’方向延伸的控制栅用作存储单元晶体管的字线。
如上所述形成存储单元之后，开始进行在逻辑Tr区中形成MOS晶体管的工艺。
如图12所示，形成覆盖其中形成存储单元晶体管的存储单元区的光刻胶30，同时，该光刻胶30是在逻辑Tr区上在用于形成栅极的区域上选择形成的。然后，用等离子体腐蚀方法腐蚀暴露的WSi 22和第二多晶硅层21，WSi 22和第二多晶硅层21的剩余部分变为MOS晶体管的栅极，如图13所示。为了形成具有轻掺杂漏(LDD)结构的MOS晶体管，用光刻胶31和覆盖存储单元区的栅极作为掩模，进行LDD离子注入，形成轻掺杂扩散层34。
接着，剥离光刻胶31，在整个表面上淀积约1000埃LDD高温氧化物(HTO)膜23，并选择形成光刻胶32以便覆盖存储单元区，如图14所示。通过利用光刻胶32作为掩模进行深腐蚀LDD HTO膜23，在MOS晶体管栅极的侧表面中形成侧壁，而留下厚度约为1000埃的LDD HTO膜23作为用于存储单元区中的硅化物形成工艺的保护膜。而后，剥离光刻胶32，变成图15所示的状态。
剥离光刻胶32之后，在整个表面上形成贯穿膜14，该膜是由CVD形成的氧化膜，如图16所示，以便防止由于离子注入形成的晶体结构的不希望的损伤。
随后，形成覆盖存储单元区的光刻胶33，并使用光刻胶33、MOS晶体管栅极和LDD侧壁作为掩模进行离子注入，形成作为MOS晶体管的源和漏的扩散层35。
然后去掉光刻胶33，并使扩散层35非晶化，以便在MOS晶体管扩散层35上形成硅化物。为此，例如，在整个晶片上进行砷注入，但用LDD HTO膜23覆盖存储单元区，因此在存储单元区中没有发生砷注入。在暴露的扩散层35中没有发生砷注入，并且扩散层35的表面被非晶化。完成非晶化形成工艺之后，去掉逻辑Tr区扩散层35上的氧化膜14，如图18所示，露出扩散层35。
通过暴露扩散层35并进行钛溅射，在非晶扩散层35上均匀形成钛。通过进行形成在扩散层35上的钛的热处理，使非晶扩散层35和钛反应，形成硅化钛(TiSi)25。用用于钛溅射的LDD HTO膜23覆盖存储单元区，因此钛和硅没有反应，并且没有形成TiSi。然后，借助湿法腐蚀等方法去掉未反应的钛，并只留下TiSi，如图19所示。
形成存储单元晶体管和MOS晶体管之后，在整个表面上形成层间绝缘膜20，选择开口形成用于存储单元晶体管的接触孔9和用于MOS晶体管的接触孔10，并使它们与由Al等制成的上层布线27连接，可以选择地与存储单元晶体管和MOS晶体管连接。
现在介绍在上述实施例1中保护整个存储单元区不经过硅化物形成工艺的情况，但是其中可能出现硅化物聚集问题的高浓度扩散层只需要用于在编程过程中施加高电压的扩散层，并且不需要保护存储单元晶体管的整个扩散层。特别是，通过减小长布线如存储单元晶体管源布线的线电阻，可以提高读出速度。因此，当不给存储单元的源施加高电压时，例如，在如图32所示的施加电压的情况下，通过在源扩散层中形成硅化物层可以减小源线电阻。
下面参照图21-26介绍减小了源线电阻的本发明的实施例2。
形成存储单元区的双栅存储单元晶体管的工艺即从图2-图9的工艺与实施例1的工艺相同，因此省略了关于它们的说明。
如图9所示形成双栅，并在去掉光刻胶29之后，形成光刻胶37，以便使成为存储单元晶体管源的P阱6的暴露部分形成掩模，在成为漏的P阱6的暴露部分中进行离子注入，形成高浓度扩散层4，如图21所示。
然后，使用掩模选择腐蚀第二多晶硅层21和WSi 22(图中未示出)，以便在逻辑Tr区中形成MOS晶体管栅极。
随后，进行离子注入，以便使逻辑Tr区MOS晶体管形成为LDD结构，但是该步骤是在用光刻胶31覆盖存储晶体管的漏扩散区4之前进行的，以便防止其特性下降。在成为存储单元晶体管的源的区域中和在成为MOS晶体管的源和漏的区域中进行LDD离子注入，形成轻掺杂扩散层34，如图22所示。
剥离光刻胶31之后，在整个表面上形成1000埃厚的LDD HTO膜23，如图23所示，在存储单元晶体管的漏扩散区4上选择形成光刻胶32。用光刻胶32做掩模，选择腐蚀LDD HTO膜23。剥离光刻胶32之后，如图24所示，在逻辑Tr区中的MOS晶体管栅的侧表面中形成侧壁，同时还在存储单元区的存储单元晶体管的源侧栅极的侧壁中形成侧壁，并且没有用光刻胶32覆盖。
接着，如图25所示，在用于离子注入的整个表面上形成贯穿膜14，同时形成光刻胶33，使其只留在贯穿膜14上的存储单元晶体管的漏扩散区4上。用光刻胶33做掩模，进行离子注入，并形成存储单元晶体管的源扩散区5和成为MOS晶体管的源和漏的扩散区35。
然后，去掉光刻胶33，并进行使扩散层35和源扩散区5非晶化的工艺，以便在MOS晶体管的扩散层35上和在存储单元晶体管的源扩散区5上形成硅化物。此时，在整个晶片上进行例如砷注入，但是存储单元区的漏区4被LDD HTO膜23覆盖，因此没有发生砷注入。在暴露的扩散层35和源扩散区5中进行砷注入，并使扩散层35和源扩散区5的表面非晶化。完成非晶化工艺之后，去掉扩散层35上和源扩散区5上的贯穿膜14，露出扩散层35和源扩散区5。
通过在暴露的扩散层35和源扩散区5上进行钛溅射，在非晶扩散层35上和在源扩散区5上形成钛。通过进行热处理，非晶扩散层35与钛反应，非晶源扩散区5与钛反应，从而形成硅化钛(TiSi)25。在钛溅射过程中，漏扩散区4被LDD HTO膜23覆盖，因此钛没有与硅反应，并且没有形成TiSi。然后，通过借助湿法腐蚀等方法去掉未反应的钛，只留下TiSi 25，如图26所示。
这样，通过在存储单元晶体管的源扩散区5中形成硅化物层，与MOS晶体管的源和漏一样，由此可以大大地减小表面电阻，与现有技术的情况相比，可减小几欧姆到几百欧姆，并可以大大提高存储单元读出速度。
在实施例2中可以减小源线电阻，但是与硅化接触和金属布线相比，虽然漏线杂质浓度很高，但漏线仍具有很高的电阻。
现在参照图33-38介绍减小线电阻的本发明的实施例3。
形成存储单元区的存储单元晶体管的双栅的工艺即从图2-图9的工艺与实施例1的相同，因此不再说明。
如图9所示形成双栅，在去掉光刻胶29之后，用光刻胶37分别掩蔽成为存储单元晶体管源的P阱6的暴露部分、和其中形成与漏和上布线连接的接触的P阱6的暴露部分。在成为漏的P阱6的暴露部分中进行离子注入，形成高浓度漏扩散区4，如图33所示。
接下来，使用掩模选择腐蚀第二多晶硅层21和WSi 22(图中未示出)，以便在逻辑Tr区中形成MOS晶体管栅极。
之后，进行离子注入，以便使逻辑Tr区MOS晶体管形成为LDD结构，但该步骤是在用光刻胶31覆盖漏扩散区4之前进行的，以便保护它不受不希望的离子注入。在成为存储单元晶体管的源的区域中、在成为漏接触的区域中和在成为MOS晶体管的源和漏的区域中进行LDD离子注入，形成轻掺杂扩散层34，如图34所示。
剥离光刻胶31之后，在整个表面上形成厚度为1000埃的LDDHTO膜23，如图35所示，暴露必须成为存储单元晶体管的漏区4上的漏接触的区域，并选择形成光刻胶32。用光刻胶32作为掩模，选择腐蚀LDD HTO膜23。在逻辑Tr区中的MOS晶体管的侧表面中形成侧壁，同时还在未被光刻胶32覆盖的存储单元晶体管的源侧栅极的侧壁中形成侧壁，如图36所示。
剥离光刻胶32之后，在用于离子注入的整个表面上形成贯穿膜14，同时形成光刻胶33以便只留在贯穿膜14上的存储单元晶体管的漏扩散区4上，如图37所示。用光刻胶33做掩模，进行离子注入，并形成存储单元晶体管的源扩散区5、漏接触区41和将成为MOS晶体管的源和漏的扩散区35。
然后，去掉光刻胶33，并进行使扩散层35、漏接触区41和源扩散区5非晶化的工艺，以便在MOS晶体管的扩散层35上、在存储单元晶体管的漏接触区41上和在源扩散区5上形成硅化物。此时，漏扩散区4被LDD HTO膜23保护以便不经受非晶化工艺，与实施例2相同。完成非晶化工艺之后，去掉扩散层35上、漏接触区41上和源扩散区5上的贯穿膜14，暴露扩散层35、漏接触区41和源扩散区5。
通过在暴露的扩散层35、漏接触区41和源扩散区5上进行钛溅射，从而在这些非晶区上形成钛。通过进行热处理，使钛与这些非晶区反应，从而形成硅化钛(TiSi)25。在钛溅射过程中漏扩散区4被LDD HTO膜23覆盖，因此钛没有与硅反应，因此没有形成TiSi。之后，通过湿法腐蚀等方法去掉未反应的钛，只留下TiSi 25，如图38所示。
因此，通过使存储单元晶体管的源扩散区5硅化，与MOS晶体管的源和漏一样，同时还使漏接触硅化，可以减小存储单元晶体管和漏线的表面电阻，与常规情况相比，减小了几欧姆到几百欧姆，另外还提高了存储单元的读出速度。
如上所述，通过保护存储单元区扩散层以便不经受硅化物形成工艺，可以使CMOS晶体管源和漏被硅化，而不降低存储单元晶体管的特性，并提高了CMOS晶体管的响应速度，同时保持存储单元晶体管的写速度不变。
Claims (14)
1.一种制造半导体器件的方法，包括：
形成具有其中形成存储单元晶体管的存储单元区和其中形成CMOS晶体管的CMOS逻辑区的半导体衬底，和在所述存储单元区中形成用于存储单元晶体管的栅极的步骤；
用存储单元晶体管使用的所述栅极作为掩模，在所述存储单元区中形成扩散层的第一杂质注入步骤；
在所述CMOS逻辑区中形成用于CMOS晶体管的栅极的步骤；
用CMOS晶体管的栅极作为掩模，在所述CMOS逻辑区中形成轻掺杂漏的第二杂质注入步骤；
形成覆盖所述存储单元区和所述CMOS逻辑区的绝缘膜的绝缘膜形成步骤；
形成掩模层以覆盖所述存储单元区但不包括所述CMOS逻辑区的步骤；
有选择地腐蚀对应于所述掩模层的所述绝缘膜、并在用于CMOS晶体管的所述栅极的侧表面中形成侧壁的步骤；
用所述侧壁作为掩模，在所述CMOS逻辑区中形成所述CMOS晶体管的扩散层的第三杂质注入步骤；
去掉所述掩模层之后，在整个表面上淀积金属的步骤；
使所述淀积的金属和所述CMOS晶体管的暴露扩散层反应以形成金属硅化物的步骤。
2.根据权利要求1的半导体器件的制造方法，其中由所述第一杂质注入步骤注入的杂质的浓度比由所述第三杂质注入步骤注入的杂质的浓度高。
3.根据权利要求1的半导体器件的制造方法，其中由所述绝缘膜形成步骤形成的所述绝缘膜是HTO膜。
4.根据权利要求1的半导体器件的制造方法，其中所述存储单元晶体管是电可擦可编程只读存储器。
5.一种制造半导体器件的方法，包括：
形成具有其中形成存储单元晶体管的存储单元区和其中形成CMOS晶体管的CMOS逻辑区的半导体衬底，和在所述存储单元区中形成存储单元晶体管的栅极的步骤；
第一掩模形成步骤，有选择地对从其中必须形成所述存储单元晶体管的源的区域和其中必须形成所述存储单元晶体管的漏的区域中选择的一个区域形成掩模；
在未选择区域中形成第一扩散层的第一杂质注入步骤；
去掉由所述第一掩模形成步骤形成的掩模的步骤；
在所述CMOS逻辑区中形成用于CMOS晶体管的栅极的步骤；
有选择地对所述存储单元区的所述未选择区域形成掩模的第二掩模形成步骤；
第二杂质注入步骤，使用用于CMOS晶体管的所述栅极作为掩模，在所述CMOS逻辑区中形成轻掺杂漏，同时，用由所述第二掩模形成步骤形成的掩模作为掩模，在所述存储单元区的所述选择区域中形成轻掺杂漏区；
去掉由所述第二掩模形成步骤形成的掩模的步骤；
形成覆盖所述存储单元区和所述CMOS逻辑区的绝缘膜的绝缘膜形成步骤；
形成掩模层以覆盖存储单元区的所述其余区域但不包括所述CMOS逻辑区和所述存储单元区的所述选择区域的步骤；
对应所述掩模层选择腐蚀所述绝缘膜、并在用于CMOS晶体管的所述栅极的侧表面和存储单元晶体管的一个侧表面中形成侧壁的步骤；
第三杂质注入步骤，用所述侧壁作为掩模，在所述CMOS逻辑区中形成所述CMOS晶体管的扩散层和在所述存储单元区的其它区域中形成所述存储单元晶体管的第二扩散层；
去掉所述掩模层之后，在整个表面上淀积金属的步骤；和
使所述淀积的金属与所述CMOS晶体管的暴露扩散层以及存储单元晶体管的所述暴露第二扩散层反应以形成金属硅化物的步骤。
6.根据权利要求5的半导体器件的制造方法，其中由所述第一杂质注入步骤注入的杂质的浓度比由所述第三杂质注入步骤注入的杂质的浓度高。
7.根据权利要求5的半导体器件的制造方法，其中由所述绝缘膜形成步骤形成的所述绝缘膜是HTO膜。
8.根据权利要求5的半导体器件的制造方法，其中所述存储单元晶体管是电可擦可编程只读存储器。
9.根据权利要求5的半导体器件的制造方法，其中所述存储单元晶体管的所述第一扩散层的浓度比所述第二扩散层的浓度高。
10.一种制造半导体器件的方法，包括：
形成具有其中形成存储单元晶体管的存储单元区和其中形成CMOS晶体管的CMOS逻辑区的半导体衬底，和在存储单元区中形成存储单元晶体管的栅极的步骤；
有选择地对其中必须形成所述存储单元晶体管的漏的一部分区域形成掩模的第一掩模形成步骤；
在其余区域中，但不包括所述掩模部分，形成第一扩散层的第一杂质注入步骤；
去掉由所述第一掩模形成步骤形成的掩模的步骤；
在所述CMOS逻辑区中形成用于CMOS晶体管的栅极的步骤；
有选择地对所述存储单元区的所述其余区域形成掩模的第二掩模形成步骤；
使用用于CMOS晶体管的所述栅极作为掩模，在所述CMOS逻辑区中形成轻掺杂漏的第二杂质注入步骤，同时，在该步骤中，对应于由所述第二掩模形成步骤形成的掩模，在所述存储单元区的所述区域中形成轻掺杂漏区；
去掉由所述第二掩模形成步骤形成的掩模的步骤；
形成覆盖所述存储单元区和所述CMOS逻辑区的绝缘膜的绝缘膜形成步骤；
形成掩模层以覆盖所述存储单元区的所述其余区域但不包括所述CMOS逻辑区和所述存储单元区的区域的步骤；
对应于所述掩模层选择腐蚀所述绝缘膜并在用于CMOS晶体管的所述栅极的侧表面中形成侧壁的步骤；
用所述侧壁作为掩模，在CMOS逻辑区中形成所述CMOS晶体管的扩散层、并在所述存储单元区的所述区域中形成存储单元晶体管的第二扩散层的第三杂质注入步骤；
去掉所述掩模层之后，在整个表面上淀积金属的步骤；和
使所述淀积的金属与所述CMOS晶体管暴露的扩散层及所述存储单元晶体管暴露的第二扩散层反应以形成金属硅化物的步骤。
11.根据权利要求10的半导体器件的制造方法，其中由所述第一杂质注入步骤注入的杂质的浓度比由所述第三杂质注入步骤注入的杂质的浓度高。
12.根据权利要求10的半导体器件的制造方法，其中由所述绝缘膜形成步骤形成的所述绝缘膜是HTO膜。
13.根据权利要求10的半导体器件的制造方法，其中所述存储单元晶体管是电可擦可编程只读存储器。
14.根据权利要求10的半导体器件的制造方法，其中所述存储单元晶体管的所述第一扩散层的浓度比所述第二扩散层的浓度高。
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Legal Events
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| SE01 | Entry into force of request for substantive examination | ||
| C06 | Publication | ||
| PB01 | Publication | ||
| ASS | Succession or assignment of patent right |
Owner name: NEC ELECTRONICS TAIWAN LTD. Free format text: FORMER OWNER: NIPPON ELECTRIC CO., LTD. Effective date: 20030403 |
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| TA01 | Transfer of patent application right |
Effective date of registration: 20030403 Address after: Kanagawa, Japan Applicant after: NEC Corp. Address before: Tokyo, Japan Applicant before: NEC Corp. |
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Ref country code: HK Ref legal event code: GR Ref document number: 1068652 Country of ref document: HK |
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