JP5400378B2 - 半導体装置と半導体装置の製造方法 - Google Patents

半導体装置と半導体装置の製造方法 Download PDF

Info

Publication number
JP5400378B2
JP5400378B2 JP2008522261A JP2008522261A JP5400378B2 JP 5400378 B2 JP5400378 B2 JP 5400378B2 JP 2008522261 A JP2008522261 A JP 2008522261A JP 2008522261 A JP2008522261 A JP 2008522261A JP 5400378 B2 JP5400378 B2 JP 5400378B2
Authority
JP
Japan
Prior art keywords
region
element isolation
gate
insulating film
memory cell
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2008522261A
Other languages
English (en)
Other versions
JPWO2008001458A1 (ja
Inventor
泰示 江間
和宏 水谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Semiconductor Ltd
Original Assignee
Fujitsu Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Semiconductor Ltd filed Critical Fujitsu Semiconductor Ltd
Publication of JPWO2008001458A1 publication Critical patent/JPWO2008001458A1/ja
Application granted granted Critical
Publication of JP5400378B2 publication Critical patent/JP5400378B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42336—Gate electrodes for transistors with a floating gate with one gate at least partly formed in a trench
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
    • H10B41/44—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a control gate layer also being used as part of the peripheral transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Description

本発明は、半導体装置と半導体装置の製造方法に関し、特に複数の活性領域上に高さの異なる構造物を有する半導体装置と半導体装置の製造方法に関する。典型的には、半導体装置はフローティングゲートを備えた不揮発性メモリセルとロジック回路のＭＯＳトランジスタとを有する。
半導体集積回路装置（ＩＣ）において、ロジック回路は、通常消費電力低減のため、ｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタとｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタとを含む相補型ＭＯＳ（ＣＭＯＳ）回路で形成される。半導体集積回路装置（ＩＣ）の高集積化,高速化の要請に従い、ＩＣの構成要素であるトランジスタは微細化されてきた。スケーリング則に従って微細化すると、トランジスタの動作速度は向上し、動作電圧は低下する。
ＬＯＣＯＳ（local oxidation of silicon）による素子分離領域は、目的とする酸化シリコン膜厚から厚さが徐々に減少するバーズビーク部が活性領域を狭める無駄な面積となり、集積度向上を妨げる。ＬＯＣＯＳに代わって、ＳＴＩ（shallow trench isolation）が広く用いられるようになった。
ＳＴＩによる素子分離領域は、以下のように作成される。シリコン基板表面を熱酸化してバッファ酸化シリコン膜を形成し、その上に化学気相堆積（CVD）で窒化シリコン膜を堆積する。素子分離領域に対応する開口パターンを有するレジストパターンを形成し、窒化シリコン膜、酸化シリコン膜をエッチングする。パターニングされた窒化シリコン膜をマスクとして、シリコン基板をエッチングして素子分離溝を形成する。素子分離溝によっ
て、活性領域が画定される。素子分離溝表面を熱酸化した後、高密度プラズマ（ＨＤＰ）ＣＶＤ等により酸化シリコン膜で素子分離溝を埋め戻す。化学機械研磨（ＣＭＰ）により窒化シリコン膜上の酸化シリコン膜を除去する。ここで、窒化シリコン膜はＣＭＰ用ストッパとして機能する。ＣＭＰ後のウエハ表面は平坦化されている。露出された窒化シリコン膜を熱燐酸で除去し、バッファ酸化シリコン膜を希フッ酸でエッチングして除去し、活性領域表面を露出する。
ＳＴＩ形成後、活性領域表面を熱酸化してイオン注入用犠牲酸化シリコン膜を形成し、各トランジスタに合わせたウェル形成用、チャネルストップ用、閾値調整用のイオン注入を行う。イオン注入後、犠牲酸化シリコン膜はエッチングして除去する。新たに活性領域表面を熱酸化してゲート酸化シリコン膜を形成する。厚さの異なるゲート酸化シリコン膜を形成する場合は、一部のゲート酸化シリコン膜をエッチングして除去し、新たなゲート酸化シリコン膜を形成する。ゲート酸化シリコン膜上にポリシリコン等のゲート電極層を堆積し、レジストマスクを用いたエッチングでパターニングする。
ＳＴＩによる素子分離領域表面は活性領域表面より高くなる。バッファ酸化シリコン膜のエッチングにおいてオーバーエッチングを行うと、ＳＴＩ酸化シリコン膜もエッチングされ、露出された活性領域周辺のＳＴＩ酸化シリコン膜が後退すると共に、活性領域表面から下方に沈み込む凹部が形成される。熱酸化、熱酸化シリコン膜エッチングの工程を繰り返すと、ＳＴＩ酸化シリコン膜はさらに後退すると共に、活性領域表面から下方に沈み込む凹部が深くなる。
ウエハ上の素子分離領域の分布密度が異なると、密度の低い領域で、ＣＭＰにおいてディッシングが生じる。ディッシングが生じると、その領域では基板表面からＳＴＩが突き出す突き出し量は減少する。
特開２００３−２９７９５０号は、ＤＲＡＭメモリセル領域と周辺回路領域とを含む集積回路装置において、ＳＴＩを形成すると、パターン密度の差により周辺回路領域でディッシングが生じ、酸化シリコン膜高さに高低差が生じること、周辺回路領域においてはシリコン基板表面に対するＳＴＩ高さが２０ｎｍの時ゲート絶縁膜の欠陥密度が最小であり、メモリセル領域においてはＳＴＩ高さが０ｎｍの時ゲート絶縁膜の欠陥密度が最小になることを指摘し、ＳＴＩ酸化シリコン膜のＣＭＰの後、周辺回路領域をマスクで覆って、メモリセル領域のＳＴＩをエッチングして、周辺回路領域のＳＴＩ高さより、たとえば２０ｎｍ、低くすることを提案する。この選択的エッチングにより、活性領域表面からのＳＴＩの突き出し量が、周辺回路領域では約２０ｎｍ、メモリセル領域では約０ｎｍとする、上記最良のＳＴＩ高さが実現可能になる。
特開２００６−３２７００号は、ＤＲＡＭメモリセル領域と周辺回路領域において、シリコン基板表面に対するＳＴＩの突き出し量に差があると、フォトリソグラフィのマージンが少なくなることを指摘する。ＳＴＩを形成した後、各活性領域にイオン注入する工程において、メモリセル領域にイオン注入するためのマスクを用いて、メモリセル領域のＳＴＩをエッチングして全ウエハ領域内のＳＴＩ突き出し量を平均化することを提案する。周辺回路領域におけるディッシング分メモリ領域のＳＴＩを選択的にエッチングすると、ＳＴＩの突き出し量が均一化される。特開２００３−２９７９５０号同様、メモリセル領域のＳＴＩをエッチングして突き出し量を減少させるが、その目的、エッチングするタイミング、エッチング量は異なる。
これらの提案は、ＤＲＡＭメモリセルを周辺回路領域と集積化する場合のＳＴＩ突き出し量の調整に関するものである。
書換可能な不揮発性半導体メモリを混載したロジック半導体装置は、ＣＰＬＤ（complex programmable logic device）、ＦＰＧＡ（field programmable gate array）といった製品分野を形成し、そのプログラマブルという特徴により、大きな市場を形成するに至っている。書換可能な不揮発性半導体メモリの典型例は、ＮＭＯＳトランジスタの、ゲート絶縁膜とその上のゲート電極で形成される絶縁ゲート電極構造を、トンネル絶縁膜、フローティングゲート電極、ゲート間絶縁膜、コントロールゲートを積層したゲート電極構造で置き換えたフラッシュメモリセルである。フローティングゲート電極に電荷を書込み／消去したり、コントロール電極の電圧で、フローティングゲート電極を介してチャネルを制御するため、動作電圧は高くなる。
不揮発性メモリを混載したロジック半導体装置では、フラッシュメモリセルのほか、フラッシュメモリ制御のための高電圧トランジスタと、高性能ロジック回路のための低電圧トランジスタとを同一半導体チップ上に集積する。閾値の低いトランジスタと閾値の高いトランジスタを形成するには、閾値調整用イオン注入の条件を変える必要がある。ＮＭＯＳ領域，ＰＭＯＳ領域でそれぞれ独立のイオン注入を行うと、高電圧動作ＣＭＯＳ、低電圧動作ＣＭＯＳの４種類のトランジスタのためには、４枚のマスクと８回のイオン注入が必要になる。
国際公開ＷＯ２００４／０９３１９２号公報は、フラッシュメモリのほか、高電圧動作、低電圧動作で高い閾値と低い閾値を持つＮＭＯＳトランジスタおよびＰＭＯＳトランジスタ、さらに外部入力信号用の中電圧ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの計１１種類のトランジスタを形成する工程を開示する。３種類のＮＭＯＳ（またはＰＭＯＳ）トランジスタ用のイオン注入を３枚のマスク、４回のイオン注入で行う方法を提案する。
動作電圧の異なるトランジスタ領域には、厚さの異なる複数種類のゲート絶縁膜を形成する。厚いゲート酸化シリコン膜と薄いゲート酸化シリコン膜とを形成するには、例えば先ず全活性領域表面に厚いゲート酸化シリコン膜を形成し、薄いゲート酸化シリコン膜を形成する領域で選択的に厚いゲート酸化シリコン膜を除去する。その後薄いゲート酸化シリコン膜を形成する。３種類の厚さのゲート酸化シリコン膜を形成するには、ゲート酸化シリコン膜エッチング工程とその後のゲート酸化シリコン膜形成工程が２回必要になる。酸化シリコン膜をエッチングする際に、オーバーエッチングが行われ、活性領域周囲の素子分離領域の酸化シリコン膜もエッチングされる。繰り返し酸化シリコン膜エッチングを行うと、素子分離領域は、活性領域との境界で無視できない凹部を有するようになる。
フラッシュメモリのゲート電極は、フローティングゲートの上にＯＮＯ膜（酸化シリコン膜／窒化シリコン膜／酸化シリコン膜）を介してコントロールゲートを積層した構造を有する。フローティングゲートは電気的に浮遊状態となるゲート電極であり、通常ポリシリコンで形成され、２回のエッチング工程でパターニングされる。表面をＯＮＯ膜で覆われたポリシリコン層のエッチングは必ずしも容易でない。活性領域の周辺が凹部や突き出しのあるＳＴＩで囲まれ、斜面上でパターニングすることになると困難性は増す。フラッシュメモリのコントロールゲート電極はフローティングゲートの上に形成されるので、周辺回路のＭＯＳトランジスタのゲート電極と比べると、表面が高くなる。
フラッシュメモリセル領域とロジック回路領域とを集積化した半導体装置には、ＤＲＡＭメモリセル領域とロジック回路領域とを集積化した半導体装置とは別の問題が生じ得る。
特開２００３−２９７９５０号公報 特開２００６−０３２７００号公報 国際公開ＷＯ２００４／０９３１９２号公報
新たな問題に対して、新たな解決技術が求められる。
本発明の目的は、新たな問題を解決し得る半導体装置と半導体装置の製造方法を提供することにある。
本発明の他の目的は、歩留まりの高い半導体装置と半導体装置の製造方法を提供することである。
本発明のさらに他の目的は、フォトリソグラフィ工程のマージンが大きい半導体装置と半導体装置の製造方法を提供することである。
本発明のさらに他の目的は、導電性材料の残渣による問題発生を防止できる半導体装置と半導体装置の製造方法を提供することである。
本発明の１観点によれば、
メモリセル領域とロジック回路領域とを有する半導体基板と、
前記半導体基板に形成された素子分離溝と該素子分離溝を埋め込む絶縁膜で形成され、前記メモリセル領域と前記ロジック回路領域の複数の活性領域を画定するＳＴＩ素子分離領域と、
前記メモリセル領域の活性領域上から周囲のＳＴＩ素子分離領域にかけて形成され、第１の高さを有し、フローティングゲート、ゲート間絶縁膜及びコントロールゲートを有する不揮発性メモリのゲート電極と、
前記ロジック回路領域の活性領域上から周囲のＳＴＩ素子分離領域にかけて形成され、前記第１の高さより低い第２の高さを有するＭＯＳトランジスタのゲート電極と、
前記メモリセル領域と前記ロジック回路領域との間の前記ＳＴＩ素子分離領域に形成された段差と、
を有し、前記メモリセル領域のＳＴＩ素子分離領域の表面は前記ロジック回路領域のＳＴＩ素子分離領域の表面より低く、前記メモリセル領域のＳＴＩ素子分離領域の表面高さと活性領域の表面高さとが等しく、前記フローティングゲートの前記段差側にある端は前記段差よりも前記メモリセル領域の前記活性領域に近い位置の前記ＳＴＩ素子分離領域上に位置する半導体装置
が提供される。
本発明の他の観点によれば、
（ａ）メモリセル領域とロジック回路領域とを有する半導体基板に複数の活性領域を画定するＳＴＩ素子分離領域形状の開口を有するマスク絶縁膜パターンを形成する工程と、
（ｂ）前記マスク絶縁膜パターンをエッチングマスクとして半導体基板をエッチングし、複数の活性領域を画定する素子分離溝を形成する工程と、
（ｃ）前記素子分離溝を埋め込んで素子分離材料膜を堆積する工程と、
（ｄ）前記素子分離材料膜を化学機械研磨してＳＴＩ素子分離領域を形成すると共に、前記マスク絶縁膜パターンを露出する工程と、
（ｅ）前記工程（ｄ）の後、前記ロジック回路領域を覆うレジストパターンを形成し、前記メモリセル領域の前記ＳＴＩ素子分離領域をエッチングして、前記活性領域上の厚さの一部を除去して、前記メモリセル領域と前記ロジック回路領域との間の前記ＳＴＩ素子分離領域に段差を形成する工程と、
（ｌ）前記レジストパターンを用いて、前記メモリセル領域に閾値制御用のイオン注入を行なう工程と、
（ｆ）前記工程（ｅ）、（ｌ）の後、前記マスク絶縁膜パターンを除去する工程と、
（ｇ）前記工程（ｆ）の後、前記メモリセル領域の活性領域上からその周囲の前記ＳＴＩ素子分離領域上に延在し、フローティングゲートを有し、第１の高さを有する第１の構造物を形成する工程と、
（ｈ）前記工程（ｆ）の後、前記ロジック回路領域の活性領域上からその周囲の前記ＳＴＩ素子分離領域上に延在する、第１の高さより低い第２の高さを有する第２の構造物を形成する工程と、
を含み、
（ｉ）前記工程（ｇ）の前に、前記複数の活性領域上にメモリセル用のゲート絶縁膜を形成する工程と、
（ｊ）前記ロジック回路領域の前記メモリセル用のゲート絶縁膜を除去する工程と、
（ｋ）前記工程（ｊ）の後であって前記工程（ｈ）の前に、前記ロジック回路領域の活性領域上にＭＯＳトランジスタ用のゲート絶縁膜を形成する工程と、を有し、
前記メモリセル領域のＳＴＩ素子分離領域の表面高さと活性領域の表面高さとが等しく、前記フローティングゲートの前記段差側にある端は前記段差よりも前記メモリセル領域の前記活性領域に近い位置の前記ＳＴＩ素子分離領域上に位置する半導体装置の製造方法
が提供される。
新たな課題が解決される。
非平坦面上のパターニングを抑制することができる。
エッチングにおける残渣を抑制できる。
高低差を減少し、フォトリソグラフィ工程のマージンを拡大できる。
まず、図６Ａ−６Ｇを参照して、従来技術に従うフラッシュメモリとロジック回路とを含む集積回路の製造方法を説明する。
図６Ａに示すように、シリコン基板１表面を熱酸化してバッファ酸化シリコン膜２を形成し、その上に化学気相堆積（ＣＶＤ）で窒化シリコン膜３を堆積する。レジストパターンを用いて窒化シリコン膜３、酸化シリコン膜２をパターニングし、活性領域を覆う形状のバッファ酸化シリコン膜２、窒化シリコン膜３を残す。窒化シリコン膜３をエッチングマスクとして、シリコン基板をエッチングして素子分離溝を形成する。素子分離溝表面を酸化した後に、高密度プラズマ（ＨＤＰ）ＣＶＤで酸化シリコン膜４を埋め込む。酸化シリコン膜４表面から化学機械研磨（ＣＭＰ）を行って窒化シリコン膜３表面レベル上の酸化シリコン膜４を除去する。
図６Ｂに示すように、窒化シリコン膜を熱燐酸でエッチングして除去する。露出したバッファ酸化シリコン膜２を希フッ酸等でエッチングして除去する。なお、ＳＴＩの酸化シリコン膜４も若干エッチングされる。活性領域周囲を隆起したＳＴＩが囲む構造が得られる。その後、活性領域表面を熱酸化し、イオン注入用の犠牲酸化シリコン膜を形成し、ウェル形成用、チャネルストップ形成用、閾値制御用のイオン注入を各活性領域に合わせて行う。イオン注入後、犠牲酸化シリコン膜は除去する。活性領域周辺のＳＴＩの段差部(非平坦面を有する部分)は、活性領域から外側に拡がる。
図６Ｃに示すように、活性領域表面を熱酸化し、フラッシュメモリセル用のトンネル酸化シリコン膜６を形成する。繰り返し行われた酸化シリコン膜エッチングにより、活性領域周辺でＳＴＩに凹部が形成されている様子も示す。
図６Ｄに示すように、トンネル酸化シリコン膜６を覆って、ポリシリコン膜７をＣＶＤで堆積し、レジストパターンを用いてエッチングし、ゲート幅方向（図中横方向）のパターニングを行う。ＳＴＩ周縁部に形成された段差部で、ポリシリコン膜７を垂直にかつ完全にエッチングするのは容易でない。
図６Ｅに示すように、ポリシリコン膜７を覆うＯＮＯ膜８を形成する。例えば、ポリシリコン膜７を覆ってウエハ全面に酸化シリコン膜、窒化シリコン膜をＣＶＤで堆積し、窒化シリコン膜表面を熱酸化して酸化シリコン膜を形成する。所望の活性領域上に開口を有するレジストパターンＲＰ４１を形成し、ロジック回路領域の閾値制御用のイオン注入を行う。その後レジストパターンＲＰ４１は除去する。
図６Ｆに示すように、ＯＮＯ膜８を除去する領域に開口を有するレジストパターンＲＰ４２を形成し、露出したＯＮＯ膜８をエッチングして除去する。さらに、活性領域上に露
出したトンネル酸化シリコン膜６をエッチングして除去する。このエッチング工程により、フラッシュメモリ領域以外のＳＴＩはエッチングされて、その表面が低くなる。その後、レジストパターンＲＰ４２は除去する。
図６Ｇに示すように、ゲート電極を形成するポリシリコン膜９をＣＶＤで堆積する。周辺回路領域を覆い、フラッシュメモリ領域でコントロールゲート電極形状を有するレジストパターンを用いたエッチングでコントロールゲートをパターニングし、さらにＯＮＯ膜８、フローティングゲート７もパターニングする。イオン注入を行って、フラッシュメモリのソース／ドレイン領域を形成する。フラッシュメモリ領域を覆い、周辺回路領域でゲート電極形状を有するレジストパターンを用いてロジック回路のゲート電極をパターニングする。ロジック回路にイオン注入を行いソース／ドレイン領域を形成する。
図１Ｊは、フラッシュメモリと周辺回路のＭＯＳトランジスタのゲート電極形状を概略的に示す平面図である。左側に示すフラッシュメモリでは、コントロールゲートＣＧの下にフローティングゲートＦＧが配置されており、フローティングゲートＦＧの図中上下の辺は、コントロールゲートＣＧの上下の辺に倣ってパターニングされている。エッチング前には、フローティングゲートＦＧは、ゲート幅方向はパターニングされているが、コントロールゲートＣＧ間等の他の領域では、フローティングゲート層、ＯＮＯ膜、コントロールゲート層が積層された状態である。フローティングゲートはエッチングで完全に分離されないと短絡が生じる。しかし、フローティングゲート側壁上のＯＮＯ膜は、見掛け上垂直方向の厚さが厚くなるので、完全にエッチングして除去するのは容易でない。
図６Ｈは、ＯＮＯ膜８が完全に除去されず、壁状に残り、さらにその下部にフローティングゲートのポリシリコン膜７が残ってしまった状態を示す。ポリシリコン膜７が隣接するフローティングゲートを短絡すると、欠陥メモリが生じる。ＯＮＯ膜８のみが残っても、薄い壁状のＯＮＯ膜はごみ発生源となり得る。
フラッシュメモリセルのコントロールゲートはフローティングゲートの上に載っており、且つ、活性領域より高い位置に存するＳＴＩ上で最も高く位置することとなっている。一方、フラッシュメモリ領域以外のＳＴＩ表面は、図６Ｆに示すＯＮＯ膜およびトンネル酸化シリコン膜のエッチング工程でエッチングされて低くなっている上に、ゲート電極の下にはフローティングゲートを有しないから、ゲート電極層の表面の最も低い部分は、フラッシュメモリ領域の最も高い部分よりも相当に低くなっている。即ち、フラッシュメモリ領域は全体としてロジック領域に比べて高くなっており、半導体チップ全体として見ると、フラッシュメモリ領域は台地のような領域を形作ることになる。こうした高低差を有する基板上に絶縁膜を形成し、コンタクトホール、金属配線等を形成して多層配線構造を形成するのであるが、この工程差分だけ、多層配線形成工程における実質的な焦点深度が減少してしまうこととなる。
以下、本発明の第１の実施例による半導体装置の製造方法を図１Ａ−１Ｋを参照して説明する。図１Ａ−１Ｉが主たる製造工程を示す断面図、図１Ｊはゲート電極形状を示す平面図、図１Ｋはコントロールゲート間の断面図である。
図１Ａに示すように、シリコン基板１表面を熱酸化して、例えば厚さ１０ｎｍのバッファ酸化シリコン膜２を形成し、その上にＣＶＤで、例えば厚さ１１０ｎｍの窒化シリコン膜３を堆積する。レジストパターンを用いて窒化シリコン膜３、酸化シリコン膜２をパターニングし、活性領域を覆う形状にバッファ酸が化シリコン膜２、窒化シリコン膜３の積層で形成されたマスク絶縁膜パターンを残す。窒化シリコン膜３をエッチングマスクとして、シリコン基板を、例えば深さ３００ｎｍエッチングして素子分離溝を形成する。ＨＤＰＣＶＤで酸化シリコン膜４を、例えば厚さ５５０ｎｍ堆積し、素子分離溝を埋め込む。
酸化シリコン膜４表面からＣＭＰを行って窒化シリコン膜３表面レベル上の酸化シリコン膜４を除去する。
図１Ｂに示すように、フラッシュメモリ領域を開口するレジストパターンＲＰ１１を形成し、ＨＤＰＣＶＤ酸化シリコン膜４を活性領域表面上の厚さの中間まで、例えば厚さ４０ｎｍ分、エッチングする。フラッシュメモリ領域では、窒化シリコン膜３が酸化シリコン膜４から突き出すが、エッチされた酸化シリコン膜４の凹部表面は平坦である。活性領域は絶縁膜に覆われた状態を保つ。フラッシュメモリ領域からロジック回路領域に向かうと、ＳＴＩ表面は段差５を形成して途中から高くなる。その後、レジストパターンＲＰ１１は除去する。
図１Ｃに示すように、窒化シリコン膜３を熱燐酸でエッチングして除去する。露出したバッファ酸化シリコン膜２を希フッ酸等でエッチングして除去する。ＳＴＩも同時にエッチングされる。ロジック回路領域では、活性領域周囲を隆起したＳＴＩが囲む構造が得られる。その後、活性領域表面を熱酸化し、イオン注入用の犠牲酸化シリコン膜を形成し、ウェル形成用、チャネルストップ形成用、閾値制御用のイオン注入を各活性領域に合わせて行う。イオン注入後、犠牲酸化シリコン膜は除去する。ＳＴＩの酸化シリコン膜４もエッチングされ、活性領域周囲の凹部が深くなる。活性領域表面を熱酸化し、例えば厚さ１０ｎｍ程度のフラッシュメモリセル用のトンネル酸化シリコン膜６を形成する。フラッシュメモリ領域では、図１Ｂの工程で、ＳＴＩの表面がエッチングで引き下げられており、酸化シリコン膜のエッチングでＳＴＩ表面はさらに引き下がる。活性領域周囲の凹部を除けば、活性領域周囲の段差は小さい。
図１Ｄに示すように、トンネル酸化シリコン膜６を覆って、ポリシリコン膜７をＣＶＤで、例えば厚さ９０ｎｍ堆積し、レジストパターンを用いてエッチングし、ゲート幅方向（図中横方向）のパターニングを行う。フラッシュメモリ領域のＳＴＩ表面が引き下げられて、段差が小さいので、ポリシリコン膜７を垂直にかつ完全にエッチングするのが容易である。
図１Ｅに示すように、ポリシリコン膜７を覆うＯＮＯ膜８を形成する。例えば、ポリシリコン膜７を覆ってウエハ全面に、例えば厚さ約５ｎｍの酸化シリコン膜、厚さ約１０ｎｍの窒化シリコン膜をＣＶＤで堆積し、窒化シリコン膜表面を熱酸化して、厚さ約５ｎｍの酸化シリコン膜を形成する。ＯＮＯ膜８全体の厚さは約１５ｎｍとなる。所望の活性領域上に開口を有するレジストパターンＲＰ１２を形成し、ロジック回路領域の閾値制御用のイオン注入を行う。その後レジストパターンＲＰ１２は除去する。
図１Ｆに示すように、ＯＮＯ膜８を除去する領域に開口を有するレジストパターンＲＰ１３を形成し、露出したＯＮＯ膜８をエッチングして除去する。さらに、露出したトンネル酸化シリコン膜６をエッチングして除去する。このエッチングにより、フラッシュメモリ領域以外のＳＴＩもエッチングされて、その表面が少し低くなる。ただし、ロジック領域のＳＴＩ表面の高さはフラッシュメモリ領域のＳＴＩ表面の高さより高い。その後、レジストパターンＲＰ１３は除去する。
図１Ｇに示すように、熱酸化によりロジック領域の活性領域表面に酸化シリコンのゲート絶縁膜膜ＧＩを形成する。３種類の厚さのゲート絶縁膜を形成する場合は、熱酸化、選択的な酸化シリコンのエッチングを２回繰り返し、さらに熱酸化し、厚い酸化シリコン膜から順次薄い酸化シリコン膜を形成する。ロジック領域のＳＴＩ表面が低下するが、フラッシュメモリ領域のＳＴＩ表面より高い状態とすることも可能であり、また、フラッシュメモリ領域より低くなっても従来技術による場合よりも、その差は小さくなる。活性領域周囲の凹部は深くなる。
図１Ｈに示すように、ゲート電極を形成するポリシリコン膜９をＣＶＤで堆積する。ロジック領域を覆い、フラッシュメモリ領域でコントロールゲート電極形状を有するレジストパターンＲＰ１４を用い、ポリシリコン膜９をエッチングし、さらにＯＮＯ膜８、フローティングゲート７もエッチングする。フラッシュメモリのゲート電極がパターニングされる。この段階ではロジック回路領域はレジストパターンＲＰ１４に覆われ、エッチングされない。イオン注入を行って、フラッシュメモリのソース／ドレイン領域を形成する。その後、レジストパターンＲＰ１４を除去する。ゲート電極側面の酸化等の処理を行い、フラッシュメモリ構造を作成する。
図１Ｉに示すように、新たに、フラッシュメモリ領域を覆い、ロジック回路領域のゲート電極形状を有するレジストパターンＲＰ１５を形成し、ポリシリコン膜９をエッチングして、ロジック回路領域のゲート電極をパターニングする。その後、ロジック回路のイオン注入を行いソース／ドレイン領域を形成する。その後、レジストパターンＲＰ１５は除去する。
図１Ｊは、フラッシュメモリとＭＯＳトランジスタのゲート電極の配置を概略的に示す平面図である。図中縦方向に細長い活性領域ＡＲが配置されている。ロジック回路においては、ＭＯＳトランジスタのゲート電極Ｇが活性領域ＡＲを横断してＳＴＩ素子分離領域上に延在する。フラッシュメモリにおいては、フローティングゲートＦＧ，コントロールゲートＣＧが活性領域を横断してＳＴＩ素子分離領域上に延在する。コントロールゲートＣＧ間の領域では、フローティングゲートＦＧとコントロールゲートＣＧは完全にエッチングされ、残渣は存在しない。図６Ｈに示した、ＯＮＯ膜８、ポリシリコン膜７の残渣は望ましくない。フラッシュメモリ領域において、活性領域および周辺のＳＴＩの段差は小さくなっているので、残渣を残さないエッチングが容易になる。
図１Ｋは、図１ＪのＸ２−Ｘ２線に沿う、コントロールゲートＣＧ間の領域の断面図を示す。下地表面の段差が小さいので、コントロールゲート、フローティングゲートの完全なエッチングが容易となり、フローティングゲート間の短絡を防止できる。なお、図１Ａ−１Ｉは、Ｘ１−Ｘ１線に沿う断面図である。
その後、電極形成、絶縁膜形成、多層配線形成工程等を行なう。フラッシュメモリ領域のＳＴＩ表面が引き下げられ、ロジック領域のゲート電極表面のレベルはフラッシュメモリ領域のゲート電極表面レベルの分布範囲内となり、図１Ｈ，１Ｉの工程において、ポリシリコン膜９の高低差が従来技術よりも減少するのでフォトリソグラフィにおける焦点深度の問題は小さくなる。
フラッシュメモリ領域のＳＴＩ表面を引き下げる処理を行うと、フラッシュメモリ領域とロジック領域の間に段差が形成されるが、この段差部上の膜形成、除去は問題を生じる可能性がある。図２Ａ−２Ｆを参照して、第２の実施例による半導体装置の製造方法を、第１実施例と異なる点を中心として説明する。
図２Ａは、図１Ａと同様である。シリコン基板１表面を熱酸化してバッファ酸化シリコン膜２を形成し、その上にＣＶＤで窒化シリコン膜３を堆積する。レジストパターンを用いて窒化シリコン膜３、酸化シリコン膜２をパターニングし、窒化シリコン膜３をエッチングマスクとして、シリコン基板をエッチングして素子分離溝を形成する。ＨＤＰＣＶＤで酸化シリコン膜４を堆積し、素子分離溝を埋め込む。窒化シリコン膜３をストッパとして、酸化シリコン膜４表面からＣＭＰを行って窒化シリコン膜３表面レベル上の酸化シリコン膜４を除去する。
図２Ｂに示すように、周辺に余裕を取ってフラッシュメモリ領域を開口するレジストパターンＲＰ２１を形成し、ＨＤＰＣＶＤ酸化シリコン膜４を活性領域表面上の厚さの中間までエッチングする。フラッシュメモリ領域のＳＴＩ表面が引き下げられ、フラッシュメモリ領域の活性領域から離れた位置に段差５が形成される。その後、レジストパターンＲＰ２１を除去し、第１の実施例同様、窒化シリコン膜３、バッファ酸化シリコン膜２をエッチングして除去する。露出した活性領域表面を熱酸化し、フラッシュメモリセル用のトンネル酸化シリコン膜を形成する。
図２Ｃに示すように、トンネル酸化シリコン膜６を覆って、ポリシリコン膜７を堆積し、レジストパターンを用いてエッチングし、フローティングゲートのゲート幅方向をパターニングする。ここで、段差部５を覆うようにポリシリコン膜のダミー７ｄを残す。段差部５は、フラッシュメモリの活性領域から離して形成されているので、容易にフローティングゲート７と別体のダミー７ｄとをパターニングすることができる。
図２Ｄに示すように、ポリシリコン膜７を覆うＯＮＯ膜８を形成する。所望の活性領域上に開口を有するレジストパターンＲＰ２３を形成し、ロジック回路領域の閾値制御用のイオン注入を行う。フラッシュメモリ領域を覆い、段差部５上のポリシリコン膜７の段差を越え、平坦部に達するレジストパターンＲＰ２３を形成し、露出したＯＮＯ膜８をエッチングして除去する。さらに、露出したトンネル酸化シリコン膜６をエッチングして除去する。図１Ｆに示すエッチング工程同様の工程であるが、ＯＮＯ膜のエッチングはフラッシュメモリ領域とロジックメモリ領域の間に形成された段差を含まない平坦面上で行なわれるので、エッチングは容易になる。その後、レジストパターンＲＰ２３は除去する。熱酸化によりロジック領域の活性領域表面にゲート絶縁膜を形成する。ゲート電極を形成するポリシリコン膜をＣＶＤで堆積する。
図２Ｅに示すように、フラッシュメモリ領域でコントロールゲートのパターンを有し、段差部でポリシリコン層７、ＯＮＯ膜８を覆うレジストパターンＲＰ２４を形成する。ロジック回路領域はレジストパターンＲＰ２４に覆われる。レジストパターンＲＰ２４を用いたエッチングでコントロールゲートをパターニングし、さらにＯＮＯ膜８、フローティングゲート７もパターニングする。段差部５では、ポリシリコン層７、ＯＮＯ膜８を覆う形状にポリシリコン膜９がパターニングされる。イオン注入を行って、フラッシュメモリのソース／ドレイン領域を形成する。その後、レジストパターンＲＰ２４を除去する。
図２Ｆに示すように、新たに、フラッシュメモリ領域、段差部を覆い、ロジック回路領域のゲート電極形状を有するレジストパターンＲＰ２５を形成し、ポリシリコン膜９をエッチングして、ロジック回路領域のゲート電極をパターニングする。その後、ロジック回路のイオン注入を行いソース／ドレイン領域を形成する。
本実施例によれば、フラッシュメモリ領域のＳＴＩ表面を引き下げる処理を行った際に形成される、フラッシュメモリ領域とロジック領域の間の段差部では、積極的にフローティングゲート用ポリシリコン膜、ＯＮＯ膜、コントロールゲート用ポリシリコン膜を残し、ＯＮＯ膜はポリシリコン膜で挟まれた形状とする。ＯＮＯ膜のエッチング残り、剥がれが防止され、ゴミ発生の可能性が低減する。
フラッシュメモリ領域のＳＴＩの部分的エッチングのためのマスクを他の工程のマスクと兼用することも可能である。図３Ａ，３Ｂを参照して第３の実施例による半導体装置の製造方法を説明する。
図３Ａは、図１Ａと同様である。シリコン基板１表面を熱酸化してバッファ酸化シリコン膜２を形成し、その上にＣＶＤで窒化シリコン膜３を堆積する。レジストパターンを用
いて窒化シリコン膜３、酸化シリコン膜２をパターニングし、窒化シリコン膜３をエッチングマスクとして、シリコン基板をエッチングして素子分離溝を形成する。ＨＤＰＣＶＤで酸化シリコン膜４を堆積し、素子分離溝を埋め込む。酸化シリコン膜４表面からＣＭＰを行って窒化シリコン膜３表面レベル上の酸化シリコン膜４を除去する。
図３Ｂに示すように、フラッシュメモリ領域を開口するレジストパターンＲＰ３１を形成する。このレジストパターンＲＰ３１をマスクとし、フラッシュメモリの活性領域に対し閾値制御用イオン注入を行う。同じレジストパターンＲＰ３１をエッチングマスクとし、ＨＤＰＣＶＤ酸化シリコン膜４を活性領域表面上の厚さの中間までエッチングする。その後、レジストパターンＲＰ３１を除去する。他の工程は、第１の実施例同様である。イオン注入マスクとエッチングマスクとを兼用することにより、マスク数の増加を抑えることができる。
以下、本発明の具体的な実施形態を説明する。主ロジック回路は１．２Ｖ動作の低電圧ＣＭＯＳトランジスタで構成し、入出力回路は２．５Ｖないし３．３Ｖ動作の中電圧ＣＭＯＳトランジスタで構成し、不揮発性メモリ制御回路は５Ｖ、１０Ｖ動作の高電圧ＣＭＯＳトランジスタで構成するものとする。低電圧トランジスタ、高電圧トランジスタは、それぞれ高閾値、低閾値の２種類がある。不揮発性メモリを加え、全１１種類のトランジスタを用いる。
図４に示すように、半導体基板１０にｎ型ウェル８０，８４，８８、ｐ型ウェル８２，８６が形成され、ｎ型ウェル８０内にさらにｐ型ウェル７８が形成されている。ｐ型ウェル７８内に高電圧で動作するフラッシュメモリセル（Flash ｃｅｌｌ）、ｎチャネル高電圧・低閾値トランジスタ（Ｎ−ＨＶ Low Vt）及びｎチャネル高電圧・高閾値トランジスタ（Ｎ−ＨＶ High Vt）が形成される。ｎ型ウェル８０内に高電圧で動作するｐチャネル高電圧・低閾値トランジスタ（Ｐ−ＨＶ Low Vt）及びｐチャネル高電圧・高閾値トランジスタ（Ｐ−ＨＶ High Vt）が形成される。ｐ型ウェル８２、ｎ型ウェル８４内に中電圧で動作するｎチャネル中電圧トランジスタ（Ｎ−ＭＶ）とｐチャネル中電圧トランジスタ（Ｐ−ＭＶ）が形成される。ｐ型ウェル８６内に低電圧で動作するｎチャネル低電圧・高閾値トランジスタ（Ｎ−ＬＶ High Vt）及びｎチャネル低電圧・低閾値トランジスタ（Ｎ−ＬＶ Low Vt）、ｎ型ウェル８８内にｐチャネル低電圧・高閾値トランジスタ（Ｐ−ＬＶ High Vt）及びｐチャネル低電圧・低閾値トランジスタ（Ｐ−ＬＶ Low Vt）が形成される。
ｎチャネル中電圧トランジスタ（Ｎ−ＭＶ）及びｐチャネル中電圧トランジスタ（Ｐ−ＭＶ）は、入出力回路を構成するトランジスタであり、２．５Ｖ動作或いは３．３Ｖ動作等のトランジスタである。２．５Ｖ動作トランジスタと３．３Ｖ動作トランジスタとは、ゲート絶縁膜の厚さ、閾値電圧制御条件、ＬＤＤ条件は互いに相違するが、同時に両方を搭載する必要はなく、何れか一方のみが搭載されるのが一般的である。以下、図４に示す半導体装置の製造方法について説明する。
図５Ａに示すように、第３の実施例で説明した工程によりシリコン基板１０上に酸化シリコン膜１２、窒化シリコン膜１４のパターンを形成し、シリコン基板１０をエッチングして素子分離溝を形成し、酸化シリコン膜を埋め込む。ＣＭＰで窒化シリコン膜１４レベル上の酸化シリコン膜を除去する。ＳＴＩ素子分離領域２２が形成される。この状態で基板上にメモリ領域を露出するレジストパターン１５を形成する。レジストパターン１５をマスクとして閾値制御用のボロンイオンを加速エネルギ４０ｋｅＶ、ドーズ量６×１０１３ｃｍ−２でイオン注入し、ｐ型領域５４を形成する。
レジストパターン１５をエッチングマスクとして、ＳＴＩ酸化シリコン膜２２を例えば
４０ｎｍ分エッチングして除去する。メモリ領域のＳＴＩ酸化シリコン膜２２の表面が下がり、段差２０が形成される。
レジストパターン１５を除去し、全領域で窒化シリコン膜１４、酸化シリコン膜１２をエッチングして除去する。このエッチング工程以後の工程は基本的に第１の実施例同様である。なお、図示の簡略化のため、以後段差２０を省略して示す。
図５Ｂに示すように、ＳＴＩ酸化シリコン膜２２によって、活性領域が画定される。酸化シリコン犠牲膜を熱酸化により形成する。
フラッシュメモリセル（Ｆｌａｓｈ ｃｅｌｌ）形成領域及びｎチャネル高電圧トランジスタ（Ｎ−ＨＶ）形成領域に、ｎ型埋め込み不純物層２８を形成する。ｎ型埋め込み不純物層２８は、例えばリン（Ｐ＋）イオンを、加速エネルギ２ＭｅＶ、ドーズ量２×１０１３ｃｍ−２の条件でイオン注入することにより形成する。フラッシュメモリセル（Ｆｌａｓｈ ｃｅｌｌ）形成領域、ｎチャネルトランジスタ（Ｎ−ＨＶ，Ｎ−ＭＶ、Ｎ−ＬＶ）形成領域に、ｐ型ウェル用不純物層３２，３４を形成する。ｐ型ウェル用不純物層３２は、例えばボロン（Ｂ＋）イオンを、加速エネルギ４００ｋｅＶ、ドーズ量１．５×１０１３ｃｍ−２の条件でイオン注入することにより形成する。ｐ型ウェル用不純物層３４は、例えばボロンイオンを、加速エネルギ１００ｋｅＶ、ドーズ量２×１０１２ｃｍ−２の条件でイオン注入することにより形成する。
ｎチャネル高電圧・高閾値トランジスタ（Ｎ−ＨＶ High Vt）形成領域、ｎチャネル中電圧トランジスタ（Ｎ−ＭＶ）形成領域、ｎチャネル低電圧トランジスタ（Ｎ−ＬＶ）形成領域に、ｐ型ウェル用不純物層４０を形成する。ｐ型ウェル用不純物層４０は、例えばボロンイオンを、加速エネルギ１００ｋｅＶ、ドーズ量６×１０１２ｃｍ−２の条件でイオン注入することにより形成する。
ｐチャネルトランジスタ（Ｐ−ＨＶ 、Ｐ−ＭＶ、Ｐ−ＬＶ）形成領域に、ｎ型ウェル用不純物層４４を形成する。ｎ型ウェル用不純物層４４は、例えばリンイオンを、加速エネルギ６００ｋｅＶ、ドーズ量３×１０１３ｃｍ−２の条件でイオン注入することにより形成する。この条件により、閾値電圧が約−０．２Ｖのｐチャネル高電圧・低閾値トランジスタ（Ｐ−ＨＶ Low Vt）を得ることができる。ｐチャネル高電圧・高閾値トランジスタ（Ｐ−ＨＶ High Vt）形成領域に閾値電圧制御用不純物拡散層４８を、ｐチャネル中電圧トランジスタ（Ｐ−ＭＶ）形成領域及びｐチャネル低電圧トランジスタ（Ｐ−ＬＶ）形成領域にチャネルストップ層５０を形成する。閾値電圧制御用不純物層４８及びチャネルストップ層５０は、例えばリンイオンを、加速エネルギ２４０ｋｅＶ、ドーズ量５×１０１２ｃｍ−２の条件でイオン注入することにより形成する。この条件により、閾値電圧が約−０．６Ｖのｐチャネル高電圧・高閾値トランジスタ（Ｐ−ＨＶ High Vt）を得ることができる。イオン注入終了後、酸化シリコン犠牲膜は除去する。
図５Ｃに示すように、例えば９００〜１０５０℃の温度で３０分間の熱酸化を行い、活性領域上に、膜厚１０ｎｍのトンネル酸化シリコン膜５６を形成する。トンネル酸化シリコン膜５６を覆って基板上に、ＣＶＤ法により、例えば膜厚９０ｎｍの燐ドープポリシリコン膜を成長する。フォトリソグラフィ及びドライエッチングにより燐ドープポリシリコン膜をパターニングし、フラッシュメモリセル（Ｆｌａｓｈ ｃｅｌｌ）形成領域に、燐ドープポリシリコン膜よりなるフローティングゲート５８を形成する。
フローティングゲート５８が形成された基板上に、ＣＶＤ法により例えば膜厚５ｎｍの酸化シリコン膜と例えば膜厚１０ｎｍの窒化シリコン膜を成長する。窒化シリコン膜の表面を９５０℃にて９０分間熱酸化し、表面に厚さ５ｎｍ程度の酸化膜を成長して、全体と
して厚さ１５ｎｍ程度のＯＮＯ膜（酸化シリコン膜／窒化シリコン膜／酸化シリコン膜）６０を形成する。
図５Ｄに示すように、トランジスタ領域に閾値制御用のイオン注入を行い、所望の閾値を得る。ｎチャネル中電圧トランジスタ（Ｎ−ＭＶ）形成領域に閾値電圧制御用不純物層６４を形成する。閾値電圧制御用不純物層６４は、例えばボロンイオンを、加速エネルギ３０ｋｅＶ、ドーズ量５×１０１２ｃｍ−２の条件でイオン注入することにより形成し、約＋０．３〜＋０．４Ｖの閾値電圧を得る。ｐチャネル中電圧トランジスタ（Ｐ−ＭＶ）形成領域に閾値電圧制御用不純物層６８を形成する。閾値電圧制御用不純物層６８は、例えば砒素（Ａｓ＋）イオンを、加速エネルギ１５０ｋｅＶ、ドーズ量３×１０１２ｃｍ−２の条件でイオン注入することにより形成し、約−０．３〜−０．４Ｖの閾値電圧を得る。
ｎチャネル低電圧・高閾値トランジスタ（Ｎ−ＬＶ High Vt）形成領域に閾値電圧制御用不純物層７２を形成する。閾値電圧制御用不純物層７２は、例えばボロンイオンを、加速エネルギ１０ｋｅＶ、ドーズ量５×１０１２ｃｍ−２の条件でイオン注入することにより形成し、約＋０．２Ｖの閾値電圧を得る。ｐチャネル低電圧・高閾値トランジスタ（Ｐ−ＬＶ High Vt）形成領域に閾値電圧制御用不純物層７６を形成する。閾値電圧制御用不純物層７６は、例えば砒素イオンを、加速エネルギ１００ｋｅＶ、ドーズ量５×１０１２ｃｍ−２の条件でイオン注入することにより形成し、約−０．２Ｖの閾値電圧を得る。
次いで、フォトリソグラフィにより、フラッシュメモリセル（Ｆｌａｓｈ ｃｅｌｌ）形成領域を覆い、他の領域を露出するフォトレジスト膜９２を形成する。例えばドライエッチングにより、フォトレジスト膜９２をマスクとしてＯＮＯ膜６０をエッチングし、フラッシュメモリセル（Ｆｌａｓｈ ｃｅｌｌ）形成領域以外のＯＮＯ膜６０を除去する。次いで、例えば弗酸水溶液を用いたウェットエッチングにより、フォトレジスト膜９２をマスクとしてトンネル酸化シリコン膜５６をエッチングし、フラッシュメモリセル（Ｆｌａｓｈ ｃｅｌｌ）形成領域以外のトンネル酸化シリコン膜５６を除去する。その後、例えばアッシングにより、フォトレジスト膜９２を除去する。
図５Ｅに示すように、例えば８５０℃の温度で熱酸化を行い、活性領域上に、膜厚１３ｎｍの酸化シリコン膜９４を形成する。フラッシュメモリセル（Ｆｌａｓｈ ｃｅｌｌ）形成領域及び高電圧トランジスタ（Ｎ−ＨＶ、Ｐ−ＨＶ）形成領域を覆い、他の領域を露出するフォトレジスト膜９６を形成する。例えば弗酸水溶液を用いたウェットエッチングにより、フォトレジスト膜９６をマスクとして酸化シリコン膜９４をエッチングし、中電圧トランジスタ（Ｎ−ＭＶ、Ｐ−ＭＶ）形成領域及び低電圧トランジスタ（Ｎ−ＬＶ、Ｐ−ＬＶ）形成領域の酸化シリコン膜９４を除去する。その後、例えばアッシングにより、フォトレジスト膜９６を除去する。
図５Ｆに示すように、例えば８５０℃の温度で熱酸化を行い、中電圧トランジスタ（Ｎ−ＭＶ、Ｐ−ＭＶ）形成領域及び低電圧トランジスタ（Ｎ−ＬＶ、Ｐ−ＬＶ）形成領域の活性領域上に、膜厚４．５ｎｍの酸化シリコン膜９８を形成する。なお、この熱酸化工程において、酸化シリコン膜９４の膜厚も増加する。
フォトリソグラフィにより、フラッシュメモリセル（Ｆｌａｓｈ ｃｅｌｌ）形成領域、高電圧トランジスタ（Ｎ−ＨＶ、Ｐ−ＨＶ）形成領域及び中電圧トランジスタ（Ｎ−ＭＶ、Ｐ−ＭＶ）形成領域を覆い、低電圧トランジスタ（Ｎ−ＬＶ、Ｐ−ＬＶ）形成領域を露出するフォトレジスト膜１００を形成する。例えば弗酸水溶液を用いたウェットエッチングにより、フォトレジスト膜１００をマスクとして酸化シリコン膜９８をエッチングし、低電圧トランジスタ（Ｎ−ＬＶ、Ｐ−ＬＶ）形成領域の酸化シリコン膜９８を除去する
。その後、例えばアッシングにより、フォトレジスト膜１００を除去する。
図５Ｇに示すように、例えば８５０℃の温度で熱酸化を行い、低電圧トランジスタ（Ｎ−ＬＶ、Ｐ−ＬＶ）形成領域の活性領域上に、膜厚２．２ｎｍの酸化シリコン膜よりなるゲート絶縁膜１０２を形成する。なお、この熱酸化工程において、酸化シリコン膜９４，９８の膜厚も増加し、高電圧トランジスタ（Ｎ−ＨＶ、Ｐ−ＨＶ）形成領域には合計膜厚１６ｎｍのゲート絶縁膜が形成され、中電圧トランジスタ（Ｎ−ＭＶ、Ｐ−ＭＶ）形成領域には合計膜厚５．５ｎｍのゲート絶縁膜が形成される。
ＣＶＤ法により、例えば膜厚１８０ｎｍのポリシリコン膜１０８を成長する。次いで、プラズマＣＶＤ法により、ポリシリコン膜１０８上に、例えば膜厚３０ｎｍの窒化シリコン膜１１０を成長する。なお、窒化シリコン膜１１０は、下層のポリシリコン膜１０８をパターニングする際の反射防止及びエッチングマスクを兼ねるものであると同時に、後述するフラッシュセルのゲート電極側面を酸化する際にロジック部分のゲート電極を保護する役割をも有する。
フォトリソグラフィ及びドライエッチングにより、フラッシュメモリセル（Ｆｌａｓｈ
ｃｅｌｌ）形成領域の窒化シリコン膜１１０、ポリシリコン膜１０８、ＯＮＯ膜６０及びフローティングゲート５８をパターニングし、フラッシュメモリセル（Ｆｌａｓｈ ｃｅｌｌ）のゲート電極１１２を形成する。
図５Ｈに示すように、フラッシュメモリセル（Ｆｌａｓｈ ｃｅｌｌ）のゲート電極１１２の側面を１０ｎｍ程度熱酸化し、ソース／ドレイン領域１１４のイオン注入を行う。再度ゲート電極１１２の側面を１０ｎｍ程度熱酸化する。次いで、例えば熱ＣＶＤ法により窒化シリコン膜を堆積後、この窒化シリコン膜及び窒化シリコン膜１１０をエッチバックし、ゲート電極１１２の側壁部分に窒化シリコン膜よりなる側壁絶縁膜１１６を形成すると同時にポリシリコン膜１０８の表面を露出する。次いで、フォトリソグラフィ及びドライエッチングにより、高電圧トランジスタ（Ｎ−ＨＶ、Ｐ−ＨＶ）形成領域、中電圧トランジスタ（Ｎ−ＭＶ、Ｐ−ＭＶ）形成領域及び低電圧トランジスタ（Ｎ−ＬＶ、Ｐ−ＬＶ）形成領域のポリシリコン膜１０８をパターニングし、ポリシリコン膜１０８よりなるゲート電極１１８を形成する。
図５Ｉに示すように、ロジック回路の各トランジスタのソース／ドレインＳ／Ｄを形成する。ｐチャネル低電圧トランジスタ（Ｐ−ＬＶ）のソース／ドレイン領域のエクステンションを形成する。例えばボロンイオンを、加速エネルギ０．５ｋｅＶ、ドーズ量３．６×１０１４ｃｍ−２として、及び、砒素イオンを、加速エネルギ８０ｋｅＶ、ドーズ量各６．５×１０１２ｃｍ−２として、基板法線から２８度傾いた４方向からイオン注入を行うことにより形成し、ポケット付きのエクステンションとする。ｎチャネル低電圧トランジスタ（Ｎ−ＬＶ）のソース／ドレイン領域のエクステンションを形成する。例えば砒素イオンを、加速エネルギ３ｋｅＶ、ドーズ量１．１×１０１５ｃｍ−２として、及び、弗化ボロン（ＢＦ２ ＋）イオンを、加速エネルギ３５ｋｅＶ、ドーズ量各９．５×１０１２ｃｍ−２として、基板法線から２８度傾いた４方向からイオン注入を行うことにより形成し、ポケット付きのエクステンションとする。
ｐチャネル中電圧トランジスタ（Ｐ−ＭＶ）のソース／ドレイン領域のエクステンションを形成する。例えば弗化ボロンイオンを、加速エネルギ１０ｋｅＶ、ドーズ量７×１０１３ｃｍ−２の条件でイオン注入を行うことにより形成する。ｎチャネル中電圧トランジスタ（Ｎ−ＭＶ）のソース／ドレイン領域のエクステンションを形成する。例えば砒素イオンを、加速エネルギ１０ｋｅＶ、ドーズ量２×１０１３ｃｍ−２の条件で、例えばリンイオンを、加速エネルギ１０ｋｅＶ、ドーズ量３×１０１３ｃｍ−２の条件で、それぞれ
イオン注入を行うことにより形成する。
ｐチャネル高電圧トランジスタ（Ｐ−ＨＶ）のソース／ドレイン領域のエクステンションを形成する。例えば弗化ボロンイオンを、加速エネルギ８０ｋｅＶ、ドーズ量４．５×１０１３ｃｍ−２の条件でイオン注入を行うことにより形成する。ｎチャネル高電圧トランジスタ（Ｎ−ＨＶ）のソース／ドレイン領域のエクステンションを形成する。例えばリンイオンを、加速エネルギ３５ｋｅＶ、ドーズ量４×１０１３ｃｍ−２の条件でイオン注入を行うことにより形成する。
熱ＣＶＤ法により酸化シリコン膜を堆積後、この酸化シリコン膜をエッチバックし、ゲート電極の側壁部分に酸化シリコン膜よりなる側壁絶縁膜１４４を形成する。
フォトレジスト膜をマスクとしてイオン注入を行い、フラッシュメモリセル（Ｆｌａｓｈ ｃｅｌｌ）及びｎチャネルトランジスタのソース／ドレイン領域を形成する。このイオン注入により、フラッシュメモリセル及びｎチャネルトランジスタのゲート電極は、ｎ型にドーピングされる。ソース／ドレイン領域は、例えばリンイオンを、加速エネルギ１０ｋｅＶ、ドーズ量６×１０１５ｃｍ−２の条件でイオン注入を行うことにより形成する。
ｐチャネルトランジスタのソース／ドレイン領域を形成する。このイオン注入により、ｐチャネルトランジスタのゲート電極は、ｐ型にドーピングされる。ソース／ドレイン領域１５２は、例えばボロンイオンを、加速エネルギ５ｋｅＶ、ドーズ量４×１０１５ｃｍ−２の条件でイオン注入を行うことにより形成する。周知のサリサイドプロセスにより、ゲート電極上及びソース／ドレイン領域上をシリサイド化する。こうして、シリコン基板１０上に、１１種類のトランジスタを完成する。
トランジスタが形成されたシリコン基板１０上に、絶縁膜１５４を堆積し、コンタクトホールを形成し、導電性プラグ１５８を埋め込む。絶縁膜１５４上に第１層金属配線１６０を形成する。
図５Ｊに示すように、絶縁膜の堆積、配線等の形成を繰り返し行い、所望の層数の多層配線層１６２を形成する。多層配線層１６２上に、絶縁膜１６４を堆積し、コンタクトホールを形成し、導電性プラグ１６８を埋め込む。導電性プラグ１６８に接続される配線１７０、パッド電極１７２を絶縁膜１６４上に形成する。配線層１７０、パッド電極１７２等が形成された絶縁膜１６４上に、パッシベーション膜１７４を形成し、パッド電極を開口する。このようにして半導体装置を完成する。なお、フラッシュメモリセル、ロジックトランジスタ、多層配線の製造工程として種々の公知の工程を用いることができる。例えば、特開２００５−１４２３６２号の[発明を実施するための最良の形態]の欄を参照できる。
フラッシュメモリを混載する半導体装置を１１種類のトランジスタにより構成したが、これに限定されるものではない。トランジスタの種類は適宜増減できる。メモリもフラッシュメモリに限定されるものではない。
以上実施例に沿って本発明を説明したが、本発明はこれらに限定されるものではない。ＳＴＩ素子分離領域で画定された複数の活性領域上に高さの異なる構造物を形成し、パターニングする場合に、広く適用可能であろう。高さの異なる構造物として、フラッシュメモリとＭＯＳトランジスタのゲート電極を説明したが、層数の異なる導電体、例えば単層構造と積層構造の混在する導電体構造に有効であろう。また、作成する回路も種々選択できる。その他種々の変形、改良、組み合わせなどが可能なことは当業者に自明であろう。
産業上の利用の可能性
ＳＴＩ素子分離領域で画定された複数の活性領域上に高さの異なる構造物を形成する半導体集積回路に適用できる。特にフローティングゲートを有する不揮発性メモリを有する半導体装置に適用できる。
、 、および ＦＩＧ．１Ａ−１Ｉ，１Ｋは、本発明の第１の実施例による半導体装置の製造工程を示す断面図である。ＦＩＧ．１Ｊは、ゲート電極の配置を示す平面図である。 、および ＦＩＧ．２Ａ−２Ｆは、本発明の第２に実施例による半導体装置の製造工程を示す断面図である。 ＦＩＧ．３Ａ、３Ｂは、本発明の第３に実施例による半導体装置の製造工程を示す断面図である。 ＦＩＧ．４は、具体的実施例による、１１種類のトランジスタを有する半導体装置の断面図である。 、 、 、および ＦＩＧ．５Ａ−５Ｊは、図４に示す半導体装置の製造プロセスを示す断面図である。 、および ＦＩＧ．６Ａ−６Ｈは、フラッシュメモリとロジック回路を混載した半導体集積回路装置の新たな課題を説明する断面図である。

Claims (10)

  1. メモリセル領域とロジック回路領域とを有する半導体基板と、
    前記半導体基板に形成された素子分離溝と該素子分離溝を埋め込む絶縁膜で形成され、前記メモリセル領域と前記ロジック回路領域の複数の活性領域を画定するＳＴＩ素子分離領域と、
    前記メモリセル領域の活性領域上から周囲のＳＴＩ素子分離領域にかけて形成され、第１の高さを有し、フローティングゲート、ゲート間絶縁膜及びコントロールゲートを有する不揮発性メモリのゲート電極と、
    前記ロジック回路領域の活性領域上から周囲のＳＴＩ素子分離領域にかけて形成され、前記第１の高さより低い第２の高さを有するＭＯＳトランジスタのゲート電極と、
    前記メモリセル領域と前記ロジック回路領域との間の前記ＳＴＩ素子分離領域に形成された段差と、
    を有し、前記メモリセル領域のＳＴＩ素子分離領域の表面は前記ロジック回路領域のＳＴＩ素子分離領域の表面より低く、前記メモリセル領域のＳＴＩ素子分離領域の表面高さと活性領域の表面高さとが等しく、前記フローティングゲートの前記段差側にある端は前記段差よりも前記メモリセル領域の前記活性領域に近い位置の前記ＳＴＩ素子分離領域上に位置する半導体装置。
  2. 前記複数の活性領域表面に形成された、厚さの異なるゲート絶縁膜と、
    前記各活性領域との境界の前記ＳＴＩ素子分離領域に形成された凹部と、
    を有する請求項１記載の半導体装置。
  3. 前記段差を覆い、前記フローティングゲートと同一材料で形成されたダミーフローティングゲートを有する請求項２記載の半導体装置。
  4. 前記ダミーフローティングゲート上に部分的に形成され、前記ゲート間絶縁膜と同一材料で形成されたダミーゲート間絶縁膜と、前記ダミーゲート間絶縁膜と前記ダミーフローティングゲートの上に形成され、前記コントロールゲートと同一材料で形成されたダミーコントロールゲートを有する請求項３記載の半導体装置。
  5. （ａ）メモリセル領域とロジック回路領域とを有する半導体基板に複数の活性領域を画定するＳＴＩ素子分離領域形状の開口を有するマスク絶縁膜パターンを形成する工程と、
    （ｂ）前記マスク絶縁膜パターンをエッチングマスクとして半導体基板をエッチングし、複数の活性領域を画定する素子分離溝を形成する工程と、
    （ｃ）前記素子分離溝を埋め込んで素子分離材料膜を堆積する工程と、
    （ｄ）前記素子分離材料膜を化学機械研磨してＳＴＩ素子分離領域を形成すると共に、前記マスク絶縁膜パターンを露出する工程と、
    （ｅ）前記工程（ｄ）の後、前記ロジック回路領域を覆うレジストパターンを形成し、前記メモリセル領域の前記ＳＴＩ素子分離領域をエッチングして、前記活性領域上の厚さの一部を除去して、前記メモリセル領域と前記ロジック回路領域との間の前記ＳＴＩ素子分離領域に段差を形成する工程と、
    （ｌ）前記レジストパターンを用いて、前記メモリセル領域に閾値制御用のイオン注入を行なう工程と、
    （ｆ）前記工程（ｅ）、（ｌ）の後、前記マスク絶縁膜パターンを除去する工程と、
    （ｇ）前記工程（ｆ）の後、前記メモリセル領域の活性領域上からその周囲の前記ＳＴＩ素子分離領域上に延在し、フローティングゲートを有し、第１の高さを有する第１の構造物を形成する工程と、
    （ｈ）前記工程（ｆ）の後、前記ロジック回路領域の活性領域上からその周囲の前記ＳＴＩ素子分離領域上に延在する、第１の高さより低い第２の高さを有する第２の構造物を形成する工程と、
    を含み、
    （ｉ）前記工程（ｇ）の前に、前記複数の活性領域上にメモリセル用のゲート絶縁膜を形成する工程と、
    （ｊ）前記ロジック回路領域の前記メモリセル用のゲート絶縁膜を除去する工程と、
    （ｋ）前記工程（ｊ）の後であって前記工程（ｈ）の前に、前記ロジック回路領域の活性領域上にＭＯＳトランジスタ用のゲート絶縁膜を形成する工程と、を有し、
    前記メモリセル領域のＳＴＩ素子分離領域の表面高さと活性領域の表面高さとが等しく、前記フローティングゲートの前記段差側にある端は前記段差よりも前記メモリセル領域の前記活性領域に近い位置の前記ＳＴＩ素子分離領域上に位置する半導体装置の製造方法。
  6. 前記工程（ｇ）と（ｈ）が層数の異なる導電体を形成する請求項５記載の半導体装置の製造方法。
  7. 前記工程（ｇ）が、
    （ｇ−１）前記メモリセル用ゲート絶縁膜を覆って、フローティングゲート層を形成する工程と、
    （ｇ−２）前記フローティングゲート層のゲート幅方向のパターニングを行う工程と、
    （ｇ−３）前記ゲート幅方向をパターニングされたフローティングゲート層を覆って、半導体基板上にゲート間絶縁膜を形成する工程と、
    （ｇ−４）前記ゲート間絶縁膜をパターニングする工程と、
    （ｇ−５）前記パターニングされたゲート間絶縁膜を覆って基板上にゲート電極層を形成する工程と、
    （ｇ−６）前記ゲート電極層をパターニングし、さらにゲート長方向で前記ゲート間絶縁膜、前記フローティングゲート層をパターニングする工程と、
    を含む請求項５記載の半導体装置の製造方法。
  8. 前記工程（ｈ）が、
    （ｈ−１）前記工程（ｇ−５）と共に、前記第２の領域で前記ＭＯＳトランジスタ用ゲート絶縁膜上にゲート電極層を形成する工程と、
    （ｈ−２）前記第２の領域で前記ゲート電極層をパターニングする工程と、
    を含む請求項７記載の半導体装置の製造方法。
  9. 前記工程（ｅ）が前記ＳＴＩ素子分離領域に段差を形成し、前記工程（ｇ−２）が、前記ＳＴＩ素子分離領域の段差上にダミーフローティングゲートを残す請求項７記載の半導体装置の製造方法。
  10. 前記工程（ｇ−４）が前記ダミーフローティングゲートの一部表面上にダミーゲート間絶縁膜を残し、前記工程（ｇ−６）が前記ダミーフローティングゲート、前記ダミーゲート間絶縁膜の上にダミーゲートを残す請求項９記載の半導体装置の製造方法。
JP2008522261A 2006-06-30 2006-06-30 半導体装置と半導体装置の製造方法 Expired - Fee Related JP5400378B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2006/313083 WO2008001458A1 (en) 2006-06-30 2006-06-30 Semiconductor device and semiconductor manufacturing method

Publications (2)

Publication Number Publication Date
JPWO2008001458A1 JPWO2008001458A1 (ja) 2009-11-26
JP5400378B2 true JP5400378B2 (ja) 2014-01-29

Family

ID=38845233

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008522261A Expired - Fee Related JP5400378B2 (ja) 2006-06-30 2006-06-30 半導体装置と半導体装置の製造方法

Country Status (6)

Country Link
US (4) US7986015B2 (ja)
EP (2) EP2648220B1 (ja)
JP (1) JP5400378B2 (ja)
KR (1) KR101030101B1 (ja)
CN (1) CN101479843B (ja)
WO (1) WO2008001458A1 (ja)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5486498B2 (ja) * 2008-08-01 2014-05-07 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
US8228726B2 (en) * 2008-12-14 2012-07-24 Chip Memory Technology, Inc. N-channel SONOS non-volatile memory for embedded in logic
KR101398084B1 (ko) * 2010-02-04 2014-05-23 소이텍 집적 반도체 구조 형성 방법들 및 구조들
JP2011204756A (ja) * 2010-03-24 2011-10-13 Toshiba Corp 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法
US8563394B2 (en) * 2011-04-11 2013-10-22 International Business Machines Corporation Integrated circuit structure having substantially planar N-P step height and methods of forming
JP5821311B2 (ja) * 2011-06-17 2015-11-24 富士通セミコンダクター株式会社 半導体装置の製造方法
JP5951213B2 (ja) * 2011-10-11 2016-07-13 ルネサスエレクトロニクス株式会社 半導体装置の製造方法及び半導体装置
US9117687B2 (en) 2011-10-28 2015-08-25 Texas Instruments Incorporated High voltage CMOS with triple gate oxide
US9564331B2 (en) * 2012-07-02 2017-02-07 Cypress Semiconductor Corporation Apparatus and method for rounded ONO formation in a flash memory device
US9059022B2 (en) * 2012-12-28 2015-06-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structures and methods of forming the same
US8877585B1 (en) * 2013-08-16 2014-11-04 Freescale Semiconductor, Inc. Non-volatile memory (NVM) cell, high voltage transistor, and high-K and metal gate transistor integration
US8883624B1 (en) * 2013-09-27 2014-11-11 Cypress Semiconductor Corporation Integration of a memory transistor into high-K, metal gate CMOS process flow
CN104779209B (zh) * 2014-01-13 2018-07-20 中芯国际集成电路制造(上海)有限公司 闪存的制造方法
US10943996B2 (en) * 2016-11-29 2021-03-09 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor device including non-volatile memories and logic devices
CN107134486B (zh) * 2017-04-28 2018-06-29 睿力集成电路有限公司 存储器
KR102434436B1 (ko) * 2017-05-31 2022-08-19 삼성전자주식회사 집적회로 소자 및 그 제조 방법
FR3067516B1 (fr) 2017-06-12 2020-07-10 Stmicroelectronics (Rousset) Sas Realisation de regions semiconductrices dans une puce electronique
FR3068507B1 (fr) * 2017-06-30 2020-07-10 Stmicroelectronics (Rousset) Sas Realisation de regions semiconductrices dans une puce electronique
DE102018117235A1 (de) * 2017-07-26 2019-01-31 Taiwan Semiconductor Manufacturing Co., Ltd. Grenzbereichsentwurf zur reduzierung des cmp-vertiefungseffekts an speichermatrixrändern
JP2019054213A (ja) * 2017-09-19 2019-04-04 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN110299398B (zh) * 2018-03-22 2022-04-19 联华电子股份有限公司 高电压晶体管及其制造方法
KR102491089B1 (ko) 2018-07-27 2023-01-26 삼성전자주식회사 반도체 소자

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06232374A (ja) 1993-02-01 1994-08-19 Mitsubishi Electric Corp 半導体記憶装置およびその製造方法
JPH11177047A (ja) * 1997-12-09 1999-07-02 Hitachi Ltd 半導体集積回路装置及びその製造方法
JP2000012676A (ja) * 1998-05-11 2000-01-14 Samsung Electron Co Ltd 半導体装置のトレンチ素子分離方法
JP2000252449A (ja) * 1999-03-04 2000-09-14 Nec Corp 半導体装置の製造方法
JP2001036048A (ja) * 1999-07-16 2001-02-09 Denso Corp 半導体メモリ及びその製造方法
JP2001332708A (ja) 2000-05-19 2001-11-30 Nec Corp 不揮発性半導体記憶装置及びその製造方法
JP2002100673A (ja) * 2000-09-21 2002-04-05 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP2003078040A (ja) 2001-08-31 2003-03-14 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2003297950A (ja) * 2002-03-29 2003-10-17 Fujitsu Ltd 半導体装置及びその製造方法
JP2005142340A (ja) 2003-11-06 2005-06-02 Toshiba Corp 半導体装置および半導体装置の製造方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0138312B1 (ko) * 1994-05-13 1998-04-28 김광호 비휘발성 반도체 메모리장치의 제조방법
JP4823408B2 (ja) * 2000-06-08 2011-11-24 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
JP3984020B2 (ja) * 2000-10-30 2007-09-26 株式会社東芝 不揮発性半導体記憶装置
CN1449585A (zh) 2000-11-22 2003-10-15 株式会社日立制作所 半导体器件及其制造方法
US6921947B2 (en) * 2000-12-15 2005-07-26 Renesas Technology Corp. Semiconductor device having recessed isolation insulation film
JP2003188286A (ja) * 2001-12-14 2003-07-04 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPWO2003069676A1 (ja) * 2002-02-14 2005-06-09 松下電器産業株式会社 半導体装置の製造方法
KR100481856B1 (ko) * 2002-08-14 2005-04-11 삼성전자주식회사 이이피롬 및 마스크롬을 구비하는 반도체 장치 및 그 제조방법
CN100514650C (zh) 2003-04-10 2009-07-15 富士通微电子株式会社 半导体装置及其制造方法
US6930351B2 (en) * 2003-08-14 2005-08-16 Renesas Technology Corp. Semiconductor device with dummy gate electrode
TWI253746B (en) * 2003-10-24 2006-04-21 Fujitsu Ltd Semiconductor device group and method for fabricating the same, and semiconductor device and method for fabricating the same
JP2005142362A (ja) 2003-11-06 2005-06-02 Fujitsu Ltd 半導体装置及びその製造方法
KR100520684B1 (ko) * 2003-11-19 2005-10-11 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조 방법
JP2005236083A (ja) * 2004-02-20 2005-09-02 Toshiba Corp 半導体装置の製造方法
JP4836416B2 (ja) 2004-07-05 2011-12-14 富士通セミコンダクター株式会社 半導体装置の製造方法
JP2006032700A (ja) 2004-07-16 2006-02-02 Renesas Technology Corp メモリ領域とロジック領域を混載する半導体装置の製造方法
JP4947931B2 (ja) * 2004-08-12 2012-06-06 ルネサスエレクトロニクス株式会社 半導体装置
JP4242822B2 (ja) * 2004-10-22 2009-03-25 パナソニック株式会社 半導体装置の製造方法
US7202125B2 (en) * 2004-12-22 2007-04-10 Sandisk Corporation Low-voltage, multiple thin-gate oxide and low-resistance gate electrode
US7323379B2 (en) * 2005-02-03 2008-01-29 Mosys, Inc. Fabrication process for increased capacitance in an embedded DRAM memory
JP2006237434A (ja) * 2005-02-28 2006-09-07 Oki Electric Ind Co Ltd 半導体記憶装置およびその製造方法
JP2006253499A (ja) * 2005-03-11 2006-09-21 Oki Electric Ind Co Ltd 半導体装置およびその製造方法

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06232374A (ja) 1993-02-01 1994-08-19 Mitsubishi Electric Corp 半導体記憶装置およびその製造方法
JPH11177047A (ja) * 1997-12-09 1999-07-02 Hitachi Ltd 半導体集積回路装置及びその製造方法
JP2000012676A (ja) * 1998-05-11 2000-01-14 Samsung Electron Co Ltd 半導体装置のトレンチ素子分離方法
JP2000252449A (ja) * 1999-03-04 2000-09-14 Nec Corp 半導体装置の製造方法
JP2001036048A (ja) * 1999-07-16 2001-02-09 Denso Corp 半導体メモリ及びその製造方法
JP2001332708A (ja) 2000-05-19 2001-11-30 Nec Corp 不揮発性半導体記憶装置及びその製造方法
JP2002100673A (ja) * 2000-09-21 2002-04-05 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP2003078040A (ja) 2001-08-31 2003-03-14 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2003297950A (ja) * 2002-03-29 2003-10-17 Fujitsu Ltd 半導体装置及びその製造方法
JP2005142340A (ja) 2003-11-06 2005-06-02 Toshiba Corp 半導体装置および半導体装置の製造方法

Also Published As

Publication number Publication date
KR20090016493A (ko) 2009-02-13
US20130302967A1 (en) 2013-11-14
US8912069B2 (en) 2014-12-16
WO2008001458A1 (en) 2008-01-03
US20110244650A1 (en) 2011-10-06
EP2037496A1 (en) 2009-03-18
EP2648220A1 (en) 2013-10-09
JPWO2008001458A1 (ja) 2009-11-26
EP2648220B1 (en) 2017-11-08
CN101479843A (zh) 2009-07-08
EP2037496A4 (en) 2010-11-24
US7986015B2 (en) 2011-07-26
EP2037496B1 (en) 2016-04-06
CN101479843B (zh) 2011-03-30
US20090102010A1 (en) 2009-04-23
KR101030101B1 (ko) 2011-04-20
US8497176B2 (en) 2013-07-30
US8698253B2 (en) 2014-04-15
US20130299892A1 (en) 2013-11-14

Similar Documents

Publication Publication Date Title
JP5400378B2 (ja) 半導体装置と半導体装置の製造方法
JP4850174B2 (ja) 半導体装置及びその製造方法
KR100679962B1 (ko) 반도체 장치 및 그 제조 방법
KR100589477B1 (ko) 반도체 장치군 및 그 제조 방법, 및 반도체 장치 및 그제조 방법
JP5013050B2 (ja) 半導体装置の製造方法
US20070241373A1 (en) Semiconductor Device and Its Manufacturing Method
JP4566086B2 (ja) 半導体装置の製造方法
US10109638B1 (en) Embedded non-volatile memory (NVM) on fully depleted silicon-on-insulator (FD-SOI) substrate
JP4056964B2 (ja) 半導体装置群及びその製造方法並びに半導体装置
US7250339B2 (en) Electrically erasable programmable read-only memory cell and memory device and manufacturing method thereof
JP2005142362A (ja) 半導体装置及びその製造方法
US7408221B2 (en) Electrically erasable programmable read-only memory cell and memory device and manufacturing method thereof
KR100671615B1 (ko) 낸드 플래쉬 메모리 소자의 제조 방법
JP5691412B2 (ja) 半導体装置及びその製造方法
TWI321850B (ja)

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120221

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120418

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120626

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120824

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20121009

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130108

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20130118

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20130301

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130917

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20131025

R150 Certificate of patent or registration of utility model

Ref document number: 5400378

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees