JP2003078040A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims description 148
- 238000000034 method Methods 0.000 title claims description 18
- 230000015654 memory Effects 0.000 claims abstract description 180
- 230000015572 biosynthetic process Effects 0.000 claims description 150
- 239000000758 substrate Substances 0.000 claims description 60
- 230000002093 peripheral effect Effects 0.000 claims description 38
- 238000004519 manufacturing process Methods 0.000 claims description 15
- 238000004140 cleaning Methods 0.000 claims description 6
- 230000006870 function Effects 0.000 claims description 3
- 230000001681 protective effect Effects 0.000 claims 1
- 230000007547 defect Effects 0.000 abstract description 26
- 238000009413 insulation Methods 0.000 abstract 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 44
- 229910052814 silicon oxide Inorganic materials 0.000 description 44
- 229910052581 Si3N4 Inorganic materials 0.000 description 30
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 30
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 17
- 238000010438 heat treatment Methods 0.000 description 12
- 238000002955 isolation Methods 0.000 description 12
- 239000010410 layer Substances 0.000 description 12
- 239000012535 impurity Substances 0.000 description 11
- 238000005229 chemical vapour deposition Methods 0.000 description 10
- 238000005530 etching Methods 0.000 description 9
- 230000003647 oxidation Effects 0.000 description 8
- 238000007254 oxidation reaction Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 7
- 239000013078 crystal Substances 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 229910052785 arsenic Inorganic materials 0.000 description 4
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 4
- 230000002950 deficient Effects 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 239000003870 refractory metal Substances 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 101000621511 Potato virus M (strain German) RNA silencing suppressor Proteins 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000010301 surface-oxidation reaction Methods 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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- H01—ELECTRIC ELEMENTS
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
- H10B41/48—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a tunnel dielectric layer also being used as part of the peripheral transistor
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Abstract
(57)【要約】
【課題】 不揮発性メモリのメモリセルが形成される素
子形成領域内の欠陥を低減させ、リーク電流の低減を図
る。 【解決手段】 不揮発性メモリセルが形成される素子形
成領域Ａｃの端部を、ダミー導電性膜ＤＳＧの下の領域
を利用して長さＤだけ伸長することにより、かかる伸長
した領域に、素子形成領域Ａｃを囲む絶縁膜６から加わ
る応力を集中させる。その結果、メモリセルが形成され
る領域までは、欠陥が延びず、メモリセルのリーク電流
を低減することができる。
子形成領域内の欠陥を低減させ、リーク電流の低減を図
る。 【解決手段】 不揮発性メモリセルが形成される素子形
成領域Ａｃの端部を、ダミー導電性膜ＤＳＧの下の領域
を利用して長さＤだけ伸長することにより、かかる伸長
した領域に、素子形成領域Ａｃを囲む絶縁膜６から加わ
る応力を集中させる。その結果、メモリセルが形成され
る領域までは、欠陥が延びず、メモリセルのリーク電流
を低減することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造方法に関し、特に、細長い素子形成領
域が並行に形成された半導体集積回路装置に適用して有
効な技術に関するものである。
置およびその製造方法に関し、特に、細長い素子形成領
域が並行に形成された半導体集積回路装置に適用して有
効な技術に関するものである。
【０００２】
【従来の技術】半導体集積回路装置は、絶縁膜で区画さ
れた素子形成領域（アクティブ）の主表面に形成された
素子や配線からなる。この素子形成領域は、例えば、素
子分離領域により他の素子形成領域と分離され、この素
子分離領域は、例えば、素子分離絶縁膜で形成される。
素子分離絶縁膜は、例えば、ＳＴＩ(Shallow Trench Is
olation)技術を用いて形成される。このＳＴＩとは、半
導体基板に形成した溝の上部に酸化シリコン膜などの絶
縁膜を堆積し、溝外部の酸化シリコン膜を化学的機械研
磨（ＣＭＰ；Chemical Mechanical Polishing）法等に
より除去することにより溝の内部に酸化シリコン膜を埋
め込み、これを素子間の分離に用いるというものであ
る。
れた素子形成領域（アクティブ）の主表面に形成された
素子や配線からなる。この素子形成領域は、例えば、素
子分離領域により他の素子形成領域と分離され、この素
子分離領域は、例えば、素子分離絶縁膜で形成される。
素子分離絶縁膜は、例えば、ＳＴＩ(Shallow Trench Is
olation)技術を用いて形成される。このＳＴＩとは、半
導体基板に形成した溝の上部に酸化シリコン膜などの絶
縁膜を堆積し、溝外部の酸化シリコン膜を化学的機械研
磨（ＣＭＰ；Chemical Mechanical Polishing）法等に
より除去することにより溝の内部に酸化シリコン膜を埋
め込み、これを素子間の分離に用いるというものであ
る。
【０００３】例えば、電気的書き込みおよび消去が可能
な不揮発性メモリ（ＥＥＰＲＯＭ：Electrically Erasa
ble Programmable Read Only Memory）等のメモリＬＳ
Ｉ（Large Scale Integrated Circuit）は、一定の間隔
（ピッチ）で並行に配置された、細長い素子形成領域上
に形成される。
な不揮発性メモリ（ＥＥＰＲＯＭ：Electrically Erasa
ble Programmable Read Only Memory）等のメモリＬＳ
Ｉ（Large Scale Integrated Circuit）は、一定の間隔
（ピッチ）で並行に配置された、細長い素子形成領域上
に形成される。
【０００４】このような素子形成領域は、メモリセルの
微細化および高集積化に伴い、その幅がより小さくな
り、また、狭ピッチで配置される傾向にある。
微細化および高集積化に伴い、その幅がより小さくな
り、また、狭ピッチで配置される傾向にある。
【０００５】なお、メモリセルの微細化に対応するた
め、いわゆるＳＡＣ（Self-Aligned Contact）技術を用
いてドレインコンタクトを形成したＮＯＲ型のフラッシ
ュメモリについては、例えば、ＩＥＤＭ（Internationa
l Electron Devices Meeting），１９９８，ｐｐ９７９
−９８２，“A Novel 4.6F2NOR Cell Technology WithL
ightly Doped Source(LDS) Junction For High Density
Flash Memories”に、記載されている。
め、いわゆるＳＡＣ（Self-Aligned Contact）技術を用
いてドレインコンタクトを形成したＮＯＲ型のフラッシ
ュメモリについては、例えば、ＩＥＤＭ（Internationa
l Electron Devices Meeting），１９９８，ｐｐ９７９
−９８２，“A Novel 4.6F2NOR Cell Technology WithL
ightly Doped Source(LDS) Junction For High Density
Flash Memories”に、記載されている。
【０００６】
【発明が解決しようとする課題】本発明者らは、半導体
記憶装置、特に、前述のような不揮発性メモリについて
検討した結果、下記の公知でない課題を見いだした。
記憶装置、特に、前述のような不揮発性メモリについて
検討した結果、下記の公知でない課題を見いだした。
【０００７】即ち、素子の微細化が進むにつれ、メモリ
セルの不良が増加する。この原因について検討した結
果、素子形成領域の端部に生じる結晶欠陥が原因ではな
いかと考えている。
セルの不良が増加する。この原因について検討した結
果、素子形成領域の端部に生じる結晶欠陥が原因ではな
いかと考えている。
【０００８】即ち、半導体集積回路装置内のメモリセル
形成領域の外周部には、メモリセルを駆動するために必
要な論理回路等（以下、周辺回路という）が形成される
周辺回路形成領域が存在する。従って、メモリセルが形
成される細長い素子形成領域が、狭いピッチで配置され
たその周辺には、周辺回路が形成される他の素子形成領
域が配置され、これらの素子形成領域間は、幅の広い絶
縁膜で分離される。
形成領域の外周部には、メモリセルを駆動するために必
要な論理回路等（以下、周辺回路という）が形成される
周辺回路形成領域が存在する。従って、メモリセルが形
成される細長い素子形成領域が、狭いピッチで配置され
たその周辺には、周辺回路が形成される他の素子形成領
域が配置され、これらの素子形成領域間は、幅の広い絶
縁膜で分離される。
【０００９】従って、後述する実施の形態で詳細に説明
するように、メモリセルが形成される細長い素子形成領
域の端部に、応力が集中し結晶欠陥が生じやすい。
するように、メモリセルが形成される細長い素子形成領
域の端部に、応力が集中し結晶欠陥が生じやすい。
【００１０】このような欠陥が生じると、メモリセルの
ドレイン領域と半導体基板との間や、ソース領域とドレ
イン領域との間の、リーク電流が増加してしまう。さら
に、このリーク電流が、センスアンプの動作電流以上に
なった場合には、不良となってしまう。
ドレイン領域と半導体基板との間や、ソース領域とドレ
イン領域との間の、リーク電流が増加してしまう。さら
に、このリーク電流が、センスアンプの動作電流以上に
なった場合には、不良となってしまう。
【００１１】また、前述したように、細長い素子形成領
域上には、複数のメモリセルが形成されているため、一
つのメモリセル内に欠陥が生じたとしても、かかるメモ
リセルと同一のデータ線に接続されているメモリセル
が、すべて不良となってしまう。
域上には、複数のメモリセルが形成されているため、一
つのメモリセル内に欠陥が生じたとしても、かかるメモ
リセルと同一のデータ線に接続されているメモリセル
が、すべて不良となってしまう。
【００１２】本発明の目的は、素子形成領域内の半導体
基板の欠陥を低減させることにある。
基板の欠陥を低減させることにある。
【００１３】また、本発明の他の目的は、素子形成領域
内の半導体基板の欠陥を低減させることによりリーク電
流の低減を図ることにある。
内の半導体基板の欠陥を低減させることによりリーク電
流の低減を図ることにある。
【００１４】また、本発明の他の目的は、リーク電流の
低減を図ることにより、製品の歩留まり向上や信頼性の
向上を図ることにある。
低減を図ることにより、製品の歩留まり向上や信頼性の
向上を図ることにある。
【００１５】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１６】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１７】（１）本発明の半導体集積回路装置は、メ
モリセルが形成される素子形成領域であって、絶縁膜に
よって区画され、第１方向に延在する素子形成領域が、
第１の方向と垂直な第２の方向に２以上配置された素子
形成領域の端部を、メモリセルを囲むように形成された
導電性膜の下まで伸長したものである。
モリセルが形成される素子形成領域であって、絶縁膜に
よって区画され、第１方向に延在する素子形成領域が、
第１の方向と垂直な第２の方向に２以上配置された素子
形成領域の端部を、メモリセルを囲むように形成された
導電性膜の下まで伸長したものである。
【００１８】（２）本発明の半導体集積回路装置は、絶
縁膜によって区画され、第１方向に延在する素子形成部
を、第１の方向と垂直な第２の方向に２以上配置し、こ
の素子形成部の端部を第２方向に延在する接続部で接続
したものである。
縁膜によって区画され、第１方向に延在する素子形成部
を、第１の方向と垂直な第２の方向に２以上配置し、こ
の素子形成部の端部を第２方向に延在する接続部で接続
したものである。
【００１９】（３）本発明の半導体集積回路装置は、メ
モリセルが形成される素子形成領域であって、絶縁膜に
よって区画され、第１方向に延在する素子形成領域が、
第１の方向と垂直な第２の方向に複数配置された素子形
成領域のうち、最外の素子形成領域の第２方向の幅を、
他の素子形成領域の幅より広くするものである。
モリセルが形成される素子形成領域であって、絶縁膜に
よって区画され、第１方向に延在する素子形成領域が、
第１の方向と垂直な第２の方向に複数配置された素子形
成領域のうち、最外の素子形成領域の第２方向の幅を、
他の素子形成領域の幅より広くするものである。
【００２０】（４）本発明の半導体集積回路装置は、メ
モリセルが形成される素子形成領域であって、絶縁膜に
よって区画され、第１方向に延在する素子形成領域が、
第１の方向と垂直な第２の方向に複数配置された素子形
成領域のうち、最外の素子形成領域上にはメモリセルと
して機能するメモリセルを形成しないものである。
モリセルが形成される素子形成領域であって、絶縁膜に
よって区画され、第１方向に延在する素子形成領域が、
第１の方向と垂直な第２の方向に複数配置された素子形
成領域のうち、最外の素子形成領域上にはメモリセルと
して機能するメモリセルを形成しないものである。
【００２１】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。
【００２２】（実施の形態１）図１に本実施の形態の半
導体集積回路装置の要部平面図を示す。図１の右部は、
メモリセル形成領域ＭＣＦＲを示し、左部は、周辺回路
形成領域ＰＣＦＲを示す。メモリセル形成領域ＭＣＦＲ
には、ＮＯＲ型の不揮発性メモリセルがアレイ状ＭＣＡ
Ｒに配置され、周辺回路形成領域には、周辺回路の一例
として選択用ＭＩＳＦＥＴ Ｓが形成されている。図２
は、図１のＡ−Ａ断面の概略図であり、図３は、図１の
Ｂ−Ｂ断面の概略図である。
導体集積回路装置の要部平面図を示す。図１の右部は、
メモリセル形成領域ＭＣＦＲを示し、左部は、周辺回路
形成領域ＰＣＦＲを示す。メモリセル形成領域ＭＣＦＲ
には、ＮＯＲ型の不揮発性メモリセルがアレイ状ＭＣＡ
Ｒに配置され、周辺回路形成領域には、周辺回路の一例
として選択用ＭＩＳＦＥＴ Ｓが形成されている。図２
は、図１のＡ−Ａ断面の概略図であり、図３は、図１の
Ｂ−Ｂ断面の概略図である。
【００２３】図１に示すように、メモリセル形成領域に
は、Ｘ方向に延在した素子形成領域（アクティブ）Ａｃ
が、Ｙ方向に一定の間隔毎に配置されている。この素子
形成領域Ａｃは、例えば、酸化シリコン膜６等よりなる
絶縁膜６で区画（規定）されている。即ち、素子形成領
域Ａｃ間は、素子分離絶縁膜である絶縁膜６で分離され
ている。この絶縁膜６は、図２および図３に示すよう
に、例えば、半導体基板中の溝の内部に埋め込まれたＳ
ＴＩ構造で形成されている。また、素子形成領域Ａｃ
は、ｐ型ウエル８が半導体基板１表面に露出した領域で
ある。
は、Ｘ方向に延在した素子形成領域（アクティブ）Ａｃ
が、Ｙ方向に一定の間隔毎に配置されている。この素子
形成領域Ａｃは、例えば、酸化シリコン膜６等よりなる
絶縁膜６で区画（規定）されている。即ち、素子形成領
域Ａｃ間は、素子分離絶縁膜である絶縁膜６で分離され
ている。この絶縁膜６は、図２および図３に示すよう
に、例えば、半導体基板中の溝の内部に埋め込まれたＳ
ＴＩ構造で形成されている。また、素子形成領域Ａｃ
は、ｐ型ウエル８が半導体基板１表面に露出した領域で
ある。
【００２４】この素子形成領域ＡｃのＹ方向の幅Ｗは、
例えば、約０．３μｍであり、素子形成領域Ａｃ間の間
隔ＳＷは、例えば、約０．４μｍである。また、素子形
成領域Ａｃの長さ（Ｘ方向の幅）は、Ｘ方向に形成され
る例えば、１２８ビットのメモリセルＭＣに対応し、約
８０μｍである。即ち、素子形成領域Ａｃには、Ｘ方向
に複数のメモリセルＭＣが形成されている。
例えば、約０．３μｍであり、素子形成領域Ａｃ間の間
隔ＳＷは、例えば、約０．４μｍである。また、素子形
成領域Ａｃの長さ（Ｘ方向の幅）は、Ｘ方向に形成され
る例えば、１２８ビットのメモリセルＭＣに対応し、約
８０μｍである。即ち、素子形成領域Ａｃには、Ｘ方向
に複数のメモリセルＭＣが形成されている。
【００２５】この素子形成領域Ａｃの上部には、Ｙ方向
に延在する制御電極（第２電極）ＣＧが、一定の間隔毎
に配置されている。この制御電極ＣＧのＸ方向の幅Ｌ
は、例えば、約０．３μｍであり、制御電極ＣＧ間の間
隔ＬＳは、例えば、約０．３５μｍである。また、この
制御電極ＣＧは、Ｙ方向に配置されるメモリセルＭＣの
制御電極ＣＧと一体に形成されるとともに、Ｙ方向に延
在するワード線ＷＬとなる。
に延在する制御電極（第２電極）ＣＧが、一定の間隔毎
に配置されている。この制御電極ＣＧのＸ方向の幅Ｌ
は、例えば、約０．３μｍであり、制御電極ＣＧ間の間
隔ＬＳは、例えば、約０．３５μｍである。また、この
制御電極ＣＧは、Ｙ方向に配置されるメモリセルＭＣの
制御電極ＣＧと一体に形成されるとともに、Ｙ方向に延
在するワード線ＷＬとなる。
【００２６】この制御電極ＣＧと素子形成領域Ａｃとの
間には、図２および図３に示すように、例えば、酸化シ
リコン膜、窒化シリコン膜および酸化シリコン膜が順次
積層された積層膜（以下、ＯＮＯ膜という）２１等より
なる絶縁膜、浮遊電極（第１電極）ＦＧおよび熱酸化膜
等よりなるゲート絶縁膜９が形成されている。この浮遊
電極ＦＧは、メモリセル毎に独立して形成されている
（図３参照）。
間には、図２および図３に示すように、例えば、酸化シ
リコン膜、窒化シリコン膜および酸化シリコン膜が順次
積層された積層膜（以下、ＯＮＯ膜という）２１等より
なる絶縁膜、浮遊電極（第１電極）ＦＧおよび熱酸化膜
等よりなるゲート絶縁膜９が形成されている。この浮遊
電極ＦＧは、メモリセル毎に独立して形成されている
（図３参照）。
【００２７】この制御電極ＣＧの両端の素子形成領域Ａ
ｃ中には、ｎ+型半導体領域１７（ソース、ドレイン領
域）が形成されており、ドレイン領域１７上には、プラ
グ（ドレインコンタクト）ＤＣ（Ｐ１）が、ソース領域
１７上には、プラグ（ソースコンタクト）ＳＣ（Ｐ１）
が形成されている。このプラグＤＣ（Ｐ１）は、メモリ
セル毎に独立して形成されているが、プラグＳＣ（Ｐ
１）は、同一のワード線ＷＬに接続されるメモリセルＭ
Ｃのソース領域１７の各々に電気的に接続されるととも
に、Ｙ方向に延在するソース線ＳＬを構成する。即ち、
プラグ（ソースコンタクト）ＳＣ（Ｐ１）は、Ｙ方向に
延在する配線であり、ソース線ＳＬを構成する。後述す
るように、プラグＤＣ（Ｐ１）とプラグＳＣ（Ｐ１）と
は、同じ製造工程で形成される。
ｃ中には、ｎ+型半導体領域１７（ソース、ドレイン領
域）が形成されており、ドレイン領域１７上には、プラ
グ（ドレインコンタクト）ＤＣ（Ｐ１）が、ソース領域
１７上には、プラグ（ソースコンタクト）ＳＣ（Ｐ１）
が形成されている。このプラグＤＣ（Ｐ１）は、メモリ
セル毎に独立して形成されているが、プラグＳＣ（Ｐ
１）は、同一のワード線ＷＬに接続されるメモリセルＭ
Ｃのソース領域１７の各々に電気的に接続されるととも
に、Ｙ方向に延在するソース線ＳＬを構成する。即ち、
プラグ（ソースコンタクト）ＳＣ（Ｐ１）は、Ｙ方向に
延在する配線であり、ソース線ＳＬを構成する。後述す
るように、プラグＤＣ（Ｐ１）とプラグＳＣ（Ｐ１）と
は、同じ製造工程で形成される。
【００２８】また、ドレイン領域１７上は、プラグＤＣ
（Ｐ１）およびプラグＤＣ（Ｐ２）による２層構造とな
っており、このプラグＤＣ（Ｐ２）上には、副ビット線
ＳＢＬが形成されている。この副ビット線ＳＢＬは、Ｘ
方向に延在している。
（Ｐ１）およびプラグＤＣ（Ｐ２）による２層構造とな
っており、このプラグＤＣ（Ｐ２）上には、副ビット線
ＳＢＬが形成されている。この副ビット線ＳＢＬは、Ｘ
方向に延在している。
【００２９】また、プラグＳＣ（Ｐ１）は、図１に示す
ように、このプラグＳＣ（Ｐ２）を介して共通のソース
線ＣＳＬに接続されている。この共通ソース線ＣＳＬも
Ｘ方向に延在しており、副ビット線ＳＢＬと同層の配線
層で形成される。後述するように、プラグＤＣ（Ｐ２）
とプラグＳＣ（Ｐ２）とは、同じ製造工程で形成され
る。
ように、このプラグＳＣ（Ｐ２）を介して共通のソース
線ＣＳＬに接続されている。この共通ソース線ＣＳＬも
Ｘ方向に延在しており、副ビット線ＳＢＬと同層の配線
層で形成される。後述するように、プラグＤＣ（Ｐ２）
とプラグＳＣ（Ｐ２）とは、同じ製造工程で形成され
る。
【００３０】このように、メモリセルＭＣは、主に、ソ
ース、ドレイン領域である一対のｎ +型半導体領域１７
と、それらの間に形成されたチャネル形成領域（ｐ型ウ
エル）８（Ａｃ）と、チャネル形成領域上に形成された
ゲート絶縁膜９と、ゲート絶縁膜９上に形成された浮遊
電極（フローティングゲート）ＦＧと、浮遊電極ＦＧ上
に形成された絶縁膜２１と、絶縁膜２１上に形成された
制御電極（コントロールゲート）ＣＧとで構成される。
Ｙ方向に隣接するメモリセルＭＣのソース、ドレイン領
域１７間は、絶縁膜６により分離され、Ｙ方向に配置さ
れるメモリセルＭＣの制御電極ＣＧは、ワード線ＷＬと
一体に形成される。Ｙ方向に配置されるメモリセルＭＣ
のドレイン領域１７は、プラグＤＣ（Ｐ１）、ＤＣ（Ｐ
２）を介して、それぞれ異なる副ビット線ＳＢＬに電気
的に接続され、Ｙ方向に配置されるメモリセルＭＣのソ
ース領域１７のそれぞれは、ソース線ＳＬにより電気的
に接続される。また、Ｘ方向に隣接するメモリセルＭＣ
のドレイン領域は共通に構成され、副ビット線ＳＢＬに
電気的に接続される。Ｘ方向に隣接するメモリセルＭＣ
のソース領域１７は共通に構成されソース線ＳＬに電気
的に接続される。
ース、ドレイン領域である一対のｎ +型半導体領域１７
と、それらの間に形成されたチャネル形成領域（ｐ型ウ
エル）８（Ａｃ）と、チャネル形成領域上に形成された
ゲート絶縁膜９と、ゲート絶縁膜９上に形成された浮遊
電極（フローティングゲート）ＦＧと、浮遊電極ＦＧ上
に形成された絶縁膜２１と、絶縁膜２１上に形成された
制御電極（コントロールゲート）ＣＧとで構成される。
Ｙ方向に隣接するメモリセルＭＣのソース、ドレイン領
域１７間は、絶縁膜６により分離され、Ｙ方向に配置さ
れるメモリセルＭＣの制御電極ＣＧは、ワード線ＷＬと
一体に形成される。Ｙ方向に配置されるメモリセルＭＣ
のドレイン領域１７は、プラグＤＣ（Ｐ１）、ＤＣ（Ｐ
２）を介して、それぞれ異なる副ビット線ＳＢＬに電気
的に接続され、Ｙ方向に配置されるメモリセルＭＣのソ
ース領域１７のそれぞれは、ソース線ＳＬにより電気的
に接続される。また、Ｘ方向に隣接するメモリセルＭＣ
のドレイン領域は共通に構成され、副ビット線ＳＢＬに
電気的に接続される。Ｘ方向に隣接するメモリセルＭＣ
のソース領域１７は共通に構成されソース線ＳＬに電気
的に接続される。
【００３１】ここで、メモリセルの書き込み、読み出し
および消去動作について説明する。
および消去動作について説明する。
【００３２】まず、書き込み動作について説明する。メ
モリセルにデータを書き込むには、メモリセルの制御電
極ＣＧ（ワード線ＷＬ）に例えば９Ｖの電圧を印加し、
メモリセルのドレイン領域（副ビット線ＳＢＬ）に例え
ば４Ｖの電圧を印加し、素子形成領域Ａｃ（ｐ型ウエル
８）に例えば３Ｖの電圧を印加し、メモリセルのソース
領域（ソース線ＳＬ）を例えば０Ｖ（接地電位）に維持
する。その結果、メモリセルのチャネル領域（ソース、
ドレイン領域間）にホットエレクトロンが発生し、これ
が浮遊電極ＦＧに注入される。
モリセルにデータを書き込むには、メモリセルの制御電
極ＣＧ（ワード線ＷＬ）に例えば９Ｖの電圧を印加し、
メモリセルのドレイン領域（副ビット線ＳＢＬ）に例え
ば４Ｖの電圧を印加し、素子形成領域Ａｃ（ｐ型ウエル
８）に例えば３Ｖの電圧を印加し、メモリセルのソース
領域（ソース線ＳＬ）を例えば０Ｖ（接地電位）に維持
する。その結果、メモリセルのチャネル領域（ソース、
ドレイン領域間）にホットエレクトロンが発生し、これ
が浮遊電極ＦＧに注入される。
【００３３】次に、読み出し動作について説明する。メ
モリセルのデータを読み出すには、メモリセルの制御電
極ＣＧ（ワード線ＷＬ）に例えば２．７Ｖの電圧を印加
し、メモリセルのドレイン領域（副ビット線ＳＢＬ）に
例えば０．８Ｖの電圧を印加し、素子形成領域Ａｃ（ｐ
型ウエル８）およびメモリセルのソース領域（ソース線
ＳＬ）を例えば０Ｖに維持する。この際メモリセルのソ
ース、ドレイン領域間に電流が流れるか否かで、メモリ
セルのデータ（“１”もしくは“０”）を読み出す。電
流が流れる場合は、メモリセルの浮遊電極ＦＧには電子
が注入されておらず（閾値電圧以下であり）、例えば、
“０”のデータが記憶されていたことがわかる。また、
電流が流れない場合は、メモリセルの浮遊電極ＦＧには
電子が注入されており（閾値電圧以上であり）、例え
ば、“１”のデータが記憶されていたことがわかる。
モリセルのデータを読み出すには、メモリセルの制御電
極ＣＧ（ワード線ＷＬ）に例えば２．７Ｖの電圧を印加
し、メモリセルのドレイン領域（副ビット線ＳＢＬ）に
例えば０．８Ｖの電圧を印加し、素子形成領域Ａｃ（ｐ
型ウエル８）およびメモリセルのソース領域（ソース線
ＳＬ）を例えば０Ｖに維持する。この際メモリセルのソ
ース、ドレイン領域間に電流が流れるか否かで、メモリ
セルのデータ（“１”もしくは“０”）を読み出す。電
流が流れる場合は、メモリセルの浮遊電極ＦＧには電子
が注入されておらず（閾値電圧以下であり）、例えば、
“０”のデータが記憶されていたことがわかる。また、
電流が流れない場合は、メモリセルの浮遊電極ＦＧには
電子が注入されており（閾値電圧以上であり）、例え
ば、“１”のデータが記憶されていたことがわかる。
【００３４】次いで、消去動作について説明する。メモ
リセルに書き込まれたデータを消去するには、メモリセ
ルの制御電極ＣＧ（ワード線ＷＬ）に例えば１０．５Ｖ
の電圧を印加し、素子形成領域Ａｃ（ｐ型ウエル８）お
よびメモリセルのドレイン領域（副ビット線ＳＢＬ）に
例えば１０．５Ｖの電圧を印加し、メモリセルのソース
領域（ソース線ＳＬ）をフローティング状態（開放状
態、ｏｐｅｎ状態）に維持する。その結果、ＦＮ（Fowl
er-Nordheim）トンネル現象により、制御電極ＣＧから
メモリセルのチャネル領域（ソース、ドレイン領域間）
に、電子の放出が行われる。
リセルに書き込まれたデータを消去するには、メモリセ
ルの制御電極ＣＧ（ワード線ＷＬ）に例えば１０．５Ｖ
の電圧を印加し、素子形成領域Ａｃ（ｐ型ウエル８）お
よびメモリセルのドレイン領域（副ビット線ＳＢＬ）に
例えば１０．５Ｖの電圧を印加し、メモリセルのソース
領域（ソース線ＳＬ）をフローティング状態（開放状
態、ｏｐｅｎ状態）に維持する。その結果、ＦＮ（Fowl
er-Nordheim）トンネル現象により、制御電極ＣＧから
メモリセルのチャネル領域（ソース、ドレイン領域間）
に、電子の放出が行われる。
【００３５】また、メモリセルアレイの外周部には、制
御電極ＣＧと同じ層で形成されたダミー導電性膜ＤＳＧ
が形成されている。このダミー導電性膜ＤＳＧは、メモ
リセル形成時に生じる異物の影響を低減し、また、メモ
リセル形成領域と周辺回路形成領域との段差を少なくす
る等のために形成される。
御電極ＣＧと同じ層で形成されたダミー導電性膜ＤＳＧ
が形成されている。このダミー導電性膜ＤＳＧは、メモ
リセル形成時に生じる異物の影響を低減し、また、メモ
リセル形成領域と周辺回路形成領域との段差を少なくす
る等のために形成される。
【００３６】このダミー導電性膜ＤＳＧも素子形成領域
（ｐ型ウエル８）上に形成され、これと素子形成領域Ａ
ｃとの間にも、例えば、ＯＮＯ膜２１等よりなる絶縁
膜、浮遊電極（第１電極）ＦＧおよび熱酸化膜等よりな
るゲート絶縁膜９が形成されている（図２および図３参
照）。
（ｐ型ウエル８）上に形成され、これと素子形成領域Ａ
ｃとの間にも、例えば、ＯＮＯ膜２１等よりなる絶縁
膜、浮遊電極（第１電極）ＦＧおよび熱酸化膜等よりな
るゲート絶縁膜９が形成されている（図２および図３参
照）。
【００３７】一方、周辺回路形成領域にも、周辺回路用
の素子形成領域ＬＡｃが形成され、この素子形成領域Ｌ
Ａｃ上には、選択用ＭＩＳＦＥＴ Ｓのゲート電極Ｇを
構成する導電性膜が形成されている。図２に示すよう
に、このゲート電極Ｇは、制御電極ＣＧと同じ層で形成
され、その下には、ゲート絶縁膜９ｂが形成されてい
る。このゲート電極Ｇの両端の素子形成領域ＬＡｃ中に
は、ｎ+型半導体領域２７（ソース、ドレイン領域）が
形成されている。
の素子形成領域ＬＡｃが形成され、この素子形成領域Ｌ
Ａｃ上には、選択用ＭＩＳＦＥＴ Ｓのゲート電極Ｇを
構成する導電性膜が形成されている。図２に示すよう
に、このゲート電極Ｇは、制御電極ＣＧと同じ層で形成
され、その下には、ゲート絶縁膜９ｂが形成されてい
る。このゲート電極Ｇの両端の素子形成領域ＬＡｃ中に
は、ｎ+型半導体領域２７（ソース、ドレイン領域）が
形成されている。
【００３８】ここで、図１に示すように、メモリセル形
成領域の素子形成領域Ａｃは、最端のメモリセルのドレ
イン領域端部からＸ方向に長さＤだけ延びている。この
長さＤのうち、距離ｄ１は、素子形成領域Ａｃを形成す
る最に用いられるマスクのずれ等を考慮した距離であ
り、距離ｄ２は、結晶欠陥が生じる領域を考慮した距離
である。本実施の形態においては、ｄ１は、約０．２μ
ｍであり、ｄ２は、約０．３μｍである。このｄ２の大
きさは、前述したルールでメモリセル形成した場合に素
子形成領域Ａｃに生じた結晶欠陥の長さが０．３μｍ程
度であったことから、設定した。
成領域の素子形成領域Ａｃは、最端のメモリセルのドレ
イン領域端部からＸ方向に長さＤだけ延びている。この
長さＤのうち、距離ｄ１は、素子形成領域Ａｃを形成す
る最に用いられるマスクのずれ等を考慮した距離であ
り、距離ｄ２は、結晶欠陥が生じる領域を考慮した距離
である。本実施の形態においては、ｄ１は、約０．２μ
ｍであり、ｄ２は、約０．３μｍである。このｄ２の大
きさは、前述したルールでメモリセル形成した場合に素
子形成領域Ａｃに生じた結晶欠陥の長さが０．３μｍ程
度であったことから、設定した。
【００３９】このように、本実施の形態においては、素
子形成領域Ａｃの端部を伸長したので、素子形成領域Ａ
ｃに生じる結晶欠陥の影響を回避することができる。そ
の結果、リーク電流の発生を低減でき、メモリセルの不
良の発生率を低減することができる。
子形成領域Ａｃの端部を伸長したので、素子形成領域Ａ
ｃに生じる結晶欠陥の影響を回避することができる。そ
の結果、リーク電流の発生を低減でき、メモリセルの不
良の発生率を低減することができる。
【００４０】即ち、図４に示すように、素子形成領域Ａ
ｃ間には、絶縁膜６が存在し、素子形成領域Ａｃには、
その外周部の絶縁膜６による応力（stress）が加わる。
特に、メモリセル形成領域の外周部には、周辺回路との
分離を図る等のために、広範囲に渡って絶縁膜６が形成
されているため、素子形成領域Ａｃの端部には、応力が
集中する。このように大きな応力が加わると、素子形成
領域Ａｃを構成する結晶中に転位等の欠陥（Ｄｅ１、Ｄ
ｅ２）が生じる。この欠陥を介してリーク電流が発生
し、前述したように、このリーク電流が、センスアンプ
の動作電流以上になった場合には、不良となってしま
う。
ｃ間には、絶縁膜６が存在し、素子形成領域Ａｃには、
その外周部の絶縁膜６による応力（stress）が加わる。
特に、メモリセル形成領域の外周部には、周辺回路との
分離を図る等のために、広範囲に渡って絶縁膜６が形成
されているため、素子形成領域Ａｃの端部には、応力が
集中する。このように大きな応力が加わると、素子形成
領域Ａｃを構成する結晶中に転位等の欠陥（Ｄｅ１、Ｄ
ｅ２）が生じる。この欠陥を介してリーク電流が発生
し、前述したように、このリーク電流が、センスアンプ
の動作電流以上になった場合には、不良となってしま
う。
【００４１】しかしながら、本実施の形態においては、
素子形成領域Ａｃの端部を伸長したので、図５に示すよ
うに、実質的なメモリセルが形成される領域（メモリセ
ルアレイＭＣＡＲ）までは、欠陥Ｄｅ１が延びず、メモ
リセルのリーク電流を低減することができる。
素子形成領域Ａｃの端部を伸長したので、図５に示すよ
うに、実質的なメモリセルが形成される領域（メモリセ
ルアレイＭＣＡＲ）までは、欠陥Ｄｅ１が延びず、メモ
リセルのリーク電流を低減することができる。
【００４２】なお、素子形成領域Ａｃの伸長部分上に
は、ダミー導電性膜ＤＳＧが形成され、さらに、その下
部には、ＯＮＯ膜２１等よりなる絶縁膜、浮遊電極（第
１電極）ＦＧおよび熱酸化膜等よりなるゲート絶縁膜９
が形成されている。従って、その構成は、疑似メモリセ
ル構造となっている（但し、ソース領域は存在しない）
が、かかるダミー導電性膜ＤＳＧには、電位が印加され
ることなく、フローティング状態となっているため、チ
ャネルが形成されず、リーク電流は発生しない。
は、ダミー導電性膜ＤＳＧが形成され、さらに、その下
部には、ＯＮＯ膜２１等よりなる絶縁膜、浮遊電極（第
１電極）ＦＧおよび熱酸化膜等よりなるゲート絶縁膜９
が形成されている。従って、その構成は、疑似メモリセ
ル構造となっている（但し、ソース領域は存在しない）
が、かかるダミー導電性膜ＤＳＧには、電位が印加され
ることなく、フローティング状態となっているため、チ
ャネルが形成されず、リーク電流は発生しない。
【００４３】また、本実施の形態においては、ダミー導
電性膜ＤＳＧの下を利用し、素子形成領域Ａｃを伸長し
たので、メモリセル形成領域を大きくすることなく、欠
陥対策を行うことができる。
電性膜ＤＳＧの下を利用し、素子形成領域Ａｃを伸長し
たので、メモリセル形成領域を大きくすることなく、欠
陥対策を行うことができる。
【００４４】次に、本実施の形態の半導体集積回路装置
の製造方法の一例について説明する。図６〜図１２は、
本実施の半導体集積回路装置の製造方法を示す基板の要
部断面図であり、図６〜図８は、図１のＣ−Ｃ断面部と
対応し、図９〜図１２は、図１のＤ−Ｄ断面部と対応す
る。
の製造方法の一例について説明する。図６〜図１２は、
本実施の半導体集積回路装置の製造方法を示す基板の要
部断面図であり、図６〜図８は、図１のＣ−Ｃ断面部と
対応し、図９〜図１２は、図１のＤ−Ｄ断面部と対応す
る。
【００４５】まず、図６に示すように、例えば１〜１０
Ωcm程度の比抵抗を有するｐ型の単結晶シリコンからな
る半導体基板１を例えば、熱酸化することにより半導体
基板１の表面に、パッド酸化膜（図示せず）を形成す
る。次いで、パッド酸化膜上に、例えば、窒化シリコン
膜（図示せず）のような絶縁膜を堆積し、図示しないフ
ォトレジスト膜（以下、単に「レジスト膜」という）を
マスクに、素子分離領域上の窒化シリコン膜を除去す
る。
Ωcm程度の比抵抗を有するｐ型の単結晶シリコンからな
る半導体基板１を例えば、熱酸化することにより半導体
基板１の表面に、パッド酸化膜（図示せず）を形成す
る。次いで、パッド酸化膜上に、例えば、窒化シリコン
膜（図示せず）のような絶縁膜を堆積し、図示しないフ
ォトレジスト膜（以下、単に「レジスト膜」という）を
マスクに、素子分離領域上の窒化シリコン膜を除去す
る。
【００４６】次いで、レジスト膜を除去し、窒化シリコ
ン膜をマスクとして、半導体基板１をエッチングするこ
とにより深さ２５０nm程度の素子分離溝４を形成する。
ン膜をマスクとして、半導体基板１をエッチングするこ
とにより深さ２５０nm程度の素子分離溝４を形成する。
【００４７】その後、半導体基板１を約１１５０℃でド
ライ酸化することによって、溝の内壁に、例えば、膜厚
３０nm程度の酸化シリコン膜５のような熱酸化膜を形成
する。この酸化シリコン膜５は、溝の内壁に生じたドラ
イエッチングのダメージを回復すると共に、次の工程で
溝の内部に埋め込まれる酸化シリコン膜６と半導体基板
１との界面に生じるストレスを緩和するために形成す
る。
ライ酸化することによって、溝の内壁に、例えば、膜厚
３０nm程度の酸化シリコン膜５のような熱酸化膜を形成
する。この酸化シリコン膜５は、溝の内壁に生じたドラ
イエッチングのダメージを回復すると共に、次の工程で
溝の内部に埋め込まれる酸化シリコン膜６と半導体基板
１との界面に生じるストレスを緩和するために形成す
る。
【００４８】次に、素子分離溝４の内部を含む半導体基
板１上にＣＶＤ法で、例えば、膜厚６００nm程度の酸化
シリコン膜６よりなる絶縁膜を堆積し、次いで、１１５
０℃で６０分の熱処理（アニール）を施し、酸化シリコ
ン膜６の緻密化を図る。次いで、ＣＭＰ法で溝の上部の
酸化シリコン膜６を研磨し、その表面を平坦化した後、
窒化シリコン膜を除去する。なお、この際、窒化シリコ
ン膜の膜厚分だけ酸化シリコン膜６の表面が半導体基板
１の表面から突出しているが、以降の半導体基板１の洗
浄工程や、表面酸化および酸化膜除去工程により酸化シ
リコン膜６の表面は、徐々に後退する。
板１上にＣＶＤ法で、例えば、膜厚６００nm程度の酸化
シリコン膜６よりなる絶縁膜を堆積し、次いで、１１５
０℃で６０分の熱処理（アニール）を施し、酸化シリコ
ン膜６の緻密化を図る。次いで、ＣＭＰ法で溝の上部の
酸化シリコン膜６を研磨し、その表面を平坦化した後、
窒化シリコン膜を除去する。なお、この際、窒化シリコ
ン膜の膜厚分だけ酸化シリコン膜６の表面が半導体基板
１の表面から突出しているが、以降の半導体基板１の洗
浄工程や、表面酸化および酸化膜除去工程により酸化シ
リコン膜６の表面は、徐々に後退する。
【００４９】以上の工程により、素子分離溝４内に、酸
化シリコン膜６が埋め込まれた素子分離が形成される。
化シリコン膜６が埋め込まれた素子分離が形成される。
【００５０】次に、図７に示すように、半導体基板１の
表面をウェット洗浄した後、半導体基板１を例えば、熱
酸化することにより半導体基板１の表面に、スルー酸化
膜（図示せず）のような絶縁膜を形成する。次いで、半
導体基板１にｐ型不純物（例えば、ホウ素）をイオン打
ち込みした後、熱処理を施し、前記不純物を拡散させる
ことによって、メモリセル形成領域にｐ型ウエル８を形
成する。このｐ型ウエル８が、半導体基板１の表面に露
出した領域が、素子形成領域Ａｃとなる。ここで、周辺
回路形成領域においても、素子形成領域ＬＡｃを同様に
形成する。
表面をウェット洗浄した後、半導体基板１を例えば、熱
酸化することにより半導体基板１の表面に、スルー酸化
膜（図示せず）のような絶縁膜を形成する。次いで、半
導体基板１にｐ型不純物（例えば、ホウ素）をイオン打
ち込みした後、熱処理を施し、前記不純物を拡散させる
ことによって、メモリセル形成領域にｐ型ウエル８を形
成する。このｐ型ウエル８が、半導体基板１の表面に露
出した領域が、素子形成領域Ａｃとなる。ここで、周辺
回路形成領域においても、素子形成領域ＬＡｃを同様に
形成する。
【００５１】次に、熱酸化によりｐ型ウエル８の表面
に、例えば、膜厚８nm程度の熱酸化膜を形成した後（プ
レ酸化）、この熱酸化膜を除去し、半導体基板１（ｐ型
ウエル８）の表面を清浄化する。次いで、熱処理を施
し、例えば、膜厚１０．５ｎｍ程度の熱酸化膜を形成す
る。この熱酸化膜は、不揮発性メモリセルのゲート絶縁
膜９を構成する。
に、例えば、膜厚８nm程度の熱酸化膜を形成した後（プ
レ酸化）、この熱酸化膜を除去し、半導体基板１（ｐ型
ウエル８）の表面を清浄化する。次いで、熱処理を施
し、例えば、膜厚１０．５ｎｍ程度の熱酸化膜を形成す
る。この熱酸化膜は、不揮発性メモリセルのゲート絶縁
膜９を構成する。
【００５２】次に、ゲート絶縁膜９の上部に、例えば、
膜厚１００nm程度のリンをドープした多結晶シリコン膜
１０のような導電性膜をＣＶＤ法で堆積する。次に、レ
ジスト膜（図示せず）をマスクにして多結晶シリコン膜
１０をドライエッチングすることにより、メモリセル形
成領域に、Ｘ方向に長手方向が延在するストライプ状の
パターンＦＧ’（１０）を形成する。
膜厚１００nm程度のリンをドープした多結晶シリコン膜
１０のような導電性膜をＣＶＤ法で堆積する。次に、レ
ジスト膜（図示せず）をマスクにして多結晶シリコン膜
１０をドライエッチングすることにより、メモリセル形
成領域に、Ｘ方向に長手方向が延在するストライプ状の
パターンＦＧ’（１０）を形成する。
【００５３】次いで、図８に示すように、半導体基板１
上に、パターンＦＧ’（１０）と、後述する制御電極Ｃ
Ｇとを分離するため、例えば、ＯＮＯ膜２１のような絶
縁膜を形成する。このＯＮＯ膜２１は、酸化シリコン
膜、窒化シリコン膜および酸化シリコン膜の積層膜であ
り、例えば、ＣＶＤ法により膜厚５ｎｍ程度の酸化シリ
コン膜、膜厚７ｎｍ程度の窒化シリコン膜および膜厚４
ｎｍ程度の酸化シリコン膜を順次堆積することにより形
成する。なお、最上層の酸化シリコン膜上に、さらに、
１０ｎｍ程度の窒化シリコン膜を堆積してもよい。
上に、パターンＦＧ’（１０）と、後述する制御電極Ｃ
Ｇとを分離するため、例えば、ＯＮＯ膜２１のような絶
縁膜を形成する。このＯＮＯ膜２１は、酸化シリコン
膜、窒化シリコン膜および酸化シリコン膜の積層膜であ
り、例えば、ＣＶＤ法により膜厚５ｎｍ程度の酸化シリ
コン膜、膜厚７ｎｍ程度の窒化シリコン膜および膜厚４
ｎｍ程度の酸化シリコン膜を順次堆積することにより形
成する。なお、最上層の酸化シリコン膜上に、さらに、
１０ｎｍ程度の窒化シリコン膜を堆積してもよい。
【００５４】ここで、周辺回路形成領域においては、周
辺回路形成領域上のＯＮＯ膜２１、多結晶シリコン膜１
０およびゲート絶縁膜９を除去する。次いで、周辺回路
形成領域の半導体基板１の表面をウェット洗浄した後、
周辺回路形成領域のｐ型ウエル８の表面に、例えば、熱
酸化により膜厚８nm程度のゲート絶縁膜９ｂを形成す
る。このゲート絶縁膜９ｂは、周辺回路形成領域に形成
される選択用ＭＩＳＦＥＴ Ｓのゲート絶縁膜９ｂとな
る（図２参照）。
辺回路形成領域上のＯＮＯ膜２１、多結晶シリコン膜１
０およびゲート絶縁膜９を除去する。次いで、周辺回路
形成領域の半導体基板１の表面をウェット洗浄した後、
周辺回路形成領域のｐ型ウエル８の表面に、例えば、熱
酸化により膜厚８nm程度のゲート絶縁膜９ｂを形成す
る。このゲート絶縁膜９ｂは、周辺回路形成領域に形成
される選択用ＭＩＳＦＥＴ Ｓのゲート絶縁膜９ｂとな
る（図２参照）。
【００５５】次いで、半導体基板１上に、導電性膜とし
て、例えば、リンが４．７５×１０ 20／ｃｍ3程度ドー
プされた多結晶シリコン膜２２をＣＶＤ法により２００
nm程度で堆積することで形成する。続いて、その上部に
例えば、３００nm程度の窒化シリコン膜２４のような絶
縁膜をＣＶＤ法で堆積する。この多結晶シリコン膜２２
は、周辺回路形成領域に形成される選択用ＭＩＳＦＥＴ
Ｓのゲート電極Ｇとなり、また、メモリセル形成領域
に形成される不揮発性メモリセルの制御電極ＣＧとな
る。
て、例えば、リンが４．７５×１０ 20／ｃｍ3程度ドー
プされた多結晶シリコン膜２２をＣＶＤ法により２００
nm程度で堆積することで形成する。続いて、その上部に
例えば、３００nm程度の窒化シリコン膜２４のような絶
縁膜をＣＶＤ法で堆積する。この多結晶シリコン膜２２
は、周辺回路形成領域に形成される選択用ＭＩＳＦＥＴ
Ｓのゲート電極Ｇとなり、また、メモリセル形成領域
に形成される不揮発性メモリセルの制御電極ＣＧとな
る。
【００５６】次に、図９に示すように、メモリセル形成
領域のレジスト膜（図示せず）をマスクにして窒化シリ
コン膜２４、多結晶シリコン膜２２、ＯＮＯ膜２１およ
びパターンＦＧ’（多結晶シリコン膜１０）をドライエ
ッチングする。
領域のレジスト膜（図示せず）をマスクにして窒化シリ
コン膜２４、多結晶シリコン膜２２、ＯＮＯ膜２１およ
びパターンＦＧ’（多結晶シリコン膜１０）をドライエ
ッチングする。
【００５７】このドライエッチングにより、多結晶シリ
コン２２からなる制御電極ＣＧ（２２）および多結晶シ
リコン膜１０からなる浮遊電極ＦＧ（１０）が形成され
る。浮遊電極ＦＧ（１０）は、Ｘ方向に配置されるメモ
リセル毎に分割され、制御電極ＣＧは、Ｙ方向に延在す
るように形成され、ワード線ＷＬを構成する。なお、制
御電極ＣＧは、多結晶シリコン膜２２に限らず、高融点
金属、シリサイド膜の単層膜または、積層膜、あるいは
多結晶シリコン膜と高融点金属膜またはシリサイド膜と
の積層膜で構成してもよい。図９は、図８のＥ−Ｅ断面
に対応し、また、図１のＤ−Ｄ断面と対応する。
コン２２からなる制御電極ＣＧ（２２）および多結晶シ
リコン膜１０からなる浮遊電極ＦＧ（１０）が形成され
る。浮遊電極ＦＧ（１０）は、Ｘ方向に配置されるメモ
リセル毎に分割され、制御電極ＣＧは、Ｙ方向に延在す
るように形成され、ワード線ＷＬを構成する。なお、制
御電極ＣＧは、多結晶シリコン膜２２に限らず、高融点
金属、シリサイド膜の単層膜または、積層膜、あるいは
多結晶シリコン膜と高融点金属膜またはシリサイド膜と
の積層膜で構成してもよい。図９は、図８のＥ−Ｅ断面
に対応し、また、図１のＤ−Ｄ断面と対応する。
【００５８】ここで、周辺回路形成領域においては、レ
ジスト膜（図示せず）をマスクにして窒化シリコン膜２
４および多結晶シリコン膜２２をドライエッチングする
ことにより、選択用ＭＩＳＦＥＴ Ｓ用のゲート電極Ｇ
を形成する（図２参照）。
ジスト膜（図示せず）をマスクにして窒化シリコン膜２
４および多結晶シリコン膜２２をドライエッチングする
ことにより、選択用ＭＩＳＦＥＴ Ｓ用のゲート電極Ｇ
を形成する（図２参照）。
【００５９】次に、メモリセル形成領域のｐ型ウエル８
にｎ型不純物（例えば、ヒ素）をイオン打ち込みした
後、熱処理を施し、前記不純物を拡散させることによっ
て、ｎ +型半導体領域１７（ソース、ドレイン領域）を
形成する。また、この際、ｐ型不純物（例えば、ホウ
素）を斜めイオン打ち込みすることによりゲート絶縁膜
９の下にチャネルインプラ領域（図示せず）を形成して
もよい。
にｎ型不純物（例えば、ヒ素）をイオン打ち込みした
後、熱処理を施し、前記不純物を拡散させることによっ
て、ｎ +型半導体領域１７（ソース、ドレイン領域）を
形成する。また、この際、ｐ型不純物（例えば、ホウ
素）を斜めイオン打ち込みすることによりゲート絶縁膜
９の下にチャネルインプラ領域（図示せず）を形成して
もよい。
【００６０】ここで、周辺回路形成領域においては、ｐ
型ウエル８にｎ型不純物（例えば、ヒ素）をイオン打ち
込みした後、熱処理を施し前記不純物を拡散させること
によって、ゲート電極Ｇの両側に、ｎ-型半導体領域
（図示せず）を形成する。
型ウエル８にｎ型不純物（例えば、ヒ素）をイオン打ち
込みした後、熱処理を施し前記不純物を拡散させること
によって、ゲート電極Ｇの両側に、ｎ-型半導体領域
（図示せず）を形成する。
【００６１】次いで、例えば、８５０℃の熱処理（ライ
ト酸化）を施すことにより多結晶シリコン膜１０および
２２の側壁にライト酸化膜（熱酸化膜）２６を形成す
る。このライト酸化膜２６は、シリコン基板の表面にそ
の膜厚が１０ｎｍ程度の酸化シリコン膜が形成される条
件と同様の条件で形成される。また、この膜は、前述の
浮遊電極ＦＧ（多結晶シリコン膜１０）や制御電極（多
結晶シリコン膜２２）のエッチングの際に、ゲート絶縁
膜９の端部に生じたダメージを回復するために形成す
る。
ト酸化）を施すことにより多結晶シリコン膜１０および
２２の側壁にライト酸化膜（熱酸化膜）２６を形成す
る。このライト酸化膜２６は、シリコン基板の表面にそ
の膜厚が１０ｎｍ程度の酸化シリコン膜が形成される条
件と同様の条件で形成される。また、この膜は、前述の
浮遊電極ＦＧ（多結晶シリコン膜１０）や制御電極（多
結晶シリコン膜２２）のエッチングの際に、ゲート絶縁
膜９の端部に生じたダメージを回復するために形成す
る。
【００６２】次いで、半導体基板１上に、例えば、ＣＶ
Ｄ法で窒化シリコン膜２８のような絶縁膜を堆積する。
Ｄ法で窒化シリコン膜２８のような絶縁膜を堆積する。
【００６３】ここで、周辺回路形成領域においては、窒
化シリコン膜２８を異方的にエッチングすることによっ
て、周辺回路形成領域のゲート電極Ｇの側壁にサイドウ
ォールスペーサ（図示せず）を形成する。次に、周辺回
路形成領域のｐ型ウエル８にｎ型不純物（リンＰまたは
ヒ素Ａｓ）をイオン打ち込みした後、９５０℃で１０秒
の熱処理を施し、前記不純物を拡散させることによっ
て、選択用ＭＩＳＦＥＴＳ用のｎ+型半導体領域２７
（ソース、ドレイン領域）を形成する。
化シリコン膜２８を異方的にエッチングすることによっ
て、周辺回路形成領域のゲート電極Ｇの側壁にサイドウ
ォールスペーサ（図示せず）を形成する。次に、周辺回
路形成領域のｐ型ウエル８にｎ型不純物（リンＰまたは
ヒ素Ａｓ）をイオン打ち込みした後、９５０℃で１０秒
の熱処理を施し、前記不純物を拡散させることによっ
て、選択用ＭＩＳＦＥＴＳ用のｎ+型半導体領域２７
（ソース、ドレイン領域）を形成する。
【００６４】以上の工程により、メモリセル形成領域
に、制御電極ＣＧ（多結晶シリコン膜２２）、ＯＮＯ膜
２１、浮遊電極ＦＧ（多結晶シリコン膜１０）およびゲ
ート絶縁膜９を有するＮＯＲ型不揮発性メモリセルが形
成され、周辺回路形成領域に選択用ＭＩＳＦＥＴ Ｓが
形成される。
に、制御電極ＣＧ（多結晶シリコン膜２２）、ＯＮＯ膜
２１、浮遊電極ＦＧ（多結晶シリコン膜１０）およびゲ
ート絶縁膜９を有するＮＯＲ型不揮発性メモリセルが形
成され、周辺回路形成領域に選択用ＭＩＳＦＥＴ Ｓが
形成される。
【００６５】次いで、図１０に示すように、窒化シリコ
ン膜２８の上部に、例えば、ＣＶＤ法で２００nm程度の
酸化シリコン膜３０のような絶縁膜を形成した後、酸化
シリコン膜３０に図１に示すプラグＤＣ（Ｐ１）および
プラグＳＣ（Ｐ１）のパターンを形成するため、レジス
ト膜（図示せず）をマスクにしたドライエッチングで酸
化シリコン膜３０をドライエッチングし、続いて窒化シ
リコン膜２８をドライエッチングすることによって、ｎ
+型半導体領域１７（ソース、ドレイン領域）上部にコ
ンタクトホールＣ１および配線溝ＨＭ１を形成する。即
ち、ドレイン領域（１７）上には、コンタクトホールＣ
１を形成し、ソース領域上（１７）には、配線溝ＨＭ１
を形成する。
ン膜２８の上部に、例えば、ＣＶＤ法で２００nm程度の
酸化シリコン膜３０のような絶縁膜を形成した後、酸化
シリコン膜３０に図１に示すプラグＤＣ（Ｐ１）および
プラグＳＣ（Ｐ１）のパターンを形成するため、レジス
ト膜（図示せず）をマスクにしたドライエッチングで酸
化シリコン膜３０をドライエッチングし、続いて窒化シ
リコン膜２８をドライエッチングすることによって、ｎ
+型半導体領域１７（ソース、ドレイン領域）上部にコ
ンタクトホールＣ１および配線溝ＨＭ１を形成する。即
ち、ドレイン領域（１７）上には、コンタクトホールＣ
１を形成し、ソース領域上（１７）には、配線溝ＨＭ１
を形成する。
【００６６】上記酸化シリコン膜３０のエッチングは、
窒化シリコンに対する酸化シリコンのエッチングレート
が大きくなるような条件で行い、窒化シリコン膜２８が
完全に除去されないようにする。
窒化シリコンに対する酸化シリコンのエッチングレート
が大きくなるような条件で行い、窒化シリコン膜２８が
完全に除去されないようにする。
【００６７】また、窒化シリコン膜２８のエッチング
は、シリコンや酸化シリコンに対する窒化シリコンのエ
ッチングレートが大きくなるような条件で行い、基板１
や酸化シリコン膜が深く削れないようにする。さらに、
このエッチングは、窒化シリコン膜２８が異方的にエッ
チングされるような条件で行い、制御電極ＣＧや浮遊電
極ＦＧの側壁に窒化シリコン膜２８を残すようにする。
これにより、フォトリソグラフィの解像限界で決まる最
小寸法よりも微細な径を有するコンタクトホールＣ１や
微細な幅の配線溝ＨＭ１が制御電極ＣＧや浮遊電極ＦＧ
に対して自己整合（セルフアライン）で形成される。
は、シリコンや酸化シリコンに対する窒化シリコンのエ
ッチングレートが大きくなるような条件で行い、基板１
や酸化シリコン膜が深く削れないようにする。さらに、
このエッチングは、窒化シリコン膜２８が異方的にエッ
チングされるような条件で行い、制御電極ＣＧや浮遊電
極ＦＧの側壁に窒化シリコン膜２８を残すようにする。
これにより、フォトリソグラフィの解像限界で決まる最
小寸法よりも微細な径を有するコンタクトホールＣ１や
微細な幅の配線溝ＨＭ１が制御電極ＣＧや浮遊電極ＦＧ
に対して自己整合（セルフアライン）で形成される。
【００６８】次に、コンタクトホールＣ１および配線溝
ＨＭ１の内部を通じて、ｎ型不純物（例えば、ヒ素）を
イオン打ち込みした後、熱処理を施し、前記不純物を拡
散させることによって、ｎ+型半導体領域１９を形成す
る。このｎ+型半導体領域１９は、このコンタクトホー
ルＣ１内に形成されるプラグとの接触抵抗を低減するた
めに形成される。
ＨＭ１の内部を通じて、ｎ型不純物（例えば、ヒ素）を
イオン打ち込みした後、熱処理を施し、前記不純物を拡
散させることによって、ｎ+型半導体領域１９を形成す
る。このｎ+型半導体領域１９は、このコンタクトホー
ルＣ１内に形成されるプラグとの接触抵抗を低減するた
めに形成される。
【００６９】次いで、図１１に示すように、コンタクト
ホールＣ１および配線溝ＨＭ１の内部を含む酸化シリコ
ン膜３０の上部に、例えば、薄い窒化シリコン膜３２の
ような絶縁膜を形成する。次いで、エッチバックするこ
とによって酸化シリコン膜３０上およびコンタクトホー
ルＣ１および配線溝ＨＭ１底部の窒化シリコン膜３２を
除去する。この窒化シリコン膜３２は、後述する半導体
基板１の洗浄の際、制御電極ＣＧの上部の酸化シリコン
膜３０がエッチングされ、プラグ等の間がショートする
のを防ぐために形成される。
ホールＣ１および配線溝ＨＭ１の内部を含む酸化シリコ
ン膜３０の上部に、例えば、薄い窒化シリコン膜３２の
ような絶縁膜を形成する。次いで、エッチバックするこ
とによって酸化シリコン膜３０上およびコンタクトホー
ルＣ１および配線溝ＨＭ１底部の窒化シリコン膜３２を
除去する。この窒化シリコン膜３２は、後述する半導体
基板１の洗浄の際、制御電極ＣＧの上部の酸化シリコン
膜３０がエッチングされ、プラグ等の間がショートする
のを防ぐために形成される。
【００７０】次いで、半導体基板１を例えばフッ酸系の
洗浄液を用いて洗浄した後、コンタクトホールＣ１およ
び配線溝ＨＭ１内を含む酸化シリコン膜３０上に、導電
性膜を堆積する。例えば、１０nm程度のＴｉ（チタン）
および８０nm程度のＴｉＮ（窒化チタン）を順次スパッ
タ法により堆積（図示せず）し、さらに、３５０nm程度
のＷ（タングステン）膜をＣＶＤ法により堆積する。
洗浄液を用いて洗浄した後、コンタクトホールＣ１およ
び配線溝ＨＭ１内を含む酸化シリコン膜３０上に、導電
性膜を堆積する。例えば、１０nm程度のＴｉ（チタン）
および８０nm程度のＴｉＮ（窒化チタン）を順次スパッ
タ法により堆積（図示せず）し、さらに、３５０nm程度
のＷ（タングステン）膜をＣＶＤ法により堆積する。
【００７１】次いで、コンタクトホールＣ１および配線
溝ＨＭ１外部のＷ膜、ＴｉＮ膜およびＴｉ膜からなる導
電性膜をＣＭＰ法により除去することにより、プラグＰ
１を形成する。即ち、ドレイン領域（１７）上のコンタ
クトホールＣ１内に、プラグＤＣ（Ｐ１）を形成し、ソ
ース領域（１７）上の配線溝ＨＭ１内にプラグＳＣ（Ｐ
１）を形成する。なお、前述したように、このプラグＳ
Ｃ（Ｐ１）は、Ｙ方向に延在する配線であり、ソース線
ＳＬを構成する。
溝ＨＭ１外部のＷ膜、ＴｉＮ膜およびＴｉ膜からなる導
電性膜をＣＭＰ法により除去することにより、プラグＰ
１を形成する。即ち、ドレイン領域（１７）上のコンタ
クトホールＣ１内に、プラグＤＣ（Ｐ１）を形成し、ソ
ース領域（１７）上の配線溝ＨＭ１内にプラグＳＣ（Ｐ
１）を形成する。なお、前述したように、このプラグＳ
Ｃ（Ｐ１）は、Ｙ方向に延在する配線であり、ソース線
ＳＬを構成する。
【００７２】次いで、プラグＰ１上を含む酸化シリコン
膜３０上に、例えば、ＣＶＤ法により３００nm程度の酸
化シリコン膜３５のような絶縁膜を堆積する。
膜３０上に、例えば、ＣＶＤ法により３００nm程度の酸
化シリコン膜３５のような絶縁膜を堆積する。
【００７３】次いで、プラグＰ１上の酸化シリコン膜３
５を除去することによりコンタクトホールＣ２を形成す
る。なお、図１２中には、ドレイン領域上のプラグＤＣ
（Ｐ１）上のコンタクトホールＣ２のみが表れており、
ソース領域上のプラグＳＣ（Ｐ１）上のコンタクトホー
ルＣ２は、図１２とは異なる断面に表れる。
５を除去することによりコンタクトホールＣ２を形成す
る。なお、図１２中には、ドレイン領域上のプラグＤＣ
（Ｐ１）上のコンタクトホールＣ２のみが表れており、
ソース領域上のプラグＳＣ（Ｐ１）上のコンタクトホー
ルＣ２は、図１２とは異なる断面に表れる。
【００７４】次いで、コンタクトホールＣ２内を含む酸
化シリコン膜３５上に、導電性膜を堆積する。例えば、
１００nm程度のＷ膜（図示せず）をスパッタ法により堆
積し、さらに、２５０nm程度のＷ膜４０をＣＶＤ法によ
り堆積する。
化シリコン膜３５上に、導電性膜を堆積する。例えば、
１００nm程度のＷ膜（図示せず）をスパッタ法により堆
積し、さらに、２５０nm程度のＷ膜４０をＣＶＤ法によ
り堆積する。
【００７５】次いで、Ｗ膜４０等からなる導電性膜を図
示しないレジスト膜をマスクにドライエッチングするこ
とによって第１層配線Ｍ１および第１層配線Ｍ１とプラ
グＰ１との接続部（プラグＰ２）とを形成する。即ち、
プラグＤＣ（Ｐ２）およびプラグＳＣ（Ｐ２）を形成す
る。図中の第１層配線Ｍ１は、図１における副ビット線
ＳＢＬとなり、図１２に示す断面には表れないプラグＳ
Ｃ（Ｐ２）上の第１層配線Ｍ１は、共通ソース線ＣＳＬ
となる。
示しないレジスト膜をマスクにドライエッチングするこ
とによって第１層配線Ｍ１および第１層配線Ｍ１とプラ
グＰ１との接続部（プラグＰ２）とを形成する。即ち、
プラグＤＣ（Ｐ２）およびプラグＳＣ（Ｐ２）を形成す
る。図中の第１層配線Ｍ１は、図１における副ビット線
ＳＢＬとなり、図１２に示す断面には表れないプラグＳ
Ｃ（Ｐ２）上の第１層配線Ｍ１は、共通ソース線ＣＳＬ
となる。
【００７６】この後、第１層配線Ｍ１上を含む酸化シリ
コン膜３５上に、例えば、ＣＶＤ法により酸化シリコン
膜のような絶縁膜を堆積し、さらに、その上に、Ｗ膜等
からなる導電性膜を堆積することによって、第２層配線
が形成されるが、これらの図示については、省略する。
コン膜３５上に、例えば、ＣＶＤ法により酸化シリコン
膜のような絶縁膜を堆積し、さらに、その上に、Ｗ膜等
からなる導電性膜を堆積することによって、第２層配線
が形成されるが、これらの図示については、省略する。
【００７７】以上、詳細に説明した半導体集積回路装置
の製造方法においては、例えば、１）酸化シリコン膜６
の緻密化のための熱処理、２）スルー酸化膜の形成の際
の熱処理、３）半導体基板１（ｐ型ウエル８）の表面の
清浄化のための酸化（プレ酸化）、４）ゲート絶縁膜９
の形成の際の熱処理、および５）ライト酸化膜２６の形
成の際の熱処理等、種々の熱処理工程を有する。
の製造方法においては、例えば、１）酸化シリコン膜６
の緻密化のための熱処理、２）スルー酸化膜の形成の際
の熱処理、３）半導体基板１（ｐ型ウエル８）の表面の
清浄化のための酸化（プレ酸化）、４）ゲート絶縁膜９
の形成の際の熱処理、および５）ライト酸化膜２６の形
成の際の熱処理等、種々の熱処理工程を有する。
【００７８】このような熱処理工程において、半導体基
板に形成した溝の内部に埋め込まれた酸化シリコン膜
６、特に、溝の内壁に生じたドライエッチングのダメー
ジを回復するために形成される薄い熱酸化膜（酸化シリ
コン膜５）の酸化が進行し、素子形成領域に加わる応力
が大きくなる。
板に形成した溝の内部に埋め込まれた酸化シリコン膜
６、特に、溝の内壁に生じたドライエッチングのダメー
ジを回復するために形成される薄い熱酸化膜（酸化シリ
コン膜５）の酸化が進行し、素子形成領域に加わる応力
が大きくなる。
【００７９】また、ｎ+型半導体領域１７（ソース、ド
レイン領域）やｎ+型半導体領域１９を形成する際のイ
オン打ち込みによっても、素子形成領域に応力が加わ
る。
レイン領域）やｎ+型半導体領域１９を形成する際のイ
オン打ち込みによっても、素子形成領域に応力が加わ
る。
【００８０】さらに、窒化シリコン膜は、膜応力の大き
い膜であるため、例えば、コンタクトホールＣ１や配線
溝ＨＭ１を自己整合的に形成するために用いられる窒化
シリコン膜２８の堆積時にも、素子形成領域に応力が加
わる。
い膜であるため、例えば、コンタクトホールＣ１や配線
溝ＨＭ１を自己整合的に形成するために用いられる窒化
シリコン膜２８の堆積時にも、素子形成領域に応力が加
わる。
【００８１】しかしながら、本実施の形態によれば、前
述した通り、素子形成領域Ａｃの端部を伸長したので、
前記応力が加わっても、メモリセルが形成される領域ま
では、欠陥が延びず、メモリセルのリーク電流を低減す
る等の効果を得ることができる。
述した通り、素子形成領域Ａｃの端部を伸長したので、
前記応力が加わっても、メモリセルが形成される領域ま
では、欠陥が延びず、メモリセルのリーク電流を低減す
る等の効果を得ることができる。
【００８２】（実施の形態２）図１３に本実施の形態の
半導体集積回路装置の要部平面図を示す。図１３の右部
は、メモリセル形成領域ＭＣＦＲを示し、左部は、周辺
回路形成領域ＰＣＦＲを示す。メモリセル形成領域に
は、ＮＯＲ型の不揮発性メモリセルがアレイ状に配置さ
れ、周辺回路形成領域には、周辺回路の一例として選択
用ＭＩＳＦＥＴＳが形成されている。本実施の形態の半
導体集積回路装置は、図１と対比して明らかなように、
素子形成部Ａｃ１の端部が接続部Ａｃ２で接続されてい
る以外は、その構成が実施の形態１と同様であるため、
詳細な説明は省略し、特徴的な部分のみ説明する。
半導体集積回路装置の要部平面図を示す。図１３の右部
は、メモリセル形成領域ＭＣＦＲを示し、左部は、周辺
回路形成領域ＰＣＦＲを示す。メモリセル形成領域に
は、ＮＯＲ型の不揮発性メモリセルがアレイ状に配置さ
れ、周辺回路形成領域には、周辺回路の一例として選択
用ＭＩＳＦＥＴＳが形成されている。本実施の形態の半
導体集積回路装置は、図１と対比して明らかなように、
素子形成部Ａｃ１の端部が接続部Ａｃ２で接続されてい
る以外は、その構成が実施の形態１と同様であるため、
詳細な説明は省略し、特徴的な部分のみ説明する。
【００８３】即ち、図１３に示すように、メモリセル形
成領域には、Ｘ方向に延在した素子形成部Ａｃ１が、Ｙ
方向に一定の間隔毎に配置されており、この素子形成部
Ａｃ１の端部は、Ｙ方向に延在する接続部Ａｃ２によっ
て接続されている。
成領域には、Ｘ方向に延在した素子形成部Ａｃ１が、Ｙ
方向に一定の間隔毎に配置されており、この素子形成部
Ａｃ１の端部は、Ｙ方向に延在する接続部Ａｃ２によっ
て接続されている。
【００８４】このように、本実施の形態においては、素
子形成部Ａｃ１の端部を、接続部Ａｃ２によって接続し
たので、図１４に示すように、応力の加わる方向を変化
させることができる。従って、実施の形態１の効果に加
え、さらに、応力が素子形成部Ａｃ１に集中することを
緩和することができる。その結果、実質的なメモリセル
が形成される領域（メモリセルアレイＭＣＦＲ）まで
は、欠陥Ｄｅ１が延びず、メモリセルのリーク電流を低
減することができる。
子形成部Ａｃ１の端部を、接続部Ａｃ２によって接続し
たので、図１４に示すように、応力の加わる方向を変化
させることができる。従って、実施の形態１の効果に加
え、さらに、応力が素子形成部Ａｃ１に集中することを
緩和することができる。その結果、実質的なメモリセル
が形成される領域（メモリセルアレイＭＣＦＲ）まで
は、欠陥Ｄｅ１が延びず、メモリセルのリーク電流を低
減することができる。
【００８５】なお、図１３においては、素子形成部Ａｃ
１のすべてを接続部Ａｃ２で接続したが、図１５に示す
ように、いくつかの素子形成部Ａｃ１毎に（図１５の場
合は、２つの素子形成部Ａｃ１毎に）、接続部Ａｃ２を
設けてもよい。
１のすべてを接続部Ａｃ２で接続したが、図１５に示す
ように、いくつかの素子形成部Ａｃ１毎に（図１５の場
合は、２つの素子形成部Ａｃ１毎に）、接続部Ａｃ２を
設けてもよい。
【００８６】（実施の形態３）図１６に本実施の形態の
半導体集積回路装置の要部平面図を示す。図１６の右部
は、メモリセル形成領域ＭＣＦＲを示し、左部は、周辺
回路形成領域ＰＣＦＲを示す。メモリセル形成領域に
は、ＮＯＲ型の不揮発性メモリセルがアレイ状に配置さ
れ、周辺回路形成領域には、周辺回路の一例として選択
用ＭＩＳＦＥＴＳが形成されている。本実施の形態の半
導体集積回路装置は、図１と対比して明らかなように、
メモリセル形成領域に、配置された複数の素子形成領域
Ａｃ、ＡｃＷのうち、最外の素子形成領域ＡｃＷの幅
が、他の素子形成領域Ａｃの幅より広くなっている以外
は、その構成が実施の形態１と同様であるため、詳細な
説明は省略し、特徴的な部分のみ説明する。
半導体集積回路装置の要部平面図を示す。図１６の右部
は、メモリセル形成領域ＭＣＦＲを示し、左部は、周辺
回路形成領域ＰＣＦＲを示す。メモリセル形成領域に
は、ＮＯＲ型の不揮発性メモリセルがアレイ状に配置さ
れ、周辺回路形成領域には、周辺回路の一例として選択
用ＭＩＳＦＥＴＳが形成されている。本実施の形態の半
導体集積回路装置は、図１と対比して明らかなように、
メモリセル形成領域に、配置された複数の素子形成領域
Ａｃ、ＡｃＷのうち、最外の素子形成領域ＡｃＷの幅
が、他の素子形成領域Ａｃの幅より広くなっている以外
は、その構成が実施の形態１と同様であるため、詳細な
説明は省略し、特徴的な部分のみ説明する。
【００８７】即ち、図１６に示すように、メモリセル形
成領域には、Ｘ方向に延在した素子形成領域Ａｃ、Ａｃ
Ｗが、Ｙ方向に一定の間隔毎に配置されており、この素
子形成領域Ａｃ、ＡｃＷのうち、Ｙ方向について最端に
位置する素子形成領域ＡｃＷのＹ方向の幅が、他の素子
形成領域Ａｃのそれより広くなっている。
成領域には、Ｘ方向に延在した素子形成領域Ａｃ、Ａｃ
Ｗが、Ｙ方向に一定の間隔毎に配置されており、この素
子形成領域Ａｃ、ＡｃＷのうち、Ｙ方向について最端に
位置する素子形成領域ＡｃＷのＹ方向の幅が、他の素子
形成領域Ａｃのそれより広くなっている。
【００８８】このように、本実施の形態においては、最
外の素子形成領域ＡｃＷの幅を他の素子形成領域Ａｃよ
り広く形成したので、図１７に示すように、応力の影響
を緩和することができ、最外の素子形成領域ＡｃＷの欠
陥（Ｄｅ２）の発生率を低減することができる。その結
果、メモリセルのリーク電流を低減することができる。
外の素子形成領域ＡｃＷの幅を他の素子形成領域Ａｃよ
り広く形成したので、図１７に示すように、応力の影響
を緩和することができ、最外の素子形成領域ＡｃＷの欠
陥（Ｄｅ２）の発生率を低減することができる。その結
果、メモリセルのリーク電流を低減することができる。
【００８９】また、実施の形態１で説明したように、素
子形成領域Ａｃ、ＡｃＷの端部を伸長すれば、メモリセ
ルが形成される領域まで欠陥（Ｄｅ１）が延びることを
防止することができ、実施の形態１で説明した効果を得
ることができる。
子形成領域Ａｃ、ＡｃＷの端部を伸長すれば、メモリセ
ルが形成される領域まで欠陥（Ｄｅ１）が延びることを
防止することができ、実施の形態１で説明した効果を得
ることができる。
【００９０】（実施の形態４）図１８に本実施の形態の
半導体集積回路装置の要部平面図を示す。図１８の右部
は、メモリセル形成領域ＭＣＦＲを示し、左部は、周辺
回路形成領域ＰＣＦＲを示す。メモリセル形成領域に
は、ＮＯＲ型の不揮発性メモリセルがアレイ状に配置さ
れ、周辺回路形成領域には、周辺回路の一例として選択
用ＭＩＳＦＥＴＳが形成されている。図１９は、図１８
のＡ−Ａ断面の概略図であり、図２０は、図１８のＢ−
Ｂ断面の概略図である。
半導体集積回路装置の要部平面図を示す。図１８の右部
は、メモリセル形成領域ＭＣＦＲを示し、左部は、周辺
回路形成領域ＰＣＦＲを示す。メモリセル形成領域に
は、ＮＯＲ型の不揮発性メモリセルがアレイ状に配置さ
れ、周辺回路形成領域には、周辺回路の一例として選択
用ＭＩＳＦＥＴＳが形成されている。図１９は、図１８
のＡ−Ａ断面の概略図であり、図２０は、図１８のＢ−
Ｂ断面の概略図である。
【００９１】本実施の形態の半導体集積回路装置は、図
１３と対比して明らかなように、メモリセル形成領域
に、配置された複数の素子形成部Ａｃ１の最外に、素子
形成領域ＤＡｃを設けたこと以外は、その構成が実施の
形態２と同様であるため、詳細な説明は省略し、特徴的
な部分のみ説明する。
１３と対比して明らかなように、メモリセル形成領域
に、配置された複数の素子形成部Ａｃ１の最外に、素子
形成領域ＤＡｃを設けたこと以外は、その構成が実施の
形態２と同様であるため、詳細な説明は省略し、特徴的
な部分のみ説明する。
【００９２】即ち、図１８に示すように、メモリセル形
成領域には、Ｘ方向に延在した素子形成部Ａｃ１が、Ｙ
方向に一定の間隔毎に配置されており、この素子形成部
Ａｃのうち最外に位置する素子形成部Ａｃ１のさらに外
側に素子形成領域ＤＡｃが配置されている。
成領域には、Ｘ方向に延在した素子形成部Ａｃ１が、Ｙ
方向に一定の間隔毎に配置されており、この素子形成部
Ａｃのうち最外に位置する素子形成部Ａｃ１のさらに外
側に素子形成領域ＤＡｃが配置されている。
【００９３】この素子形成領域ＤＡｃ上には、メモリセ
ルとして機能するメモリセルが形成されていない。即
ち、素子形成領域ＤＡｃ上には、Ｙ方向に制御電極ＣＧ
が延在しているが、この制御電極ＣＧの両端には、プラ
グＤＣやプラグＳＣが形成されていない。
ルとして機能するメモリセルが形成されていない。即
ち、素子形成領域ＤＡｃ上には、Ｙ方向に制御電極ＣＧ
が延在しているが、この制御電極ＣＧの両端には、プラ
グＤＣやプラグＳＣが形成されていない。
【００９４】また、制御電極ＣＧのＹ方向の端部には、
この制御電極ＣＧの引き出し部（制御電極ＣＧとさらに
上層の配線との接続部）ＣＡが交互に形成されている。
図１８においてかかる領域（ＣＡ）が形成されていない
制御電極ＣＧについては、図１８には現れていない他の
端部に前記引き出し部を有する。
この制御電極ＣＧの引き出し部（制御電極ＣＧとさらに
上層の配線との接続部）ＣＡが交互に形成されている。
図１８においてかかる領域（ＣＡ）が形成されていない
制御電極ＣＧについては、図１８には現れていない他の
端部に前記引き出し部を有する。
【００９５】このように、本実施の形態においては、複
数の素子形成部Ａｃ１の最外に素子形成領域ＤＡｃを設
けたので、この領域に応力を集中させることができ、モ
リセルが形成される領域、つまり、図２１に示す素子形
成部Ａｃ１に、欠陥（Ｄｅ２）が延びず、メモリセルの
リーク電流を低減することができる。
数の素子形成部Ａｃ１の最外に素子形成領域ＤＡｃを設
けたので、この領域に応力を集中させることができ、モ
リセルが形成される領域、つまり、図２１に示す素子形
成部Ａｃ１に、欠陥（Ｄｅ２）が延びず、メモリセルの
リーク電流を低減することができる。
【００９６】また、引き出し部ＣＡの下を利用し、素子
形成領域ＤＡｃを形成したので、メモリセル形成領域を
大きくすることなく、欠陥対策を行うことができる。
形成領域ＤＡｃを形成したので、メモリセル形成領域を
大きくすることなく、欠陥対策を行うことができる。
【００９７】また、実施の形態２で説明したように、こ
れらの素子形成部（Ａｃ１、ＤＡｃ）の端部を、接続部
Ａｃ２によって接続すれば、実施の形態２で説明した効
果（欠陥Ｄｅ１の影響の低減）を得ることができる。
れらの素子形成部（Ａｃ１、ＤＡｃ）の端部を、接続部
Ａｃ２によって接続すれば、実施の形態２で説明した効
果（欠陥Ｄｅ１の影響の低減）を得ることができる。
【００９８】図２２に、本実施の形態の半導体集積回路
装置に対応する回路図を示す。図示するように、メモリ
セルＭＣがアレイ状に配置されている。但し、ＤＡｃ
（素子形成領域）上のメモリセルは、メモリセルとして
の動作を行わない。また、ＤＳＧ（ダミー導電性膜）上
には、実施の形態１で説明した疑似メモリセルが形成さ
れる。なお、ＭＢＬは、主ビット線を表す。また、Ｓ
は、前述した選択用ＭＩＳＦＥＴを表す。また、これら
のメモリセルは、あるブロック（Ｂｌｏｃｋ）を一つの
単位としており、例えば、このブロック毎に、データを
一括消去することができる。１つのウエル（ＷＥＬＬ）
を１ブロックとすることができる。なお、実施の形態１
〜３で説明した半導体集積回路装置に対応する回路図
は、図２２のＤＡｃ（素子形成領域）上のメモリセルが
ないことを除き、同様である。
装置に対応する回路図を示す。図示するように、メモリ
セルＭＣがアレイ状に配置されている。但し、ＤＡｃ
（素子形成領域）上のメモリセルは、メモリセルとして
の動作を行わない。また、ＤＳＧ（ダミー導電性膜）上
には、実施の形態１で説明した疑似メモリセルが形成さ
れる。なお、ＭＢＬは、主ビット線を表す。また、Ｓ
は、前述した選択用ＭＩＳＦＥＴを表す。また、これら
のメモリセルは、あるブロック（Ｂｌｏｃｋ）を一つの
単位としており、例えば、このブロック毎に、データを
一括消去することができる。１つのウエル（ＷＥＬＬ）
を１ブロックとすることができる。なお、実施の形態１
〜３で説明した半導体集積回路装置に対応する回路図
は、図２２のＤＡｃ（素子形成領域）上のメモリセルが
ないことを除き、同様である。
【００９９】以上、実施の形態１〜４を具体的に説明し
たが、本発明はかかる実施の形態に限定されるものでは
なく、例えば、実施の形態３の素子形成領域ＡｃやＡｃ
Ｗの端部を実施の形態２のように、接続部Ａｃ２によっ
て接続してもよい。また、実施の形態４の素子形成領域
Ａｃ１、ＤＡｃの端部を、接続部Ａｃ２によって接続せ
ず、実施の形態１のように、これらの素子形成領域の端
部を伸長するだけでもよい。このように、これらの実施
の形態中で説明した構成を適宜組み合わせてもよい。
たが、本発明はかかる実施の形態に限定されるものでは
なく、例えば、実施の形態３の素子形成領域ＡｃやＡｃ
Ｗの端部を実施の形態２のように、接続部Ａｃ２によっ
て接続してもよい。また、実施の形態４の素子形成領域
Ａｃ１、ＤＡｃの端部を、接続部Ａｃ２によって接続せ
ず、実施の形態１のように、これらの素子形成領域の端
部を伸長するだけでもよい。このように、これらの実施
の形態中で説明した構成を適宜組み合わせてもよい。
【０１００】（実施の形態５）実施の形態１〜４で説明
した半導体集積回路装置は、以下に説明するコンピュー
タシステムに利用することができる。
した半導体集積回路装置は、以下に説明するコンピュー
タシステムに利用することができる。
【０１０１】図２３は、実施の形態１〜４で説明した半
導体集積回路装置（不揮発性メモリ）が取り込まれたコ
ンピュータシステムを示し、このシステムはシステムバ
スＳＢを介して相互に接続されたホストＣＰＵ（Centra
l Processing Unit）２３１と、入出力装置２３２、Ｒ
ＡＭ(Random Access Memory）２３３、メモリカード２
３４とから構成されている。
導体集積回路装置（不揮発性メモリ）が取り込まれたコ
ンピュータシステムを示し、このシステムはシステムバ
スＳＢを介して相互に接続されたホストＣＰＵ（Centra
l Processing Unit）２３１と、入出力装置２３２、Ｒ
ＡＭ(Random Access Memory）２３３、メモリカード２
３４とから構成されている。
【０１０２】メモリカード２３４は例えばハードデイス
ク記憶装置の置換用途として数十ギガバイトの大容量記
憶の不揮発性メモリ(ＥＥＰＲＯＭチップ１〜チップ４)
を含み、実施の形態１〜４で説明した不揮発性メモリの
利点、例えば、装置内の欠陥の低減、リーク電流の低
減、もしくは装置の歩留まり向上や信頼性の向上といっ
た利点を享受するので、最終製品である記憶装置として
も十分な産業的利点を有するものである。
ク記憶装置の置換用途として数十ギガバイトの大容量記
憶の不揮発性メモリ(ＥＥＰＲＯＭチップ１〜チップ４)
を含み、実施の形態１〜４で説明した不揮発性メモリの
利点、例えば、装置内の欠陥の低減、リーク電流の低
減、もしくは装置の歩留まり向上や信頼性の向上といっ
た利点を享受するので、最終製品である記憶装置として
も十分な産業的利点を有するものである。
【０１０３】尚、本発明は厚さの比較的薄いメモリカー
ド２３４に限定されるものでは無く、厚さが比較的厚い
場合であっても、ホストバスシステムとのインターフェ
イスとホストシステムのコマンドを解析して不揮発性メ
モリを制御することが可能なインテリジェントなコント
ローラとを含むどのような不揮発性記憶装置にも適用可
能なことは言うまでもない。
ド２３４に限定されるものでは無く、厚さが比較的厚い
場合であっても、ホストバスシステムとのインターフェ
イスとホストシステムのコマンドを解析して不揮発性メ
モリを制御することが可能なインテリジェントなコント
ローラとを含むどのような不揮発性記憶装置にも適用可
能なことは言うまでもない。
【０１０４】長期間に記憶されるデータはこの不揮発性
の記憶装置に記憶される一方、ホストCPU２３１によっ
て処理されて頻繁に変更されるデータは揮発性メモリの
ＲＡＭ２３３に格納される。
の記憶装置に記憶される一方、ホストCPU２３１によっ
て処理されて頻繁に変更されるデータは揮発性メモリの
ＲＡＭ２３３に格納される。
【０１０５】カード２３４はシステムバスＳＢと接続さ
れるシステムバスインターフェイスＳＢＩを持ち、例え
ばＡＴＡシステムバスなどの標準バスインターフェイス
を可能とする。システムバスインターフェイスＳＢＩに
接続されたコントローラＣＲは、システムバスＳＢに接
続されたホストＣＰＵ２３１や入出力装置２３２のホス
トシステムからのコマンドとデータとを受け付ける。
れるシステムバスインターフェイスＳＢＩを持ち、例え
ばＡＴＡシステムバスなどの標準バスインターフェイス
を可能とする。システムバスインターフェイスＳＢＩに
接続されたコントローラＣＲは、システムバスＳＢに接
続されたホストＣＰＵ２３１や入出力装置２３２のホス
トシステムからのコマンドとデータとを受け付ける。
【０１０６】コマンドがリード命令の場合は、コントロ
ーラＣＲは実施の形態１〜４で説明した不揮発性メモリ
を有する複数のチップ１〜４（ＣＨ１〜４）の必要なひ
とつまたは複数をアクセスして読み出しデータをホスト
システムへ転送する。
ーラＣＲは実施の形態１〜４で説明した不揮発性メモリ
を有する複数のチップ１〜４（ＣＨ１〜４）の必要なひ
とつまたは複数をアクセスして読み出しデータをホスト
システムへ転送する。
【０１０７】コマンドがライト命令の場合は、コントロ
ーラＣＲは複数のチップ１〜４（ＣＨ１〜４）の必要な
ひとつまたは複数をアクセスしてホストシステムからの
書き込みデータをその内部に格納する。この格納動作
は、不揮発性メモリの必要なブロックやセクターやメモ
リセルへのプログラム動作とベリファイ動作とを含んで
いる。
ーラＣＲは複数のチップ１〜４（ＣＨ１〜４）の必要な
ひとつまたは複数をアクセスしてホストシステムからの
書き込みデータをその内部に格納する。この格納動作
は、不揮発性メモリの必要なブロックやセクターやメモ
リセルへのプログラム動作とベリファイ動作とを含んで
いる。
【０１０８】コマンドが消去命令の場合は、コントロー
ラは複数のチップ１〜４（ＣＨ１〜４）の必要なひとつ
または複数をアクセスして、その内部に記憶されるデー
タを消去する。この消去動作は、不揮発性メモリの必要
なブロック、セクターまたはメモリセルへの消去動作と
ベリファイ動作とを含んでいる。
ラは複数のチップ１〜４（ＣＨ１〜４）の必要なひとつ
または複数をアクセスして、その内部に記憶されるデー
タを消去する。この消去動作は、不揮発性メモリの必要
なブロック、セクターまたはメモリセルへの消去動作と
ベリファイ動作とを含んでいる。
【０１０９】本発明の実施例による不揮発性メモリは、
１つのメモリセルにデジタルデータの１ビットを記憶さ
せるためメモリセルに２値の閾値電圧を持たせる技術ば
かりでなく、１つのメモリセルにデジタルデータの多ビ
ットを記憶させるためメモリセルに４値あるいはそれ以
上の多値の閾値電圧を持たせる技術にも適用可能である
ことは言うまでもない。
１つのメモリセルにデジタルデータの１ビットを記憶さ
せるためメモリセルに２値の閾値電圧を持たせる技術ば
かりでなく、１つのメモリセルにデジタルデータの多ビ
ットを記憶させるためメモリセルに４値あるいはそれ以
上の多値の閾値電圧を持たせる技術にも適用可能である
ことは言うまでもない。
【０１１０】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【０１１１】特に、本実施の形態においては、ＮＯＲ型
の不揮発性メモリを例に説明したが、ＡＮＤ型、ＮＡＮ
Ｄ型等の不揮発性メモリを始め、細長い素子形成領域を
有する半導体集積回路装置に広く適用可能である。
の不揮発性メモリを例に説明したが、ＡＮＤ型、ＮＡＮ
Ｄ型等の不揮発性メモリを始め、細長い素子形成領域を
有する半導体集積回路装置に広く適用可能である。
【０１１２】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【０１１３】メモリセルが形成される素子形成領域であ
って、絶縁膜によって区画され、第１方向に延在する素
子形成領域が、前記第１の方向と垂直な第２の方向に２
以上配置された素子形成領域の端部を、メモリセルを囲
むように形成された導電性膜の下まで伸長したので、こ
の伸長した領域に応力を集中させることができ、モリセ
ルが形成される領域まで欠陥が延びず、メモリセルのリ
ーク電流を低減することができる。
って、絶縁膜によって区画され、第１方向に延在する素
子形成領域が、前記第１の方向と垂直な第２の方向に２
以上配置された素子形成領域の端部を、メモリセルを囲
むように形成された導電性膜の下まで伸長したので、こ
の伸長した領域に応力を集中させることができ、モリセ
ルが形成される領域まで欠陥が延びず、メモリセルのリ
ーク電流を低減することができる。
【０１１４】また、絶縁膜によって区画され、第１方向
に延在する素子形成部を、第１の方向と垂直な第２の方
向に２以上配置し、この素子形成部の端部を第２方向に
延在する接続部で接続したので、応力の加わる方向を変
化させることができ、メモリセルのリーク電流を低減す
ることができる。
に延在する素子形成部を、第１の方向と垂直な第２の方
向に２以上配置し、この素子形成部の端部を第２方向に
延在する接続部で接続したので、応力の加わる方向を変
化させることができ、メモリセルのリーク電流を低減す
ることができる。
【０１１５】また、メモリセルが形成される素子形成領
域であって、絶縁膜によって区画され、第１方向に延在
する素子形成領域が、前記第１の方向と垂直な第２の方
向に複数配置された素子形成領域のうち、最外の素子形
成領域の前記第２方向の幅を、他の素子形成領域の幅よ
り広くしたので、応力の影響を緩和することができ、メ
モリセルのリーク電流を低減することができる。
域であって、絶縁膜によって区画され、第１方向に延在
する素子形成領域が、前記第１の方向と垂直な第２の方
向に複数配置された素子形成領域のうち、最外の素子形
成領域の前記第２方向の幅を、他の素子形成領域の幅よ
り広くしたので、応力の影響を緩和することができ、メ
モリセルのリーク電流を低減することができる。
【０１１６】また、メモリセルが形成される素子形成領
域であって、絶縁膜によって区画され、第１方向に延在
する素子形成領域が、前記第１の方向と垂直な第２の方
向に複数配置された素子形成領域のうち、最外の素子形
成領域上にはメモリセルとして機能するメモリセルを形
成していないので、この最外の素子形成領域に応力を集
中させることができ、メモリセルのリーク電流を低減す
ることができる。
域であって、絶縁膜によって区画され、第１方向に延在
する素子形成領域が、前記第１の方向と垂直な第２の方
向に複数配置された素子形成領域のうち、最外の素子形
成領域上にはメモリセルとして機能するメモリセルを形
成していないので、この最外の素子形成領域に応力を集
中させることができ、メモリセルのリーク電流を低減す
ることができる。
【０１１７】その結果、製品の歩留まり向上や信頼性の
向上を図ることができる。
向上を図ることができる。
【図１】本発明の実施の形態１である半導体集積回路装
置を示す基板の要部平面図である。
置を示す基板の要部平面図である。
【図２】本発明の実施の形態１である半導体集積回路装
置を示す基板の要部断面図である。
置を示す基板の要部断面図である。
【図３】本発明の実施の形態１である半導体集積回路装
置を示す基板の要部断面図である。
置を示す基板の要部断面図である。
【図４】本発明の実施の形態１の効果を説明するための
半導体集積回路装置を示す基板の要部平面図である。
半導体集積回路装置を示す基板の要部平面図である。
【図５】本発明の実施の形態１である半導体集積回路装
置を示す基板の要部平面図である。
置を示す基板の要部平面図である。
【図６】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
置の製造方法を示す基板の要部断面図である。
【図７】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
置の製造方法を示す基板の要部断面図である。
【図８】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
置の製造方法を示す基板の要部断面図である。
【図９】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
置の製造方法を示す基板の要部断面図である。
【図１０】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
装置の製造方法を示す基板の要部断面図である。
【図１１】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
装置の製造方法を示す基板の要部断面図である。
【図１２】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
装置の製造方法を示す基板の要部断面図である。
【図１３】本発明の実施の形態２である半導体集積回路
装置を示す基板の要部平面図である。
装置を示す基板の要部平面図である。
【図１４】本発明の実施の形態２である半導体集積回路
装置を示す基板の要部平面図である。
装置を示す基板の要部平面図である。
【図１５】本発明の実施の形態２である半導体集積回路
装置を示す基板の要部平面図である。
装置を示す基板の要部平面図である。
【図１６】本発明の実施の形態３である半導体集積回路
装置を示す基板の要部平面図である。
装置を示す基板の要部平面図である。
【図１７】本発明の実施の形態３である半導体集積回路
装置を示す基板の要部平面図である。
装置を示す基板の要部平面図である。
【図１８】本発明の実施の形態４である半導体集積回路
装置を示す基板の要部平面図である。
装置を示す基板の要部平面図である。
【図１９】本発明の実施の形態４である半導体集積回路
装置を示す基板の要部断面図である。
装置を示す基板の要部断面図である。
【図２０】本発明の実施の形態４である半導体集積回路
装置を示す基板の要部断面図である。
装置を示す基板の要部断面図である。
【図２１】本発明の実施の形態４である半導体集積回路
装置を示す基板の要部平面図である。
装置を示す基板の要部平面図である。
【図２２】本発明の実施の形態４である半導体集積回路
装置に対応する回路図である。
装置に対応する回路図である。
【図２３】本発明の半導体集積回路装置を用いたコンピ
ュータシステムを示す図である。
ュータシステムを示す図である。
【符号の説明】
１ 半導体基板
４ 素子分離溝
５ 酸化シリコン膜（熱酸化膜）
６ 酸化シリコン膜（絶縁膜）
８ ｐ型ウエル
９ ゲート絶縁膜
９ｂ ゲート絶縁膜
１０ 多結晶シリコン膜
１７ ｎ+型半導体領域
１９ ｎ+型半導体領域
２１ ＯＮＯ膜（絶縁膜）
２２ 多結晶シリコン膜
２４ 窒化シリコン膜
２６ ライト酸化膜
２７ ｎ+型半導体領域
２８ 窒化シリコン膜
３０ 酸化シリコン膜
３２ 窒化シリコン膜
３５ 酸化シリコン膜
４０ Ｗ膜
Ａｃ 素子形成領域
Ａｃ１ 素子形成部
Ａｃ２ 接続部
ＡｃＷ 素子形成領域
ＤＡｃ 素子形成領域
ＬＡｃ 素子形成領域
Ｃ１ コンタクトホール
Ｃ２ コンタクトホール
ＣＡ 引き出し部
ＳＣ プラグ
ＤＣ プラグ
Ｐ１ プラグ
Ｐ２ プラグ
ＣＧ 制御電極
ＦＧ 浮遊電極
ＦＧ’ パターン
Ｇ ゲート電極
ＤＳＧ ダミー導電性膜
Ｄｅ１、Ｄｅ２ 欠陥
ＭＢＩ 主ビット線
ＳＢＬ 副ビット線
ＳＬ ソース線
ＷＬ ワード線
Ｍ１ 第１層配線
Ｄ、ｄ１、ｄ２ 距離
ＭＣ メモリセル
Ｓ 選択用ＭＩＳＦＥＴ
２３２ 入出力装置
２３３ ＲＡＭ
２３４ メモリカード
ＳＢ システムバス
ＳＢＩ システムバスインターフェイス
ＣＲ コントローラ
ＣＨ１〜ＣＨ４ チップ
メモリセル形成領域 ＭＣＦＲ
周辺回路形成領域 ＰＣＦＲ
メモリセルアレイ ＭＣＡＲ
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 岡崎 勉
東京都青梅市新町六丁目16番地の３ 株式
会社日立製作所デバイス開発センタ内
(72)発明者 岡田 大介
東京都青梅市新町六丁目16番地の３ 株式
会社日立製作所デバイス開発センタ内
(72)発明者 柳田 博史
東京都小平市上水本町五丁目20番１号 株
式会社日立製作所半導体グループ内
Ｆターム(参考） 5F083 EP02 EP23 EP32 EP55 EP56
EP77 ER02 ER19 JA04 JA39
JA40 KA06 KA11 MA03 MA06
MA19 MA20 PR06 PR12 PR29
PR33 PR40 PR46 PR56 ZA05
ZA13 ZA28
5F101 BA29 BA36 BC02 BC11 BD10
BD22 BD31 BD33 BD35 BD36
BE02 BE05 BE07 BF09 BH03
BH16 BH19 BH21
Claims (22)
- 【請求項１】 （ａ）半導体基板表面に形成された素子
形成領域であって、絶縁膜によって区画され、第１方向
に延在する素子形成領域を、前記第１の方向と垂直な第
２の方向に２以上有し、 （ｂ）前記２以上の素子形成領域の主表面に形成された
複数のメモリセルと、 （ｃ）前記複数のメモリセルを囲むように形成された導
電性膜と、を有する半導体集積回路装置であって、 前記素子形成領域は、前記第２方向に延在する前記導電
性膜の下まで延在していることを特徴とする半導体集積
回路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置にお
いて、 前記メモリセルは、 （ａ）前記素子形成領域上に、第１絶縁膜を介して形成
された第１導電性膜よりなる第１電極と、 （ｂ）前記第１電極上に、第２絶縁膜を介して形成され
た第２導電性膜よりなる第２電極であって、前記第２方
向に延在する第２電極と、 （ｃ）前記第２電極の両側の前記素子形成領域に形成さ
れた半導体領域と、を有し、 前記導電性膜は、前記第１および第２導電性膜よりなる
ことを特徴とする半導体集積回路装置。 - 【請求項３】 （ａ）半導体基板表面に形成され、絶縁
膜によって区画された素子形成領域であって、 第１方向に延在する素子形成部を、前記第１の方向と垂
直な第２の方向に２以上有し、 前記２以上の素子形成部の端部を接続し、前記第２方向
に延在する接続部とを有する素子形成領域と、 （ｂ）前記素子形成領域の主表面に形成された複数のメ
モリセルと、を有することを特徴とする半導体集積回路
装置。 - 【請求項４】 請求項３記載の半導体集積回路装置にお
いて、 前記半導体集積回路装置は、さらに、 （ｃ）前記複数のメモリセルを囲むように形成された導
電性膜を有し、 前記接続部は、前記導電性膜の下に形成されていること
を特徴とする半導体集積回路装置。 - 【請求項５】 （ａ）半導体基板表面に形成された素子
形成領域であって、絶縁膜によって区画され、第１方向
に延在する素子形成領域を、前記第１の方向と垂直な第
２の方向に３以上有し、 （ｂ）前記３以上の素子形成領域の主表面に形成された
複数のメモリセルと、を有する半導体集積回路装置であ
って、 前記３以上の素子形成領域のうち、最外の素子形成領域
の前記第２方向の幅は、他の素子形成領域の幅より広い
ことを特徴とする半導体集積回路装置。 - 【請求項６】 請求項５記載の半導体集積回路装置にお
いて、 前記半導体集積回路装置は、さらに、 （ｃ）前記複数のメモリセルを囲むように形成された導
電性膜を有し、 前記素子形成領域は、前記第２方向に延在する前記導電
性膜の下まで延在していることを特徴とする半導体集積
回路装置。 - 【請求項７】 請求項３記載の半導体集積回路装置にお
いて、 前記半導体集積回路装置は、前記素子形成部を、前記第
１の方向と垂直な第２の方向に３以上有し、 前記３以上の素子形成部のうち、最外の素子形成領域の
前記第２方向の幅は、他の素子形成部の幅より広いこと
を特徴とする半導体集積回路装置。 - 【請求項８】 請求項７記載の半導体集積回路装置にお
いて、 前記半導体集積回路装置は、さらに、 （ｃ）前記複数のメモリセルを囲むように形成された導
電性膜を有し、 前記接続部は、前記導電性膜の下に形成されていること
を特徴とする半導体集積回路装置。 - 【請求項９】 （ａ）半導体基板表面に形成された素子
形成領域であって、絶縁膜によって区画され、第１方向
に延在する素子形成領域を、前記第１の方向と垂直な第
２の方向に３以上有し、 （ｂ）前記３以上の素子形成領域のうち、最外の素子形
成領域以外の素子形成領域の主表面に形成された複数の
メモリセルと、を有し、 前記最外の素子形成領域上にはメモリセルとして機能す
るメモリセルを形成しないことを特徴とする半導体集積
回路装置。 - 【請求項１０】 （ａ）半導体基板表面に形成された素
子形成領域であって、絶縁膜によって区画され、第１方
向に延在する素子形成領域を、前記第１の方向と垂直な
第２の方向に３以上有し、 （ｂ）前記素子形成領域上に形成されたメモリセルであ
って、 （ｂ1）第１絶縁膜を介して形成された第１導電性膜よ
りなる第１電極と、 （ｂ2）前記第１電極上に、第２絶縁膜を介して形成さ
れた第２導電性膜よりなる第２電極であって、前記第２
方向に延在する第２電極と、 （ｂ3）前記第２電極の両側の前記素子形成領域に形成
された半導体領域と、を含むメモリセルを複数有し、 前記３以上の素子形成領域のうち、最外の素子形成領域
上のメモリセルは、メモリセルとして機能しないことを
特徴とする半導体集積回路装置。 - 【請求項１１】 請求項１０記載の半導体集積回路装置
において、 前記半導体集積回路装置は、さらに、 （ｃ）前記メモリセルの上部に形成された配線と、 （ｄ）前記配線とメモリセルを電気的に接続するため
に、前記メモリセルの半導体領域上に形成された導電性
部と、を有し、 前記最外の素子形成領域上には、前記導電性部が形成さ
れていないことを特徴とする半導体集積回路装置。 - 【請求項１２】 請求項１０記載の半導体集積回路装置
において、 前記複数のメモリセルの第２電極は、前記最外の素子形
成領域を越えて延在していないことを特徴とする半導体
集積回路装置。 - 【請求項１３】 請求項１０記載の半導体集積回路装置
において、 前記複数のメモリセルの第２電極は、前記最外の素子形
成領域を越えて延在するものと、しないものとが交互に
配置されていることを特徴とする半導体集積回路装置。 - 【請求項１４】 請求項１３記載の半導体集積回路装置
において、 前記最外の素子形成領域を越えて延在しない第２電極の
端部には、隣の第２電極の引き出し部が配置されること
を特徴とする半導体集積回路装置。 - 【請求項１５】 請求項９もしくは請求項１０記載の半
導体集積回路装置において、 前記半導体集積回路装置は、さらに、 （ｃ）前記複数のメモリセルを囲むように形成された導
電性膜を有し、 前記素子形成領域は、前記第２方向に延在する前記導電
性膜の下まで延在していることを特徴とする半導体集積
回路装置。 - 【請求項１６】 （ａ）半導体基板表面に形成され、絶
縁膜によって区画された素子形成領域であって、 第１方向に延在する素子形成部を、前記第１の方向と垂
直な第２の方向に３以上有し、 前記３以上の素子形成部の端部を接続し、前記第２方向
に延在する接続部とを有する素子形成領域と、 （ｂ）前記素子形成領域上に形成されたメモリセルであ
って、 （ｂ1）第１絶縁膜を介して形成された第１導電性膜よ
りなる第１電極と、 （ｂ2）前記第１電極上に、第２絶縁膜を介して形成さ
れた第２導電性膜よりなる第２電極であって、前記第２
方向に延在する第２電極と、 （ｂ3）前記第２電極の両側の前記素子形成領域に形成
された半導体領域と、を含むメモリセルを複数有し、 前記３以上の素子形成部のうち、最外の素子形成部のメ
モリセルは、メモリセルとして機能しないことを特徴と
する半導体集積回路装置。 - 【請求項１７】 請求項１６記載の半導体集積回路装置
において、 前記半導体集積回路装置は、さらに、 （ｃ）前記メモリセルの上部に形成された配線と、 （ｄ）前記配線とメモリセルを電気的に接続するため
に、前記メモリセルの半導体領域上に形成された導電性
部と、を有し、 前記最外の素子形成部上には、前記導電性部が形成され
ていないことを特徴とする半導体集積回路装置。 - 【請求項１８】 請求項１６記載の半導体集積回路装置
において、 前記複数のメモリセルの第２電極は、前記最外の素子形
成部を越えて延在するものと、しないものとが交互に配
置され、 前記最外の素子形成部を越えて延在しない第２電極の端
部には、隣の第２電極の引き出し部が配置されることを
特徴とする半導体集積回路装置。 - 【請求項１９】 請求項１６記載の半導体集積回路装置
において、 前記半導体集積回路装置は、さらに、 （ｃ）前記複数のメモリセルを囲むように形成された導
電性膜を有し、 前記接続部は、前記導電性膜の下に形成されていること
を特徴とする半導体集積回路装置。 - 【請求項２０】 請求項１、２、４、６、８、１５およ
び１９のいずれか一項に記載の半導体集積回路装置にお
いて、 前記導電性膜は、フローティング状態であることを特徴
とする半導体集積回路装置。 - 【請求項２１】 請求項１〜２０のいずれか一項に記載
の半導体集積回路装置において、 前記半導体集積回路装置は、 前記メモリセルが形成される素子形成領域の周囲に、周
辺回路が形成される他の素子形成領域を有し、 前記素子形成領域と他の素子形成領域との間には、前記
絶縁膜が存在することを特徴とする半導体集積回路装
置。 - 【請求項２２】 半導体集積回路装置の製造方法であっ
て、 半導体素子が形成された半導体基板上に絶縁膜を形成す
る工程と、 前記絶縁膜に接続孔と配線溝とを形成する工程と、 前記接続孔及び配線溝の側壁に前洗浄保護膜を形成する
工程と、 前記半導体基板に前洗浄を行った後に、前記接続孔およ
び配線溝に導電膜を埋め込む工程と、 を有することを特徴とする半導体集積回路装置の製造方
法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001263736A JP3597495B2 (ja) | 2001-08-31 | 2001-08-31 | 半導体集積回路装置 |
| US10/196,166 US7095074B2 (en) | 2001-08-31 | 2002-07-17 | Semiconductor device with reduced memory leakage current |
| TW91117011A TW573363B (en) | 2001-08-31 | 2002-07-30 | Semiconductor integrated circuit device and manufacturing method of the same |
| KR1020020048872A KR100630407B1 (ko) | 2001-08-31 | 2002-08-19 | 반도체 집적 회로 장치 |
| US10/786,334 US7001808B2 (en) | 2001-08-31 | 2004-02-26 | Semiconductor integrated circuit device having a dummy conductive film and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001263736A JP3597495B2 (ja) | 2001-08-31 | 2001-08-31 | 半導体集積回路装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004179692A Division JP4939735B2 (ja) | 2004-06-17 | 2004-06-17 | 半導体集積回路装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2003078040A true JP2003078040A (ja) | 2003-03-14 |
| JP3597495B2 JP3597495B2 (ja) | 2004-12-08 |
| JP2003078040A5 JP2003078040A5 (ja) | 2005-04-28 |
Family
ID=19090446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001263736A Expired - Lifetime JP3597495B2 (ja) | 2001-08-31 | 2001-08-31 | 半導体集積回路装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US7095074B2 (ja) |
| JP (1) | JP3597495B2 (ja) |
| KR (1) | KR100630407B1 (ja) |
| TW (1) | TW573363B (ja) |
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| JP4171695B2 (ja) | 2003-11-06 | 2008-10-22 | 株式会社東芝 | 半導体装置 |
| JP4577680B2 (ja) * | 2004-04-13 | 2010-11-10 | エルピーダメモリ株式会社 | 半導体装置の製造方法 |
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| KR102530757B1 (ko) | 2016-01-18 | 2023-05-11 | 삼성전자주식회사 | 메모리 장치 |
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| US11385187B1 (en) | 2020-03-19 | 2022-07-12 | Kla Corporation | Method of fabricating particle size standards on substrates |
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| US5251168A (en) | 1991-07-31 | 1993-10-05 | Texas Instruments Incorporated | Boundary cells for improving retention time in memory devices |
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| DE69527633T2 (de) | 1995-10-23 | 2003-04-03 | Nokia Corp | Verfahren zur Paketdatenübertragung mit hybridem FEC/ARQ-Type-II-Verfahren |
| JPH1154730A (ja) | 1997-07-29 | 1999-02-26 | Sony Corp | 不揮発性半導体記憶装置およびその製造方法 |
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| JPH11265891A (ja) | 1999-01-28 | 1999-09-28 | Toshiba Corp | 半導体装置 |
| JP2001332708A (ja) | 2000-05-19 | 2001-11-30 | Nec Corp | 不揮発性半導体記憶装置及びその製造方法 |
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- 2001-08-31 JP JP2001263736A patent/JP3597495B2/ja not_active Expired - Lifetime
-
2002
- 2002-07-17 US US10/196,166 patent/US7095074B2/en not_active Expired - Lifetime
- 2002-07-30 TW TW91117011A patent/TW573363B/zh not_active IP Right Cessation
- 2002-08-19 KR KR1020020048872A patent/KR100630407B1/ko not_active IP Right Cessation
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| US8497176B2 (en) | 2006-06-30 | 2013-07-30 | Fujitsu Semiconductor Limited | Semiconductor device with STI and method for manufacturing the semiconductor device |
| JP5400378B2 (ja) | 2006-06-30 | 2014-01-29 | 富士通セミコンダクター株式会社 | 半導体装置と半導体装置の製造方法 |
| US8698253B2 (en) | 2006-06-30 | 2014-04-15 | Fujitsu Semiconductor Limited | Semiconductor device with STI and method for manufacturing the semiconductor device |
| US8912069B2 (en) | 2006-06-30 | 2014-12-16 | Fujitsu Semiconductor Limited | Semiconductor device with STI and method for manufacturing the semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100630407B1 (ko) | 2006-10-02 |
| US20040164375A1 (en) | 2004-08-26 |
| KR20030019880A (ko) | 2003-03-07 |
| JP3597495B2 (ja) | 2004-12-08 |
| US7001808B2 (en) | 2006-02-21 |
| TW573363B (en) | 2004-01-21 |
| US7095074B2 (en) | 2006-08-22 |
| US20030042520A1 (en) | 2003-03-06 |
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| Date | Code | Title | Description |
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|
| TRDD | Decision of grant or rejection written | ||
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
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| S531 | Written request for registration of change of domicile |
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