KR20090096064A - 종형 셀을 갖는 불휘발성 메모리 장치 및 그 제조방법 - Google Patents

종형 셀을 갖는 불휘발성 메모리 장치 및 그 제조방법 Download PDF

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Abstract

종형 낸드 플래시 메모리 소자에 관한 발명으로 종형 활성 영역에 플로팅 게이트와 컨트롤 게이트가 있는 플래시 메모리 소자 및 제조방법을 제공한다. 반도체 기판상에 트렌치를 형성 종형 활성 영역을 만들고, 상기 활성 영역 상에 터널 절연막을 형성후 종형 활성 영역 측벽에 플로팅 게이트 전극과 층간 유전막을 형성하고, 컨트롤 게이트 전극을 형성 종형 낸드 플래시 메모리 소자를 구현한다. 종형 플래시 메모리 소자 구조는 활성 영역이 종형으로 되어있어 단위 면적당 메모리 소자의 저장 용량을 증가시킬 수 있다.

Description

종형 셀을 갖는 불휘발성 메모리 장치 및 그 제조방법{NONVOLATILE MEMORY DEVICE HAVING VERTICAL CELL AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 종형 셀 구조를 갖는 플래시 메모리 소자의 구조 및 제조 방법에 관한 것이다. 보다 상세하게는, 종형 활성영역에 플래시 메모리 소자의 구조를 형성 단위 면적당 많은 셀을 확보할 수 있는 방법에 관한 것이다.
반도체 메모리 소자(semiconductor memory device)는 데이터를 저장해 두고 필요할 때 읽어볼 수 있는 기억장치이다. 상기 반도체 메모리 소자는 일반적으로 각 메모리 셀 내에 데이터가 로직 "0" 또는 "1"로서 저장된다. 상기 반도체 메모리 소자는 전원 공급되지 않는 경우 데이터를 잃어버리게 되는 휘발성 메모리 소자와, 전원이 공급되지 않더라도 저장된 데이터가 계속하여 유지되는 비휘발성 메모리 소자로 구분될 수 있다.
상기 비휘발성 메모리 소자의 한가지 유형으로 플래시 메모리 소자가 있다. 상기 플래시 메모리 소자는 전기적으로 소거가능하며 프로그래밍 가능한 판독 전용 메모리(Electrically Erasable Programmable Read Only Memory : EEPROM)로서, 상기 메모리는, 예를 들어, 컴퓨터, 디지털 카메라, MP3 플레이어, 게임 시스템, 메 모리 스틱(memory stick)등에 공통으로 이용될 수 있다. 상기 플래시 메모리 소자는 F-N 터널링(Fowler-Nordheim tunneling) 또는 열전자 주입(hot electron injection)에 의해 전기적으로 데이터의 입·출력을 제어한다.
상기 플래시 메모리 소자를 회로적 관점에서 살펴보면, N개의 셀 트랜지스터들이 직렬로 연결되어 단위 스트링(string)을 이루고 이러한 단위 스트링들이 비트 라인(bit line)과 접지 라인(ground line) 사이에 병렬로 연결되어 있는 구조를 갖는 낸드(NAND) 플래시 메모리 소자와, 각각의 셀 트랜지스터들이 비트 라인과 접지 라인 사이에 병렬로 연결되어 있는 구조를 갖는 노아(NOR) 플래시 메모리 소자로 구분할 수 있다. 상기 낸드 플래시 메모리 소자는 각 메모리 셀들을 고도로 집적화시키기에 유리하며, 상기 노아 플래시 메모리 소자는 고속 동작에 유리하다.
일반적인 낸드 플래시 메모리 장치의 셀 어레이는 워드 라인 및 비트 라인에 연결된 복수의 메모리 셀들을 포함한다. 상기 워드 라인은 컬럼 디코더에 의해서 구동되고, 비트 라인은 페이지 버퍼에 의해서 구동된다. 상기 각 메모리 셀 내에는 0 또는 1 데이터 즉, 1 비트 데이터가 저장될 수 있다.
최근에는 상기 낸드 플래시 메모리 소자의 저장 용량을 증가시키기 위하여, 다양한 방법들이 제시되고 있다. 도 1은 현재 널리 사용되고 있는 일반적인 평면형 플래시 메모리 셀 구조이다. 반도체 소자의 고집적화로 기존에 사용되고 있는 평면형 셀 구조는 트랜지스터 단채널의 문제로 거의 한계 상황에 왔다. 이러한 문제를 해결하기 위하여 다양한 구조의 셀이 제시 되고 있지만 확실한 후보군이 나타나고 있지 않다. 또한 기존 평면형 구조는 단채널 문제뿐만 아니라 셀 간의 간섭이 매우 증가되므로 상기 메모리 셀 내에 데이터를 저장하는 것이 용이하지 않다. 이와 같은 평면형 낸드 플래시 메모리 소자로는 대용량 및 신뢰할 수 있는 디바이스를 구현하는 것이 용이하지 않다.
본 발명의 목적은 이웃하는 셀 간의 간섭을 감소시키면서 낸드 플래시 메모리 소자에 다수의 셀을 형성할 수 있는 방법을 제공하는데 있다.
본 발명의 다른 목적은 종형 활성 영역을 이용하여 실질적인 채널 길이를 극대화하여 대용량 및 신뢰성이 우수한 디바이스를 만드는 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일실시예에 따른 낸드 플래시 소자의 제조 방법은, 반도체 기판 상에 종형 활성 영역을 만들고, 상기 활성 영역 상에 터널 유전막을 형성하고, 종형 활성 영역 측벽에 스페이서를 형성 플로팅 게이트를 만들고, 플로팅 게이트상에 층간 유전막을 만들고, 층간 유전막상에 컨트롤 게이트를 만드는 방법을 제공한다.
본 발명의 실시예들에 있어서, 상기 플로팅 게이트는 종형 활성 영역과 같은 높이를 같고, 플로팅 게이트가 스페이서 형태로 형성되는 반도체 구조를 형성하는 방법을 제공한다.
본 발명의 실시예들에 있어서, 활성 영역과 컨트롤 게이트가 접하는 부분은 불순물 정션으로 커버하여 읽고 쓰는 프로그램 동작이 원활하게 진행 될 수 있도록하는 구조를 갖는 반도체 형성 방법을 제공한다.
본 발명에 따른 반도체 장치 및 그 제조 방법에 대하여 첨부된 도면을 참조하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않은 범위 내에서 본 발명을 다양한 형태로 구현 할 수 있을 것이다.
상술한 것과 같이 본 발명에 의하면, 종형 활성 영역을 이용하여 플래시 메모리 셀을 형성하기 때문에, 반도체 기판의 단면적에 비하여 훨씬 많은 셀을 구현하면서도 유효 채널 길이를 길게 유지 할 수 있음으로 단채널 문제를 일으키지 않는 디바이스를 얻을 수 있다.
또한, 종형 활성 영역 측벽에 스페이서로 셀프 얼라인 형태로 플로팅 게이트 및 컨트롤 게이트를 만들 수 있음으로 미세 패턴을 만들기 쉬워 고집적 디바이스를 만들기 적합한 공정을 얻을 수 있다.
또한, 셀 형태가 종형 활성 영역 측면에 형성됨으로 이웃하는 셀간 프로그램을 수행 할 때 커플링의 영향을 감소시켜, 상기 낸드 플래시 메모리 소자의 특성을 향상시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
실시예 1
도 2 및 8은 본 발명의 일실시예에 따른 종형 플래시 메모리 소자 장치의 형성 공정 단면도이다.
도 2를 참조하면, 본 발명에 따른 반도체 장치는, 기판 (100)상에 종형 활성 영역을 만들 수 있는 마스크 (110) 막을 형성한다. 기판 (100)은 실리콘 웨이퍼 또는 SOI 기판과 같은 반도체 기판을 포함한다.
상기 기판(100)상에 마스크막을 형성하기 위해서는 버퍼링 역할을 하는 패드 산화막(105)를 형성한다. 패드 산화막 (105)은 열산화(thermal oxidation) 공정을 이용하여 100 옹스트롱에서 200 옹스트롱 정도 형성한다.
상기 패드 산화막 (105) 상에 활성 영역 마스크막 (110)을 형성 한다. 마스크막 (110) 물질로는 질화막 또는 기판과 식각 선택비가 다른 물질을 사용한다. 본 발명에서는 마스크막 (110)으로 질화막을 사용한다. 질화막 형성은 화학기상증착 (CVD) 방법으로 진행하고 두께는 2000 옹스트롱 정도로 형성한다. 소정의 사진 식각 공정을 통하여 종형 활성 영역이 되는 부위만 마스크 (110)층을 남기고 나머지 는 제거한다.
도 3을 참조하면, 상기 마스크막(110)를 마스크로 사용하여 기판안에 확산 불순물층(115)을 형성한다. 확산 불순물층 (115)은 추후 형성되는 게이트들과 기판이 접할 때 읽고 쓰는 프로그램 동작 때 오동작을 막아주는 역할을 한다. 불순물로 N 형 불순물로 As를 사용하고 불순물 깊이는 종형 활성 영역의 크기에 맞추어 에너지를 정하여 형성한다. 불순물 주입후 적절한 열처리 공정으로 확산 불순물층 (115)을 만들어 주어야 한다.
도 4를 참조하면, 마스크막 (110) 측벽에 스페이서 (120)를 형성하고 이방성 식각을 통하여 기판에 트렌치 홀 (125)을 형성한다. 홀 깊이는 확산 불순물층 (115)를 넘지 않게 형성한다. 형성 방법은 이방성 건식 식각으로 진행하여 홀을 형성한 다음 표면 처리를 위하여 습식 세정이나 습식 식각을 실시한다. 활성영역 계면은 채널 및 소오스 드레인이 될 영역임으로 습식 식각이나 열처리를 하여 홀 형성시 받은 데미지를 복원 시켜 주어야 한다.
도 5를 참조하면, 마스크막 (110) 및 스페이서 (120)를 제거한다. 제거는 습식 식각 공정으로 하여 기판상에 데미지가 없게 한다. 마스크막 (110) 제거후 종형 기판 상부에 확산 불순물층 (115)를 만들어 주기 위하여 불순물을 주입한다. 이때 홀 안쪽에는 이미 형성하였으나 공정 편의상 앞 공정 (도 3)을 진행하지 않고 여기서 함께 진행 하여도 무방하다. 그러나 종형 하부에 형성되는 확산 불순물층은 하부를 감싸는 구조가 되어야 하기 때문에 도 3 공정을 진행을 진행하지 않고 진행하기는 매우 어려운 공정이 된다. 확산 불순물층 (115)은 앞에서 설명한 것과 같은 역할을 한다. 확산 불순물층 (115) 형성후 종형 활성 영역 상부 및 리세스 홀 상에 소오스 드레인층 (130)을 형성한다. 소오스 드레인층(130)은 플로팅 게이트 형성이후에도 형성 할 수 있다. 디자인 룰이나 터널 산화막에 영향을 주지 않는다면 추후 형성해도 좋으나 미세한 구조를 만들고자하면 게이트 형성전 만드는 것이 좋다. 소오스 드레인층 (130)은 앞서 형성한 확산 불순물층 (115) 위에 형성 되도록 에너지를 조절하고 리세스홀 상에 있는 소오스 드레인(115)은 확산 불순물층 (115)보다 측면으로 형성 되지 않도록 해야 한다. 소오스 드레인층(130)은 확산 불순물층보다 불순물 농도가 높다.
도 6을 참조하면, 기판(100)상에 터널 산화막 (135)을 형성한다. 터널 산화막 (135)은 열산화막 공정으로 50 옹스트롱에서 100 옹스트롱 사이의 두께로 형성한다. 터널 산화막 (135)은 매우 막질이 좋고 내구성이 강해야 수많은 읽기 쓰기 프로그램 동작에도 디바이스에 문제를 일으키지 않음으로 매우 깨끗하고 막질이 좋아야 한다. 이러한 특성을 얻기 위해서는 습식 할로겐 산화법을 이용하여 터널 산화막을 형성 할 수 있다.
도 7을 참조하면, 종형 측벽 및 리세스 홀안에 플로팅 게이트막 (140)을 형성한다. 플로팅 게이트막 (140)은 폴리실리콘으로 화학적 기상 증착법(CVD)으로 형성한다. 폴리 실리콘 두께는 500 옹스트롱에서 1500 옹스트롱 사이의 값으로 증착하고 이방성 식각을 통하여 종형 측벽에 스페이서 형태로 형성한다. 스페이서의 크기는 실직적인 플로팅 게이트의 면적이 되어 추후 형성될 컨트롤 게이트와 결합되어 터널링 효율을 결정하는 파라미터가 된다. 터널링 효율은 커플링 비 (coupling ratio)에 의해서 결정되는데 커플링 비(coupling ratio)는 플로팅 게이트의 전하 축적량 (capacitance)과 컨트롤 게이트의 전하 축적량 (capacitance)의합이 분모가 되고 컨트롤 게이트 전하 축적량이 분자가 되는 함수 형식을 취함으로 컨트롤 게이트보다 플로팅 게이트 면적이 적으면 컨트롤 게이트에 고전압을 가하지 않고도 커플링 비(coupling ratio)를 쉽게 올릴 수 있음으로 측벽 면적을 적게 형성하는 것이 좋다. 그럼으로 도면에서 보는 것보다 종형 측벽 중앙부까지 내려오게 형성 할 수 있다. 이러한 경우 추후 형성될 컨트롤 게이트가 채널 부위와 접하면 디바이스 오동작을 일으킬 수 있음으로 앞에서 실시한 확산 불순물층 (115)이 잘 커버 할 수 있도록 형성해야 한다.
상기 플로팅 게이트막 (140)상에 층간유전막(145)을 형성한다. 층간 유전막은 앞서 형성한 터널 산화막보다 유전율이 높으면 커플링 비를 쉽게 올리 수 있음으로 터널 산화막보다 높은 ONO 물질이나 강유전체 물질인 알루미늄 산화막 (Al2O3), 하프늄 산화막 (Hf2O3) 등을 쓸 수 있다. 층간 유전막(145) 두께는 100 옹스트롱에서 200 옹스트롱 사이의 두께로 형성한다.
상기 층간 유전막 (145)상에 컨트롤 게이트 (150)를 형성한다. 컨트롤 게이트막질은 폴리 실리콘 또는 메탈 금속층으로 형성 할 수 있다. 컨트롤 게이트의 면적은 앞에서 언급했듯이 커플링 비를 올리는데 많은 기여를 함으로 플로팅 게이트 면적보다 크게 형성하면 좋다. 본 발명에서는 종형 구조의 특성상 일정한 두께로 컨트롤 게이트막을 데포하고 CMP 공정 및 이방성 식각으로 전극을 분리하는 방법으로 형성한다. 그러면 컨트롤 게이트가 플로팅 게이트를 감싸는 구조로 형성되어 면 적이 커짐으로 읽고 쓰는 프로그램 동작시 컨트롤 게이트에 높은 전압을 가하지 않더라도 쉽게 디바이스를 동작 시킬 수 있고 고압의 많은 승압 회로를 구현하지 않더라도 플래시 메모리를 동작 시킬 수 있음으로 고집적 디바이스를 만들 수 있다.
컨트롤 게이트 (150) 사이에 있는 갭을 충진시키는 갭필 (155)층을 형성한다. 갭필 (155)층으로는 HDP,USG 등 갭필 능력이 좋은 물질을 사용 한다.
도 8을 참조하면, 상기 구조물 상에 층간 절연막 (160)를 형성한다. 층간 절연막 (160)은 HDP, BPSG, PE-TEOS 등을 사용한다.
층간 절연막 (160)을 형성후 사진 식각 공정을 통하여 메탈 콘택을 형성한다. 메탈 콘택 형성후 메탈 콘택 플러그 및 메탈 라인 (165)를 형성한다. 메탈 라인(165) 물질로는 전도성이 강한 알루미늄 텅스텐 구리 등 디바이스가 요구하는 특성에 따라서 선택하고 선택되는 물질에 따라서 콘택홀 형성 공정 및 금속 물질을 채우는 공정은 달리 할 수 있다.
추후 공정은 도면에는 나타나 있지 않지만 반도체 일반적인 공정으로 다수의 금속 배선 및 배선을 보호 절연 시키는 금속층 절연막 및 디바이스 전체를 보호해줄 수 있는 보호막 공정을 실시하고 시스템과 전기적으로 연결할 수 있는 연결 패드를 형성하는 공정을 실시하면 원하는 반도체 디바이스가 만들어진다.
실시예 2
도 9 내지 15는 본 발명의 따른 다른 실시예에 의해서 만들어진 종형 플래시 메모리 소자 장치의 형성 공정 단면도이다. 본 실시예의 형성 공정의 대부분은 실 시예 1에 대한 설명을 동일하게 적용 할 수 있음으로 많은 부분은 생략하거나 특징적인 부분만 강조하여 설명한다.
도 9를 참조하면, 본 발명에 따른 반도체 장치는, 기판 (200)상에 종형 활성 영역을 만들 수 있는 마스크 (210) 막을 형성한다. 기판 (200)은 실리콘 웨이퍼 또는 SOI 기판과 같은 반도체 기판을 포함한다.
상기 기판(200)상에 마스크막을 형성하기 위해서는 버퍼링 역할을 하는 패드 산화막(205)를 형성한다. 패드 산화막 (205)은 열산화(thermal oxidation) 공정을 이용하여 100 옹스트롱에서 200 옹스트롱 정도 형성한다. 패드 산화막 (205)은 마스크막을 형성시 물리적 스트레스를 흡수하는 역할을 수행한다.
상기 패드 산화막 (205) 상에 활성 영역 마스크막 (210)을 형성 한다. 마스크막 (210) 물질로는 질화막 또는 기판 (200)과 식각 선택비가 다른 물질을 사용한다. 본 발명에서는 마스크막 (210)으로 질화막 또는 폴리 실리콘 막으로 사용한다. 폴리 실리콘막은 기판에 스트레스를 주지 않지만 기판 식각시 식각이 될 수 있음으로 불순물 등을 다르게 처리하여 식각율이 다르게 처리하면 스트레스를 기판에 주지 않아서 좋다. 실리콘 막이나 질화막 형성은 화학기상증착 (CVD) 방법으로 진행하고 두께는 2000 옹스트롱 정도로 형성한다. 소정의 사진 식각 공정을 통하여 종형 활성 영역이 되는 부위만 마스크 (210)층을 남기고 나머지는 제거한다.
도 10을 참조하면, 상기 마스크막(210)를 마스크로 사용하여 기판안에 확산 불순물층(215)을 형성한다. 확산 불순물층은 추후 형성되는 게이트들과 기판이 접할 때 읽고 쓰는 프로그램 동작시 오동작을 막아주는 역할을 한다. 불순물로 N 형 불순물로 As를 사용하고 불순물 깊이는 종형 활성 영역의 크기에 맞추어 에너지를 정하여 형성한다. 불순물 주입후 적절한 열처리 공정으로 불순물 확산층 (215)을 만들어 주어야 한다.
도 11을 참조하면, 마스크막 (210) 측벽에 스페이서 (220)를 형성하고 이방성 식각을 통하여 기판에 트렌치 홀 (225)을 형성한다. 홀 깊이는 확산 불순물층 (215)를 넘지 않게 형성한다. 형성 방법은 이방성 건식 식각으로 진행하여 홀을 형성한 다음 표면 처리를 위하여 습식 세정이나 습식 식각을 실시한다. 활성영역 계면은 채널 및 소오스 드레인이 될 영역임으로 습식 식각이나 열처리를 하여 홀 형성시 받은 데미지를 복원 시켜 주어야 한다.
도 12를 참조하면, 마스크막 (210) 및 스페이서 (220)를 제거한다. 제거는 습식 식각 공정으로 하여 기판상에 데미지가 없게 한다. 마스크막 (210) 제거후 종형 기판 상부에 확산 불순물층 (215)를 만들어 주기 위하여 불순물을 주입한다. 이때 홀 안쪽에는 이미 형성하였으나 공정 편의상 앞 공정 (도 10)을 진행하지 않고 여기서 함께 진행 하여도 무방하다. 확산 불순물층 (215)은 앞에서 설명한 것과 같은 역할을 한다. 종형 활성 영역 상부 및 리세스 홀 상에 소오스 드레인층 (230)을 형성한다. 소오스 드레인층(230)은 플로팅 게이트 형성이후에도 형성 할 수 있으나 디자인 룰이나 터널 산화막에 영향을 주지 않는다면 추후 형성해도 좋으나 미세한 구조를 만들러고하면 게이트 형성전 만드는 것이 좋다.
도 13을 참조하면, 기판(200)상에 터널 산화막 (235)을 형성한다. 터널 산화막 (235)은 열산화막 공정으로 50 옹스트롱에서 100 옹스트롱 사이의 두께로 형성 한다. 터널 산화막 (235)은 매우 막질이 좋고 내구성이 강해야 수많은 프로그램 동작에도 디바이스에 문제를 일으키지 않음으로 매우 깨끗하고 막질이 좋아야 한다. 이러한 특성을 얻기 위해서는 습식 할로겐 산화법을 이용하여 터널 산화막을 형성 할 수 있다.
도 14를 참조하면, 종형 측벽 및 리세스 홀안에 플로팅 게이트막 (240)을 형성한다. 플로팅 게이트막 (240)은 폴리실리콘으로 화학적 기상 증착법(CVD)으로 형성한다. 폴리 실리콘 두께는 500 옹스트롱에서 1500 옹스트롱 사이의 값으로 증착하고 CMP 공정 및 이방성 식각으로 전극을 분리하는 방법으로 형성한다. 그러면 제 1 실시예와 다르게 종형 활성 영역 상부 끝까지 플로팅 게이트가 형성되어 유효 채널 길이가 커지고 추후 형성될 컨트롤 게이트가 채널과 접하지 않아서 디바이스 동작시 오동작을 일으키지 않는다. 제 1 실시예에서는 이러한 문제를 해결하기 위하여 확산 불순물 (215)층을 형성하였으나 본 발명에서처럼 컨트롤 게이트가 채널 영역과 접하지 않는다면 종형 상층부에 있는 확산 불순물층 (215)를 없애도 된다. 그러나 본 발명에서는 디바이스의 확실한 동작을 위해서 종형 상층부에도 확산 불순물층 (215)을 형성 한다. 본 발명의 실시예는 앞에서 언급한 장점이 있지만 플로팅 게이트 전극 면적과 컨트롤 게이트 면적이 비슷하여 커플링 비를 올리는 효과가 약간 부족하다.
상기 플로팅 게이트막 (240)상에 층간유전막(245)을 형성한다. 층간 유전막은 앞서 형성한 터널 산화막보다 유전율이 높으면 커플링 비를 쉽게 올리 수 있음으로 터널 산화막보다 높은 ONO 물질이나 강유전체 물질인 알루미늄 산화막 (Al2O3)나 하프늄 산화막 (Hf2O3) 등을 쓸 수 있다. 층간 유전막(245) 두께는 100 옹스트롱에서 200 옹스트롱 사이의 두께로 형성한다.
상기 층간 유전막 (245)상에 컨트롤 게이트 (250)를 형성한다. 컨트롤 게이트막질은 폴리 실리콘 또는 메탈 금속층으로 형성 할 수 있다. 일정한 두께로 컨트롤 게이트막 (250)을 데포하고 CMP 공정 및 이방성 식각으로 전극을 분리하는 방법으로 형성한다. 그러면 컨트롤 게이트가 플로팅 게이트 상에 있는 구조로 형성되어 컨트롤 게이트가 채널과 접하지는 않는다.
컨트롤 게이트 (250) 사이에 있는 갭을 충진시키는 갭필공정이 잘 될 수 있도록 컨트롤 게이트 (250)상에 갭필 스페이서(255)을 형성한다. 갭필 스페이서는 갭필이 잘 될 수 있는 구조를 만들어 준다. 제 1 실시예처럼 컨트롤 게이트 상부면이 곡선 구조를 가지고 있지 않기 때문에 스페이서가 필요하나 개필이 잘된다면 공정을 생략할 수 있다.
상기 갭필 스페이서 (255)상에 갭필층(258)을 형성한다. 갭필층 (258)으로는 HDP,USG 등 갭필 능력이 좋은 물질을 사용 한다.
도 15을 참조하면, 상기 구조물 상에 층간 절연막 (260)를 형성한다. 층간 절연막 (260)은 HDP, BPSG, PE-TEOS 등을 사용한다.
층간 절연막 (260)을 형성후 사진 식각 공정을 통하여 메탈 콘택을 형성한다. 메탈 콘택 형성후 메탈 콘택 플러그 및 메탈 라인 (265)를 형성한다. 메탈 라인 (265) 물질로는 전도성이 강한 알루미늄 텅스텐 구리 등 디바이스가 요구하는 특성에 따라서 선택하고 선택되는 물질에 따라서 콘택홀 형성 공정 및 금속 물질을 채우는 공정은 달리 할 수 있다.
추후 공정은 도면에는 나타나 있지 않지만 반도체 일반적인 공정으로 다수의 금속 배선 및 배선을 보호 절연 시키는 금속층 절연막 및 디바이스 전체를 보호해줄 수 있는 보호막 공정을 실시하고 시스템과 전기적으로 연결할 수 있는 연결 패드를 형성하는 공정을 실시하면 원하는 반도체 디바이스가 만들어진다.
상기의 실시예 들처럼 종형 비휘발성 플래시 메모리 장치는, 종형 활성 영역 상부에 형성되는 소오스 드레인과, 종형 하부 리세스 홀 안에 형성되는 소오스 드레인을 사이에 두고 직각 방향으로 채널이 형성되어 채널의 길이를 작게 하지 않고도 셀 면적을 축소 할 수 있다. 그리고 인접 셀 들이 소오스 드레인을 공유하고 있기 때문에 별개로 배선을 행할 필요가 없어 간단한 배선 구조를 실현 할 수 있다. 플로팅 게이트를 셀프 얼라인 (self align)으로 형성할 수 있어 공정이 간단하고 미세 패턴으로 만들 수 있다.
상기 설명한 것과 같이, 종형 비휘발성 플래시 메모리 장치는 대용량이 필요한 고집적 제품에 적합하고, 커플링 비(coupling ratio)가 높은 구조를 쉽게 얻을 수 있어 다수의 승압회로 없이도 플래시 동작을 실현 할 수 있다. 이로인해, 주위 셀 간섭에 의한 동작 오류를 감소시키면서도 낸드 플래시 메모리 소자 내에 다수의 데이터를 저장할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명했지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역 으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경 시킬 수 있음을 이해할 수 있을 것이다.
도 1은 종래의 기술로 만들어진 낸드 플래시 메모리 소자의 셀 단면도.
도 2 및 8은 본 발명의 일실시예에 따른 낸드 플래시 메모리 소자의 각 셀 제조 순서를 설명하기 위한 단면도.
도 9 및 15는 본 발명의 다른 실시예에 따라 낸드 플래시 메모리 소자의 각 셀 제조 방법을 설명하기 위한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
100, 200: 반도체 기판 105, 205: 패드 산화막
110, 210: 활성 영역 마스크 115, 215: 확산 불순물층
120, 220: 스페이서 125, 225: 리세스 홀
130, 230: 소오스 드레인 135, 235: 터널 유전막
140, 240: 플로팅 게이트 전극 145, 245: 층간 유전막
150, 250: 컨트롤 게이트 전극 155, 258: 갭필 층
255: 갭필 스페이서 160, 260: 층간 절연막
165, 265: 금속 메탈 배선

Claims (8)

  1. 반도체 기판상에 형성된 다수의 종형(L자) 활성 영역과,
    상기 종형 활성 영역 상부 및 측 하부에 형성된 소오스 드레인과,
    상기 종형 활성 영역 측벽에 형성된 터널 유전막과,
    상기 터널 산화막 상에 형성된 플로팅 게이트 전극과,
    상기 플로팅 게이트 전극상에 형성된 층간 유전막과,
    상기 층간 절연막 및 플로팅 게이트 전극을 감싸며 종형 상부를 넘지 않게 형성된 컨트롤 게이트를 갖는 것이 특징인 반도체 장치.
  2. 제1항에 있어서, 상기 플로팅 게이트 전극은 컨트롤 게이트 전극 크기보다 작은 것이 특징인 반도체 장치.
  3. 제1항에 있어서, 상기 플로팅 게이트는 측벽에 스페이서 형태로 형성된 것이 특징인 반도체 장치.
  4. 제1항에 있어서, 상기 플로팅 게이트 전극은 컨트롤 게이트 전극과 크기가 같은 것이 특징인 반도체 장치.
  5. 반도체 기반상에 트렌치를 형성 종형 활성 영역을 형성하는 공정과,
    상기 종형 상부 및 트렌치 하부에 소오스 드레인을 형성하는 공정과,
    상기 종형 활성 영역 측벽에 터널 유전막을 형성하는 공정과,
    상기 터널 유전막 상에 플로팅 게이트 전극을 형성하는 공정과,
    상기 플로팅 게이트 전극상에 층간 유전막을 형성하는 공정과,
    상기 층간 유전막과 플로팅 게이트를 감싸며 종형 상부를 넘지 않는 구조를 갖는 컨트롤 게이트를 형성하는 것이 특징인 반도체 제조 방법.
  6. 제5항에 있어서, 상기 플로팅 게이트는 셀프 얼라인으로 형성되는 것이 특징인 반도체 제조 방법.
  7. 제5항에 있어서, 상기 플로팅 게이트는 스페이서 형성 공정을 사용하는 것이 특징인 반도체 제조방법.
  8. 제5항에 있어서, 상기 플로팅 게이트 컨트롤 게이트는 같은 크기의 측벽으로 형성하는 것이 특징인 반도체 제조방법.
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