JP2006086363A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】 半導体基板主面上の段差に起因するフローティングゲート材のエッチング不足による残渣の発生を防止する。
【解決手段】 半導体基板主面上にアシストゲート及びキャップ絶縁膜を積層した半導体装置において、前記アシストゲートのゲート長よりも小さな長さで前記キャップ絶縁膜を形成し、前記半導体基板主面上から前記アシストゲート及びキャップ絶縁膜の側面にわたってフローティングゲートを形成する。また、その製造方法では、前記アシストゲートのゲート長よりも小さな長さで前記キャップ絶縁膜を形成する工程と、前記半導体基板主面上から前記アシストゲート及びキャップ絶縁膜の側面にわたってフローティングゲートを形成する工程とを有する。
【選択図】 図4
【解決手段】 半導体基板主面上にアシストゲート及びキャップ絶縁膜を積層した半導体装置において、前記アシストゲートのゲート長よりも小さな長さで前記キャップ絶縁膜を形成し、前記半導体基板主面上から前記アシストゲート及びキャップ絶縁膜の側面にわたってフローティングゲートを形成する。また、その製造方法では、前記アシストゲートのゲート長よりも小さな長さで前記キャップ絶縁膜を形成する工程と、前記半導体基板主面上から前記アシストゲート及びキャップ絶縁膜の側面にわたってフローティングゲートを形成する工程とを有する。
【選択図】 図4
Description
本発明は、半導体装置及びその製造方法に関し、特に、段差を有する導体膜が形成される半導体装置に適用して有効な技術に関するものである。
近年では、様々の機器にデジタル信号処理が採り入れられており、こうしたデジタル信号データの保存、或いはデジタル信号処理のプログラムの格納を行なう記憶装置として、電気的書き換えが可能で待機電流を必要としない不揮発性半導体記憶装置の需要が拡大している。
従来の不揮発性記憶回路に用いられているメモリセルは、半導体基板主面上に絶縁膜を介して形成した導電性のフローティンクゲートを形成し、このフローティングゲートにゲート間絶縁膜を介してコントロールゲートを積層したスタックゲート構造を採用している。この不揮発性メモリセルは、データの書き込みではコントロールゲートに十数∨以上という高電圧を印加してチャネルホットエレクトロンをフローティングゲートに注入し、データの消去では半導体基板に高電圧を印加してトンネリング現象でフローティングゲートの電子を引き抜いている。
半導体記憶装置では、微細化が進むことによって集積度が向上し、より大容量の記憶回路を単一の半導体チップに搭載することが可能となる。このため、画像データ更には動画データといったデータ量の大きな情報分野にも、不揮発性半導体記憶装置が用いられることから、大容量のデータを短時間に処理するために、書込み・読出し等の処理速度の向上が求められている。
不揮発性半導体記憶装置の処理速度を高速化するためには、コントロールゲートに印加された電圧を効率よくフローティングゲートに伝達して、メモリセルの書込み消去時、特に消去時に内部動作電圧を低下させることが望ましい。即ち、コントロールゲートに印加される電圧と、それによってフローティングゲートに印加される電圧との比となるカップリング比を増大させることが望ましい。
カップリング比は、フローティングゲート−基板間の容量C1、フローティングゲート−コントロールゲート間の容量C2、アシストゲート−フローティングゲート間の容量Cag、隣接するフローティングゲート間の容量Cfgによって、C2/(C1+C2+Cag+Cfg)の式で表される。
このためカップリング比を増大させる方法として、コントロールゲート−フローティングゲートとの対向部分の面積を増加させて、フローティングゲート−コントロールゲート間の容量C2を増加させることが考えられる。このため、フローティングゲート−基板間の容量C1を増加させずに、フローティングゲートの面積を極力広く確保するために、アシストゲートの側面にフローティングゲートを延在させることが考えられた。
例えば下記特許文献1、2には、フローティングゲート及びコントロールゲートに加えて第3ゲートを設けて、メモリセル面積を縮小し、動作速度の向上を図った不揮発性半導体記憶装置が開示されている。
しかし、前述したフローティングゲートのパターニングでは、レジストマスクを用いてコントロールゲートをドライエッチング加工した後にレジストマスクを除去し、パターニングしたコントロールゲートをマスクとしたドライエッチングにより、ゲート間絶縁膜及びフローティングゲートをパターニングしている。
このため、前述したフローティングゲートをアシストゲートの側面に延在させた構造では、アシストゲートとそのキャップ絶縁膜の高さによって大きな段差が生じるため、フローティングゲートのドライエッチングによる異方性の加工では、前記段差部分の下部でエッチングが不足してしまい、フローティングゲート材の残渣を生じることがある。このフローティングゲート材の残渣によって、隣接するフローティングゲート間が短絡し、不良が発生してしまうという問題がある。
また、こうしたフローティングゲート材の残渣を除去するために、短時間の等方性エッチングによる洗浄処理を行なっているが、この洗浄処理では、同時にコントロールゲートも浸食を受けることから、過剰な処理を行なうことができないため、洗浄処理によって除去することのできる残渣の量には限界があるという問題がある。
本発明の課題は、これらの問題点を解決し、半導体基板主面上の段差に起因するフローティングゲート材のエッチング不足による残渣の発生を防止することが可能な技術を提供することにある。
本発明の前記ならびにその他の課題と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
本発明の前記ならびにその他の課題と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
半導体基板主面上に下層部分と上層部分とからなる積層構造を形成した半導体装置において、前記積層構造の上層部分の幅を下層部分よりも小さな長さとして、階段状に前記積層構造を形成し、前記半導体基板主面上から前記積層構造の側面にわたって導体膜を形成する。
半導体基板主面上に下層部分と上層部分とからなる積層構造を形成した半導体装置において、前記積層構造の上層部分の幅を下層部分よりも小さな長さとして、階段状に前記積層構造を形成し、前記半導体基板主面上から前記積層構造の側面にわたって導体膜を形成する。
より具体的には、半導体基板主面上にアシストゲート及びキャップ絶縁膜を積層した半導体装置において、前記アシストゲートのゲート長よりも小さな長さで前記キャップ絶縁膜を形成し、前記半導体基板主面上から前記アシストゲート及びキャップ絶縁膜の側面にわたってフローティングゲートを形成する。
また、その製造方法では、前記アシストゲートのゲート長よりも小さな長さで前記キャップ絶縁膜を形成する工程と、前記半導体基板主面上から前記アシストゲート及びキャップ絶縁膜の側面にわたってフローティングゲートを形成する工程とを有する。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
(1)本発明によれば、フローティングゲートに生じる段差を緩和することができるという効果がある。
(2)本発明によれば、上記効果(1)により、フローティングゲート材のエッチング不足による残渣の発生を防止することができるという効果がある。
(3)本発明によれば、上記効果(2)により、フローティングゲート間が短絡を防止することができるという効果がある。
(4)本発明によれば、上記効果(3)により、フローティングゲートをアシストゲートの上面まで延在させることが可能になるという効果がある。
(5)本発明によれば、上記効果(4)により、カップリング比を向上させることができるという効果がある。
(6)本発明によれば、上記効果(5)により、不揮発性半導体記憶装置の処理速度を向上させることができるという効果がある。
(1)本発明によれば、フローティングゲートに生じる段差を緩和することができるという効果がある。
(2)本発明によれば、上記効果(1)により、フローティングゲート材のエッチング不足による残渣の発生を防止することができるという効果がある。
(3)本発明によれば、上記効果(2)により、フローティングゲート間が短絡を防止することができるという効果がある。
(4)本発明によれば、上記効果(3)により、フローティングゲートをアシストゲートの上面まで延在させることが可能になるという効果がある。
(5)本発明によれば、上記効果(4)により、カップリング比を向上させることができるという効果がある。
(6)本発明によれば、上記効果(5)により、不揮発性半導体記憶装置の処理速度を向上させることができるという効果がある。
以下、本発明の実施の形態を説明する。なお、実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
(実施の形態1)
図1は、本発明の一実施の形態である半導体装置に搭載される不揮発性記憶回路を示す回路図である。
(実施の形態1)
図1は、本発明の一実施の形態である半導体装置に搭載される不揮発性記憶回路を示す回路図である。
この不揮発性記憶回路では、フローティングゲートとコントロールゲートとを積層した記憶素子部分とアシストゲートのスイッチ素子部分とを直列接続した不揮発性記憶素子のメモリセルMCを、行列状に複数配置したメモリセルアレイとなっている。各メモリセルMCは、図1中の左右方向(以下、行方向という)に連続して直列接続され、各メモリセルMCのノードには図1中の上下方向(以下、行方向という)に延在するローカルデータ線LDLが接続されている。
ローカルデータ線LDLは列方向に隣接するメモリセルMCのノードを接続し、その一端はスイッチ素子ST1,ST2を介して、メモリセルアレイ間を接続するグローバルデータ線GDLに接続され、その他端はスイッチ素子ST3,ST4を介して共通ソース線SLに接続されている。
行方向に隣接するメモリセルMCのコントロールゲートは行方向に延在するワード線WLに接続されており、列方向に隣接するメモリセルMCのアシストゲートは列方向に延在するアシストゲート線に接続されており、図中の左から1列目の上げ線を奇数列とすると奇数列のアシストゲート線はメモリセルアレイの一端側でアシストゲート線AGL1に共通接続され、同様に、図中の左から2列目を偶数列とすると偶数列のアシストゲート線はメモリセルアレイの他端側でアシストゲート線AGL2に共通接続されている。
即ち、奇数列アシストゲート線に接続されたメモリセルMCの処理を行なう場合には、スイッチ素子ST1とスイッチ素子ST4とをオンにして、スイッチ素子ST2とスイッチ素子ST3とをオフにした状態として、アシストゲートの操作はアシストゲート線AGL1を使用する。同様に、偶数列のメモリセルMCの処理を行なう場合には、スイッチ素子ST2とスイッチ素子ST3とをオンにして、スイッチ素子ST1とスイッチ素子ST4とをオフにした状態でアシストゲートの操作はアシストゲート線AGL2を使用する。
図2及び図3は、メモリセルアレイを示す部分平面図であり、図4は図2中のa−a´線に沿った縦断面図である。なお、図3では、コントロールゲート、フローティングゲート及びスペーサを除いて、アシストゲートとキャップ絶縁膜とソース領域,ドレイン領域との配置を示してある。
本実施の形態の半導体装置では、半導体基板を例えば溝状の素子分離領域によって区分した活性領域にメモリセルアレイが形成され、複数のメモリセルが図2或いは図3中の左右方向(以下、行方向という)に直列接続されてメモリセルの行が、図2或いは図3中の上下方向(以下、列方向という)に複数行形成されている。
各メモリセルでは、図4の縦断面図に示すように、単結晶シリコン等を用いた半導体基体1にn型分離層2及びp型ウェル3を形成し、必要に応じてしきい値電圧調整用のイオン注入等を行なった半導体基板に、ソース領域或いはドレイン領域となるn型半導体領域4を形成してある。本実施の形態のメモリセルでは、隣接するメモリセルとの間でn型半導体領域4を共通化し、加えて個別のメモリセルにはコンタクトを設けないことにより、メモリセルのサイズを縮小している。
このn型半導体領域4間の半導体基板主面上に、膜厚9nm程度の熱酸化によるゲート絶縁膜5を介して多結晶シリコンからなるアシストゲート6が配置され、アシストゲート6の上面は酸化シリコンからなるキャップ絶縁膜7によって覆われており、アシストゲート6及びキャップ絶縁膜7の側面は酸化シリコンからなるスペーサ8によって覆われている。
アシストゲート6間の半導体基板主面上には熱酸化によるトンネル絶縁膜9を介して多結晶シリコンからなるフローティングゲート10が形成され、フローティングゲート10は、キャップ絶縁膜7及びスペーサ8を介してアシストゲート6の側面及び上面に延在している。フローティングゲート10をアシストゲート6或いはキャップ絶縁膜7の側面及び上面に延在させることによって、フローティングゲート10の面積を増加させ、カップリング比を向上させている。
フローティングゲート10上には、酸化シリコン膜、窒化シリコン膜、酸化シリコン膜からなるONO積層膜を用いたゲート間絶縁膜11を介して、多結晶シリコン膜12aにシリサイド膜12bを積層したコントロールゲート12を形成し、全面を層間絶縁膜13によって被覆する。夫々のメモリセルのコントロールゲート12は、図2に示すように、行方向に隣接する他のメモリセルのコントロールゲート12と一体に形成されて行方向に延在するワード線WLとして機能している。
図3に示すように、夫々のメモリセルのアシストゲート6は、列方向に隣接する他のメモリセルのアシストゲート6と一体に形成されて列方向に延在するアシストゲート線AGL1,AGL2として機能している。また、夫々のメモリセルのn型半導体領域4は、列方向に隣接する他のメモリセルのn型半導体領域4と一体に形成され、列方向に延在するローカルデータ線LDLとして機能し、層間絶縁膜13上に形成されるGDLと、選択素子ST1,ST2,ST3,ST4を介して接続されている。
従来のメモリセルでは、チャネル長方向のアシストゲート6の長さであるゲート長と同じ長さでキャップ絶縁膜7が形成されていたため、アシストゲート6とキャップ絶縁膜7とによってフローティングゲート10に生じる段差が大きいために、フローティングゲート材のエッチング不足による残渣の発生を防止することができなかった。
これに対して、本実施の形態のメモリセルでは、アシストゲート6のゲート長よりも小さな長さでキャップ絶縁膜7を形成してある。具体的には図4に示す縦断面図のアシストゲート6のゲート長は200nm程度でありキャップ絶縁膜7の長さは160nm程度と、図中の左右夫々20nm程度アシストゲート6の側面よりもキャップ絶縁膜7の側面が後退して形成してある。このように、アシストゲート6とキャップ絶縁膜7との間に段差を設けることにより、アシストゲート6とキャップ絶縁膜7とによってフローティングゲート10に生じる段差を緩和することができるので、フローティングゲート材のエッチング不足による残渣の発生を防止することができる。
続いて、本実施の形態のメモリセルの基本動作について、図5乃至図7を用いて説明する。前述のごとく本実施の形態のメモリセルでは、同一のワード線WLに接続され互いに隣接するメモリセルとの間でn型半導体領域4を共通化しているため、同一のn型半導体領域4がメモリセルによってソース領域となるかドレイン領域となるかが異なっている。このため、隣接するメモリセルを同時に動作させると誤動作を生じてしまうので、書込み動作や読出し動作では、偶数列のメモリセルと奇数列のメモリセルとに分けて処理を行ない、ローカルデータ線LDLと共通ソース線SL或いはグローバルデータ線GDLとの接続を変更する。
即ち、図5中の左から1列目を奇数列とすると、奇数列のメモリセルの処理を行なう場合には、図1に示した回路図のスイッチ素子ST1とスイッチ素子ST4とをオンにし、スイッチ素子ST2とスイッチ素子ST3とをオフにして、アシストゲート側のn型領域を共通ソース線SLに接続し、記憶素子側のn型領域をグローバルデータ線GDLに接続する。アシストゲートの操作はアシストゲート線AL1を使用する。同様に、図5中の左から2列目を偶数列とすると偶数列のメモリセルの処理を行なう場合には、スイッチ素子ST2とスイッチ素子ST3とをオンにして、スイッチ素子ST1とスイッチ素子ST4とをオフにした状態でアシストゲートの操作はアシストゲート線AL2を使用する。
ここでは、同一のワード線に接続されたメモリセルの中で図5中の左から1列目のメモリセルを選択素子とすると、書込み動作では、グローバルデータ線GDLは4.5V程度の高電圧とし、選択素子のドレイン領域となるn型半導体領域に4.5V程度の高電圧を印加し、ソース領域となるn型半導体領域には0V程度の基準電圧を印加し、アシストゲート線AGL1は1.1V程度の正電圧を印加し、コントロールゲートに13.5V程度の高電圧を印加する。アシストゲート線AGL1に接続したアシストゲートの動作によってウェルにチャネルが形成され、ソース‐ドレイン間の電界差により発生したホットエレクトロンが、コントロールゲートの正電圧によりフローティングゲート中へ注入され、書込み動作が行われる。
同一のメモリセルに対する読出し動作では、図6に示すようにグローバルデータ線GDLは1V程度の高電圧とし、選択素子のドレイン領域となるn型半導体領域に1V程度の正電圧を印加し、ソース領域となるn型半導体領域には0V程度の基準電圧を印加し、アシストゲートは3.5V程度の正電圧を印加して、コントロールゲートに閾値レベルに合わせた読出し電圧Vrを印加する。アシストゲートの動作によってウェルにチャネルが形成され、フローティングゲートに注入されたホットエレクトロンによる閾値電圧の変化に伴うドレイン電流のオフ又はオンから情報を読出す。
そして消去動作は、同一のワード線WLにコントロールゲートが接続された全メモリセルを一括して行ない、図7に示すようにワード線WLに−18V程度の負の高電圧を印加して、その他の端子はいずれも0V程度の基準電圧とし、ウェルに2V程度の正電圧を印加する。コントロールゲートの負電圧及びウェルの正電圧により、フローティングゲートからウェルにファウラーノルドハイム(FN)型のトンネル電流が流れ、フローティングゲートに蓄積されたホットエレクトロンがウェルに放出されて消去動作が行なわれる。
続いて、この半導体装置の製造方法について、図8乃至図22を用いて工程毎に説明する。なお、図8乃至図17は図2中のa−a´線に沿った縦断面図であり、図18,20,22、24は図2中のb−b´線に沿った縦断面図であり、図19,21、23,25は図2中のc−c´線に沿った縦断面図である。
先ず、図8に示すように、例えば単結晶シリコンを用いたp型半導体基体1にn型分離層2及びp型ウェル3を形成し、必要に応じてしきい値電圧調整用のイオン注入等を行なった半導体基板の主面を、溝状の分離絶縁膜によって区分したメモリセルアレイの形成される活性領域に、アシストゲート6のゲート絶縁膜5となる膜厚9nm程度の酸化シリコン膜を熱酸化によって形成し、その上にCVDによりアシストゲート6となる膜厚80nm程度の多結晶シリコン膜6´とキャップ絶縁膜7となる膜厚200nm程度の酸化シリコン膜7´とを順次積層し、窒素雰囲気で多結晶シリコン膜6´のアニールを行なう。
次に、図9に示すように、ホトリソグラフィによってアシストゲート6の形成領域を覆うレジストマスク14を形成し、このレジストマスク14を用いたドライエッチングにより、酸化シリコン膜7´をチャネル長方向の長さを200nm程度にパターニングしてキャップ絶縁膜7を形成する。
次に、図に示すように、レジストマスク14を除去し、キャップ絶縁膜7をマスクとした異方性のドライエッチングにより、多結晶シリコン膜6´をパターニングしてアシストゲート6を形成する。この状態を図10に示す。
次に、酸化シリコンを選択的に除去する例えばフッ酸を用いたウェットエッチングを行なってキャップ絶縁膜7の側面をアシストゲート6の側面に対して20nm程度後退させ、キャップ絶縁膜7の長さを160nm程度にアシストゲート6のゲート長よりも狭くして、キャップ絶縁膜7とアシストゲート6との間に階段状の段差を形成する。すなわち、アシストゲート6のゲート長方向において、アシストゲート6の長さの長さよりもキャップ絶縁膜7が短くなるように形成する。この状態を図11に示す。
次に、アシストゲート6及びキャップ絶縁膜7をマスクとして、斜めイオン打ち込みにより砒素等のn型不純物を注入して、ソース領域,ドレイン領域として機能するn型半導体領域4をp型ウェル3に形成する。この状態を図12に示す。
次に、全面にCVDにより酸化シリコンを膜厚25nm程度に堆積させ、この酸化シリコンを異方性エッチングによってエッチバック加工して、アシストゲート6及びキャップ絶縁膜7の側面に、底部の厚さが15nm程度のスペーサ8を形成する。この状態を図13に示す。
次に、スペーサ8間に位置するゲート絶縁膜5を除去して半導体基板主面を露出させ、熱処理チャンバ内に水素と酸素を直接導入し、加熱した半導体基板上でラジカル酸化反応を行なうISSG(In-Situ Steam Generation)酸化法によって、トンネル絶縁膜9を新たに膜厚6nm或いは9.9nm程度に形成した後に、全面にフローティングゲート10となる多結晶シリコン膜10´を膜厚40nm程度に堆積させる。この多結晶シリコン膜10´上に、フローティングゲート10の行方向の形状を規定するレジストマスク15をホトリソグラフィによって形成し、このレジストマスク15を用いたドライエッチングによって多結晶シリコン膜10´をパターニングする。この状態を図14に示す。
この段階では、多結晶シリコン膜10´は、半導体基板主面からスペーサ8及びキャップ絶縁膜7の上面まで延在する行方向のパターニングのみで列方向のパターニングは行なわないため、列方向に隣接するフローティングゲート10が連続して一体となったストライプ状にパターニングされている。
次に、レジストマスク15を除去した後に、酸化シリコン膜、窒化シリコン膜、酸化シリコン膜を積層したONO積層膜からなるゲート間絶縁膜11を堆積させる。この状態を図15に示す。
次に、全面にコントロールゲート12となる多結晶シリコン膜12aを堆積させ、この多結晶シリコン膜12aによってスペーサ8間を埋め込んで、アシストゲート6及びキャップ絶縁膜7による段差を解消する。この状態を図16に示す。続いて、多結晶シリコン膜12aにシリサイド膜12bを積層してコントロールゲート12となるポリサイド膜12´を全面に形成する。この状態を図17に示す。
次に、図18及び図19に示すように、ホトリソグラフィによりコントロールゲート12のパターンにレジストマスク16を形成し、このレジストマスク16を用いた異方性のドライエッチングによってポリサイド膜12´をパターニングしてコントロールゲート12を形成し、レジストマスク16を除去する。この状態を図20及び図21に示す。
次に、コントロールゲート12をマスクとした異方性のドライエッチングによって、メモリセル間のゲート間絶縁膜11を除去し、続いてストライプ状にパターニングされた多結晶シリコン膜10´を列方向にパターニングして、フローティングゲート10を形成する。この状態を図22及び図23に示す。
次に、メモリセルを酸化シリコン等の層間絶縁膜13によって被覆して、図22、図23及び図4に示す状態となる。
このメモリセル間のゲート間絶縁膜11を除去する際に、従来の構造では、図26に示すように、アシストゲート6及びキャップ絶縁膜7の影響で、フローティングゲート10及びゲート間絶縁膜11に大きな段差が生じており、異方性のドライエッチングを行なう場合には、ゲート間絶縁膜11の下部を除去するのが難しく、この部分にゲート間絶縁膜11の残渣11´が生じてしまう。
このゲート間絶縁膜11の残渣11´によってフローティングゲート10のパターニングが不充分となり、フローティングゲート10の多結晶シリコン10´が残存してしまい、列方向に隣接するフローティングゲート10間を短絡させてしまうことがある。
このドライエッチングでは、コントロールゲート12をマスクとして行なうために、メモリセル間では図26に実線にて示すように、キャップ絶縁膜7が部分的に除去される。ゲート間絶縁膜11の残渣11´の発生を防止するために、エッチング量を増加させた場合には、図26に破線にて示すように、メモリセル間のキャップ絶縁膜7を過剰に除去してアシストゲート6を露出させてしまうことがある。
このようにアシストゲート6が露出した状態で、フローティングゲート10の多結晶シリコンをエッチングすると、アシストゲート6の多結晶シリコンも一緒に除去されてしまうために、アシストゲート線AGLの抵抗が増加する、更にはアシストゲート線AGLが断線してしまうことになる。この傾向はエッチングパターンの疎密等によりエッチングレートが高くなるメモリセルアレイの端部でより顕著になり、アシストゲート6の多結晶シリコンが除去されてコンタクトが取れなくなることもある。
また、残存したフローティングゲート10の多結晶シリコンを除去するために、等方性のドライエッチングによる洗浄処理が行なわれるが、フローティングゲート10の多結晶シリコンの残存量が多い場合には、この洗浄処理を長時間行なうことになり、洗浄処理によってコントロールゲート12の多結晶シリコン膜12bも除去されて、ワード線WL幅が縮小してしまう。ワード線WL幅が縮小すると、ワード線WLの抵抗が増加することに加えて、フローティングゲート10との対向面積が減少するのでカップリング比が低下してしまう。
これに対して、本実施の形態のメモリセルでは、チャネル長方向のアシストゲート6の長さであるゲート長よりも小さな長さでキャップ絶縁膜7を形成し、アシストゲート6とキャップ絶縁膜7との間に階段状に段差を設けることにより、アシストゲート6とキャップ絶縁膜7とによってフローティングゲート10に生じる段差を緩和することができる。
具体的には図4に示す縦断面図のアシストゲート6のゲート長は200nm程度でありキャップ絶縁膜7は160nm程度と、左右夫々20nm程度アシストゲート6の側面よりもキャップ絶縁膜7の側面を後退させて形成し、スペーサの底部が15nm程度の幅になっている。
また、アシストゲート6の膜厚が80nm程度であり、キャップ絶縁膜7の膜厚は200nmの膜厚に形成するが、アシストゲート6のパターニング、スペーサ8形成のエッチング或いは各処理間の洗浄処理等により膜厚が減少し、150nm程度となっている。このため、本実施の形態の構造ではフローティングゲート10及びゲート間絶縁膜11に生じる段差は、35nmの水平距離間で、垂直方向に230nmの高さとなる階段状の段差になる。
これに対して、図26に示す従来の構造であれば、フローティングゲート10及びゲート間絶縁膜11に生じる段差は、15nmの水平距離間で、垂直方向に230nmの高さとなる単一の段差になり、前述した本実施の形態構造と比較して、段差が急峻になってしまう。
このように、アシストゲート6とキャップ絶縁膜7との間に段差を設けることにより、アシストゲート6とキャップ絶縁膜7とによってフローティングゲート10に生じる段差を緩和することができるので、フローティングゲート材のエッチング不足による残渣の発生を防止することができる。
続いて、この実施の形態の変形例について説明する。本例では図9に示す状態までは前述した例と同様であるが、レジストマスク14を用いたドライエッチングにより、酸化シリコン膜7´をチャネル長方向の長さを160nm程度にパターニングしてキャップ絶縁膜7を形成する。
次に、図27に示すように、レジストマスク14を除去し、全面にCVDにより酸化シリコンを膜厚35nm程度に堆積させ、この酸化シリコンを異方性エッチングによってエッチバック加工して、キャップ絶縁膜7の側面に、底部の厚さが20nm程度のスペーサ16を形成する。
次に、図28に示すように、キャップ絶縁膜7及びスペーサ16をマスクとした異方性のドライエッチングにより、多結晶シリコン膜6´をパターニングしてアシストゲート6を形成する。この後、スペーサ16を除去すれば図11に示す状態と同様になり、キャップ絶縁膜7の側面をアシストゲート6の側面に対して20nm程度後退させ、キャップ絶縁膜7の長さを160nm程度にアシストゲート6のゲート長よりも狭くして、キャップ絶縁膜7とアシストゲート6との間に階段状の段差を形成することができる。
(実施の形態2)
図29は、本発明の他の実施の形態である半導体装置に搭載される不揮発性記憶回路のメモリセルアレイを示す部分縦断面図である。
(実施の形態2)
図29は、本発明の他の実施の形態である半導体装置に搭載される不揮発性記憶回路のメモリセルアレイを示す部分縦断面図である。
本実施の形態の半導体装置では、メモリセルアレイの基本的な構成は前述した実施の形態と同様であるが、各メモリセルでは、単結晶シリコン等を用いた半導体基体1にn型分離層2及びp型ウェル3を形成し、必要に応じてしきい値電圧調整用のイオン注入等を行なった半導体基板に、ソース領域或いはドレイン領域となるn型半導体領域4を形成してある。本実施の形態のメモリセルでは、隣接するメモリセルとの間でn型半導体領域4を共通化し、加えて個別のメモリセルにはコンタクトを設けないことにより、メモリセルのサイズを縮小している。
このn型半導体領域4間の半導体基板主面上に、膜厚9nm程度の熱酸化によるゲート絶縁膜5を介して多結晶シリコンからなるアシストゲート6が配置され、アシストゲート6の上面は酸化シリコンからなるキャップ絶縁膜7によって覆われており、アシストゲート6の側面は熱酸化膜からなるスペーサ18によって覆われている。
アシストゲート6間の半導体基板主面上には熱酸化によるトンネル絶縁膜9を介して多結晶シリコンからなるフローティングゲート10が形成され、フローティングゲート10は、キャップ絶縁膜7及びスペーサ8を介してアシストゲート6の側面及び上面に延在している。フローティングゲート10をアシストゲート6或いはキャップ絶縁膜7の側面及び上面に延在させることによって、フローティングゲート10の面積を増加させ、カップリング比を向上させている。
フローティングゲート10上には、酸化シリコン膜、窒化シリコン膜、酸化シリコン膜からなるONO積層膜を用いたゲート間絶縁膜11を介して、多結晶シリコン膜12aにシリサイド膜12bを積層したコントロールゲート12を形成し、全面を層間絶縁膜13によって被覆する。夫々のメモリセルのコントロールゲート12は、行方向に隣接する他のメモリセルのコントロールゲート12と一体に形成されて行方向に延在するワード線WLとして機能している。
夫々のメモリセルのアシストゲート6は、列方向に隣接する他のメモリセルのアシストゲート6と一体に形成されて列方向に延在するアシストゲート線AGL1,AGL2として機能している。また、夫々のメモリセルのn型半導体領域4は、列方向に隣接する他のメモリセルのn型半導体領域4と一体に形成され、列方向に延在するローカルデータ線LDLとして機能し、層間絶縁膜13上に形成されるGDLと、選択素子ST1,ST2,ST3,ST4を介して接続されている。
従来のメモリセルでは、チャネル長方向のアシストゲート6の長さであるゲート長と同じ長さでキャップ絶縁膜7が形成されていたため、アシストゲート6とキャップ絶縁膜7とによってフローティングゲート10に生じる段差が大きいために、フローティングゲート材のエッチング不足による残渣の発生を防止することができなかった。
これに対して、本実施の形態のメモリセルでは、積層構造の下層部分となるアシストゲート6及びスペーサ18の幅を上層部分となるキャップ絶縁膜7よりも小さな長さとして、階段状に前記積層構造を形成し、アシストゲート6及びスペーサの長さよりも小さな長さでキャップ絶縁膜7を形成してある。具体的には図4に示す縦断面図のアシストゲート6のゲート及びスペーサ18の長さは200nm程度でありキャップ絶縁膜7の長さは160nm程度と、図中の左右夫々20nm程度下層部分であるスペーサ18の側面よりも上層部分であるキャップ絶縁膜7の側面が後退して形成してある。このように、下層部分と上層部分との間に段差を設けることにより、アシストゲート6とキャップ絶縁膜7とによってフローティングゲート10に生じる段差を緩和することができるので、フローティングゲート材のエッチング不足による残渣の発生を防止することができる。
続いて、この半導体装置の製造方法について、図30乃至図22を用いて工程毎に説明する。なお、図8乃至図12までの工程は前述した実施の形態と同様に処理することができる。
本実施の形態では図12に示す状態から、図30に示すように、スペーサ8間に位置するゲート絶縁膜5を除去して半導体基板主面を露出させ、熱処理チャンバ内に水素と酸素を直接導入し、加熱した半導体基板上でラジカル酸化反応を行なうISSG(In-Situ Steam Generation)酸化法によって、トンネル絶縁膜9を新たに膜厚6nm或いは9.9nm程度に形成し、この酸化によってキャップ絶縁膜7から露出しているアシストゲート6の側面及び上面の多結晶シリコンを酸化してアシストゲート6の側方に熱酸化膜によるスペーサ18を形成し、この酸化による酸化シリコンがアシストゲート6の側方に張り出して、上層のキャップ絶縁膜の幅をアシストゲート電極及びその側方に形成された酸化シリコンからなる下層の幅よりも狭くして、キャップ絶縁膜とアシストゲート電極との間に段差を形成する。
また、トンネル絶縁膜9の形成方法として、熱処理チャンバ内でのWET酸化法で行なうことも可能である。WET酸化法で形成した場合も、上記のISSG酸化法で形成した場合と同様に、キャップ絶縁膜7から露出しているアシストゲート6の側面および上面が酸化され、スペーサ18が形成される。ISSG酸化法で形成した場合、アシストゲート6の側面と上面との交点となる角部分で充分な膜厚の酸化膜が形成されない恐れがあり、アシストゲート6とフローティングゲート10との間の耐圧が保てなく恐れがある。これに対して、WET酸化法で形成すれば、アシストゲート6の角部分での酸化量はISSG酸化法よりも多くなるので、アシストゲート6とフローティングゲート10との間の耐圧を確保しやすい。
また、トンネル絶縁膜9の形成方法として、熱処理チャンバ内でのWET酸化法で行なうことも可能である。WET酸化法で形成した場合も、上記のISSG酸化法で形成した場合と同様に、キャップ絶縁膜7から露出しているアシストゲート6の側面および上面が酸化され、スペーサ18が形成される。ISSG酸化法で形成した場合、アシストゲート6の側面と上面との交点となる角部分で充分な膜厚の酸化膜が形成されない恐れがあり、アシストゲート6とフローティングゲート10との間の耐圧が保てなく恐れがある。これに対して、WET酸化法で形成すれば、アシストゲート6の角部分での酸化量はISSG酸化法よりも多くなるので、アシストゲート6とフローティングゲート10との間の耐圧を確保しやすい。
次に、全面にフローティングゲート10となる多結晶シリコン膜10´を膜厚40nm程度に堆積させる。この多結晶シリコン膜10´上に、フローティングゲート10の行方向の形状を規定するレジストマスク15をホトリソグラフィによって形成し、このレジストマスク15を用いたドライエッチングによって多結晶シリコン膜10´をパターニングする。この状態を図31に示す。
この段階では、多結晶シリコン膜10´は、半導体基板主面からスペーサ18及びキャップ絶縁膜7の側面から上面まで延在する行方向のパターニングのみで列方向のパターニングは行なわないため、列方向に隣接するフローティングゲート10が連続して一体となったストライプ状にパターニングされている。
この後、図15乃至図25と同様の工程によって処理を行ない図29に示す状態となる。本実施の形態の半導体装置ではスペーサ18をトンネル絶縁膜9と同時形成するので、スペーサ8形成の工程を削減することが可能となる。
以上、本発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
本発明の一実施の形態である半導体装置の要部を工程毎に示す縦断面図である。
本発明の一実施の形態である半導体装置の要部を工程毎に示す縦断面図である。
本発明の一実施の形態である半導体装置の要部を工程毎に示す縦断面図である。
本発明の一実施の形態である半導体装置の要部を工程毎に示す縦断面図である。
本発明の一実施の形態である半導体装置の要部を工程毎に示す縦断面図である。
本発明の一実施の形態である半導体装置の要部を工程毎に示す縦断面図である。
本発明の一実施の形態である半導体装置の要部を工程毎に示す縦断面図である。
本発明の一実施の形態である半導体装置の要部を工程毎に示す縦断面図である。
本発明の一実施の形態である半導体装置の要部を工程毎に示す縦断面図である。
本発明の一実施の形態である半導体装置の要部を工程毎に示す縦断面図である。
本発明の一実施の形態である半導体装置の要部を工程毎に示す縦断面図である。
本発明の一実施の形態である半導体装置の要部を工程毎に示す縦断面図である。
本発明の一実施の形態である半導体装置の要部を工程毎に示す縦断面図である。
本発明の一実施の形態である半導体装置の要部を工程毎に示す縦断面図である。
本発明の一実施の形態である半導体装置の要部を工程毎に示す縦断面図である。
本発明の一実施の形態である半導体装置の要部を工程毎に示す縦断面図である。
本発明の一実施の形態である半導体装置の要部を工程毎に示す縦断面図である。
本発明の一実施の形態である半導体装置の要部を工程毎に示す縦断面図である。
本発明の一実施の形態である半導体装置の要部を工程毎に示す縦断面図である。
従来の半導体装置の問題点を示す縦断面図である。
本発明の一実施の形態である半導体装置の製造方法の変形例を示す縦断面図である。
本発明の一実施の形態である半導体装置の製造方法の変形例を示す縦断面図である。
本発明の他の実施の形態である半導体装置のメモリセルアレイを示す縦断面図である。
本発明の他の実施の形態である半導体装置の要部を工程毎に示す縦断面図である。
本発明の他の実施の形態である半導体装置の要部を工程毎に示す縦断面図である。
1…半導体基体、2…n型分離層、3…p型ウェル、4…n型半導体領域、5…ゲート絶縁膜、6…アシストゲート、7…キャップ絶縁膜、8,17…スペーサ、9…トンネル絶縁膜、10…フローティングゲート、11…ゲート間絶縁膜、12…コントロールゲート、12a…多結晶シリコン膜、12b…シリサイド膜、13…層間絶縁膜、14,15,16…レジストマスク、18…熱酸化膜、AGL1,AGL2…アシストゲート線、GDL…グローバルデータ線、LDL…ローカルデータ線、MC…メモリセル、ST1,ST2,ST3,ST4…スイッチ素子、SL…共通ソース線、WL…ワード線。
Claims (15)
- 半導体基板主面上に下層部分と上層部分とからなる積層構造を形成した半導体装置において、
前記積層構造の上層部分の幅を下層部分よりも小さな長さとして、階段状に前記積層構造を形成し、前記半導体基板主面上から前記積層構造の側面にわたって導体膜を形成したことを特徴とする半導体装置。 - 半導体基板主面上にアシストゲート及びキャップ絶縁膜を積層した半導体装置において、
前記アシストゲートのゲート長よりも小さな長さで前記キャップ絶縁膜を形成し、前記半導体基板主面上から前記アシストゲート及びキャップ絶縁膜の側面にわたってフローティングゲートを形成したことを特徴とする半導体装置。 - 前記フローティングゲートが前記キャップ絶縁膜の上面まで形成されていることを特徴とする請求項2乃至請求項4の何れか一項に記載の半導体装置。
- 前記アシストゲート及びキャップ絶縁膜の側面にスペーサを形成することを特徴とする請求項2又は請求項3に記載の半導体装置。
- 前記アシストゲートの側面に熱酸化膜を形成することを特徴とする請求項2又は請求項3に記載の半導体装置。
- 半導体基板主面上にアシストゲート及びキャップ絶縁膜を積層した半導体装置の製造方法において、
前記アシストゲートのゲート長よりも小さな長さで前記キャップ絶縁膜を形成する工程と、
前記半導体基板主面上から前記アシストゲート及びキャップ絶縁膜の側面にわたってフローティングゲートを形成する工程とを有することを特徴とする半導体装置の製造方法。 - 前記フローティングゲートが前記キャップ絶縁膜の上面まで形成されていることを特徴とする請求項6に記載の半導体装置の製造方法。
- 前記キャップ絶縁膜とアシストゲートとを同じ長さに形成する工程と、ウェットエッチングによって選択的にキャップ絶縁膜を加工して、前記アシストゲートのゲート長よりも小さな長さで前記キャップ絶縁膜を形成する工程とを有することを特徴とする請求項6又は請求項7に記載の半導体装置の製造方法。
- 前記キャップ絶縁膜をパターニングする工程と、パターニングしたキャップ絶縁膜の側面にスペーサを形成する工程と、前記キャップ絶縁膜及びスペーサをマスクとしてアシストゲートをパターニングして、前記アシストゲートのゲート長よりも小さな長さで前記キャップ絶縁膜を形成する工程とを有することを特徴とする請求項6又は請求項7に記載の半導体装置の製造方法。
- 前記フローティングゲートには、ゲート間絶縁膜を介してコントロールゲートが積層されており、このコントロールゲートをマスクとして、ゲート間絶縁膜及びフローティングゲートをエッチングすることを特徴とする請求項6乃至請求項9の何れか一項に記載の半導体装置の製造方法。
- 前記エッチングが異方性のドライエッチングであることを特徴とする請求項10に記載の半導体装置の製造方法。
- 前記ゲート間絶縁膜をエッチングした後に洗浄処理を行ない、ゲート間絶縁膜の残渣を除去することを特徴とする請求項10又は請求項11に記載の半導体装置の製造方法。
- 前記アシストゲート及びキャップ絶縁膜の側面にスペーサを形成することを特徴とする請求項6乃至請求項12の何れか一項に記載の半導体装置の製造方法。
- 前記アシストゲートの側面に熱酸化膜を形成することを特徴とする請求項6乃至請求項12の何れか一項に記載の半導体装置の製造方法。
- 前記熱酸化膜が、フローティングゲートと半導体基板主面との間のトンネル絶縁膜と同時に形成されることを特徴とする請求項14に記載の半導体装置の製造方法。
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