JPH1126731A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 メモリセルアレイ内の素子分離領域の膜厚の
減少を抑制し、メモリセルアレイに高い加工マージンを
有しながらも、浮遊ゲートとワード線との容量を増加で
きる構造を持つ不揮発性半導体記憶装置を提供するこ
と。 【解決手段】 シリコン基板１に設けられ、線状のパタ
ーン部を有した活性領域３、活性領域３を区画する線状
パターン部を有したＳＴＩ領域２、ＳＴＩ領域２および
活性領域３と交差するワード線７、およびワード線７と
交差する活性領域３上に、トンネル酸化膜４を介して形
成された浮遊ゲート５を具備し、この浮遊ゲート５を、
その側面がＳＴＩ領域２の線状パターン部の側端部それ
ぞれに自己整合した下層部５Ｌと、この下層部５Ｌの側
面を覆うとともにその側面が分離領域２の線状パターン
部の上面まで張り出した上層部５Ｕとから構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置およびその製造方法に係わり、特にメモリセルト
ランジスタの積層ゲート構造およびその加工技術の改良
に関する。

【０００２】

【従来の技術】ＥＥＰＲＯＭは、電気的にデータの書き
換えが可能な不揮発性半導体記憶装置の一種である。Ｅ
ＥＰＲＯＭのメモリセルは、制御ゲートとチャネル領域
との間に浮遊ゲートを有し、しきい値電圧を可変に調節
できるＦＥＴＭＯＳ型のトランジスタが一般的である。
また、ＥＥＰＲＯＭは、メモリセルトランジスタの接続
状態により、ＮＯＲ型、ＮＡＮＤ型、ＡＮＤ型、ＤＩＮ
ＯＲ型など、いくつかの種類がある。

【０００３】図３９（Ａ）は、従来のＮＡＮＤ型ＥＥＰ
ＲＯＭのメモリセルアレイの平面図、図３９（Ｂ）は、
図３９（Ａ）中のＢ−Ｂ線に沿う断面図である。

【０００４】図３９（Ａ）および（Ｂ）に示すように、
Ｐ型シリコン基板１０１には、素子分離領域１０２が形
成されている。素子分離領域１０２は、基板１０１の表
面に半導体活性領域（素子領域）１０３を区画する。メ
モリセルアレイにおける活性領域１０３は、互いに並行
した線状パターンを有している。素子分離領域１０２
は、二酸化シリコンからなる。なお、素子分離領域１０
２の下の基板１０１には、通常、チャネルストッパと呼
ばれ、素子分離領域直下の導電型の反転を防止するため
の高濃度Ｐ＋型領域が形成されるが、この明細書では省
略することにする。活性領域１０３上には、トンネル電
流が流れ得るように薄く形成された第１のゲート絶縁膜
１０４が形成されている。ゲート絶縁膜１０４は二酸化
シリコンからなる（この明細書では、便宜上、第１のゲ
ート絶縁膜１０４をトンネル酸化膜と呼ぶ）。トンネル
酸化膜１０４の上には、浮遊ゲート１０５が形成されて
いる。浮遊ゲート１０５は導電性のポリシリコンからな
り、電荷を蓄積する電荷蓄積層として機能する。そのた
め、浮遊ゲート１０５は、各メモリセルトランジスタ毎
に一つずつ設けられ、孤立している。メモリセルトラン
ジスタのしきい値電圧は、浮遊ゲート１０５に蓄積され
た電子の量によって調節される。データは、このしきい
値電圧のレベルに変換されて記憶される。浮遊ゲート１
０５の上には、第２のゲート絶縁膜１０６が形成されて
いる。第２のゲート絶縁膜１０６は、二酸化シリコン、
窒化シリコン、二酸化シリコンを順次積層した、通常、
ＯＮＯ膜と呼ばれる積層膜からなる（この明細書では、
便宜上、第２のゲート絶縁膜１０６をＯＮＯ膜と呼
ぶ）。ＯＮＯ膜１０６の上には、制御ゲート１０７が形
成されている。制御ゲート１０７は、導電性のポリシリ
コンからなり、メモリセルアレイのロー方向に連続した
線状に形成されて、ワード線として機能される（この明
細書では、便宜上、制御ゲート１０７をワード線と呼
ぶ）。浮遊ゲート１０５とワード線１０７とは、同じマ
スクを用いて連続的にエッチングされて形成される。そ
のため、チャネル幅方向（図ではロー方向）に沿ったエ
ッジは、浮遊ゲート１０５、ワード線１０７それぞれで
揃っている。以下、浮遊ゲート１０５とワード線１０７
とが積層されたゲート構造を、積層ゲート１０８と呼
ぶ。Ｎ型ソース／ドレイン領域１０９は、積層ゲート１
０８と素子分離領域１０２とをマスクに用いて、Ｎ型不
純物を活性領域３内にイオン注入することにより形成さ
れる。上記のようなメモリセルアレイでは、その素子分
離領域１０２を、シリコン基板１０１を局所的に熱酸化
することにより形成する。この形成方法の代表的な例
は、ＬＯＣＯＳ法である。

【０００５】図４０（Ａ）および（Ｂ）は、ＬＯＣＯＳ
法の手順を示した断面図である。

【０００６】まず、図４０（Ａ）に示すように、シリコ
ン基板１０１の上に、バッファ酸化膜（二酸化シリコ
ン）１１０を形成し、次いで、素子分離領域１０２を形
成する領域以外をシリコン窒化膜１１１で覆う。この状
態で、図４０（Ｂ）に示すように、窒化膜１１１を、酸
化の障壁に用いながらシリコン基板１０１の表面を厚く
熱酸化する。これにより、素子分離領域１０２が形成さ
れる。

【０００７】しかし、ＬＯＣＯＳ法では、熱酸化時、シ
リコン基板１０１と窒化膜１１１との界面に沿って“バ
ーズビーク”と呼ばれるくさび型の酸化膜１１２が成長
する。このため、図４０（Ａ）、（Ｂ）に示すように、
実際に形成される素子分離領域１０２の寸法“Ｗactua
l”と、デザイン上の素子分離領域１０２の寸法“Ｗdes
ign”との間には変換差“Δ”を生じる。このように、
ＬＯＣＯＳ法では、実寸法“Ｗactual”は、設計寸法
“Ｗdesign”よりも大きくなってしまうため、例えば実
寸法“Ｗactual”を０．５μｍ以下とするような微細な
素子分離領域１０２を形成することは、非常に困難であ
る。

【０００８】また、ＬＯＣＯＳ法は、本来、素子分離領
域１０２をシリコン基板１０１の内部に深く、つまり厚
く形成することが難しい。今後、寸法“Ｗ”が微細化さ
れてくると、素子分離領域１０２を深く形成すること
は、益々困難になってくる。メモリセルアレイに形成さ
れた素子分離領域１０２は、特に積層ゲートを加工する
時、エッチング環境下に晒され、積層ゲートで覆われて
いる部分以外の領域の厚みは、加工中、減少する。膜厚
が減少した素子分離領域１０２は、その絶縁能力を悪化
させる。

【０００９】以上の問題を解決する素子分離技術とし
て、シリコン基板にトレンチ溝を形成し絶縁材で埋め込
む、トレンチ素子分離法がある。

【００１０】図４１（Ａ）は、トレンチ素子分離法を用
いた、従来のＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレ
イの平面図、図４１（Ｂ）は、図４１（Ａ）中のＢ−Ｂ
線に沿う断面図である。これらの図面において、図３９
（Ａ）、（Ｂ）と同一の部分には、同一の参照符号を付
す。

【００１１】図４１（Ａ）および（Ｂ）に示すように、
基板１０１の内部には、トレンチ１２１が形成されてお
り、トレンチ１２１の内部には絶縁物１２２が埋め込ま
れている。絶縁物１２２は二酸化シリコンからなり、素
子分離領域として機能する。以下、トレンチ型素子分離
領域１２２と呼ぶ。

【００１２】図４２（Ａ）および（Ｂ）は、トレンチ素
子分離法の手順を示した断面図である。

【００１３】まず、図４２（Ａ）に示すように、シリコ
ン基板１０１の上の、トレンチ型素子分離領域１２２を
形成する領域以外をシリコン窒化膜１２３で覆う。この
状態で、窒化膜１２３を、エッチングの障壁に用いなが
らシリコン基板１０１をエッチングし、トレンチ１２１
を形成する。次いで、シリコン基板１０１の全面に二酸
化シリコンを堆積した後、図４２（Ｂ）に示すように、
堆積した二酸化シリコンを、ＲＩＥ法、またはＣＭＰ法
を用いてエッチバックして、トレンチ１２１を二酸化シ
リコンで埋め込む。これにより、トレンチ型素子分離領
域１２２が形成される。

【００１４】このようなトレンチ素子分離法によれば変
換差“Δ”はない。したがって、トレンチ型素子分離領
域１２２では、実寸法“Ｗactual”を０．５μｍ以下と
することが可能である。

【００１５】また、トレンチ１２１をシリコン基板１０
１の内部に形成するので、トレンチ型素子分離領域１２
２では、基板１０１内に深く形成でき、その膜厚は、Ｌ
ＯＣＯＳ型素子分離領域１０２に比べて、より厚くする
ことができる。

【００１６】

【発明が解決しようとする課題】トレンチ素子分離法に
よって、微細な線状パターンが繰り返されるメモリセル
アレイにおいても、厚い膜厚を有する、トレンチ型素子
分離領域１２２が実現できるようになってきた。このた
め、積層ゲート加工時に生ずる膜厚の減少に対するマー
ジンは、ＬＯＣＯＳ型素子分離領域１０２に比べて拡が
る。

【００１７】しかし、メモリセルアレイにおける素子分
離領域は、ＬＯＣＯＳ型、トレンチ型のいずれにおいて
も、その膜厚の減少は可能な限り、抑制されることが望
ましい。

【００１８】メモリセルアレイにおける素子分離領域の
膜厚の減少は、積層ゲート加工時だけでなく、同じ基板
１０１上に高耐圧型ＭＯＳＦＥＴを形成するときにも見
られる。ＥＥＰＲＯＭでは、データの書き込みや消去時
などに、電源電圧以上の高い電圧を使用する。例えばこ
のような電圧を発生させたり、あるいはスイッチングし
たりするトランジスタでは、耐圧確保の観点から、メモ
リセルトランジスタのトンネル酸化膜１０４よりも厚い
ゲート酸化膜が要求される。この厚いゲート酸化膜を有
して、同じ基板１０１に形成されたＭＯＳＦＥＴを、こ
の明細書では、高耐圧型ＭＯＳＦＥＴと呼ぶ。

【００１９】従来、トンネル酸化膜１０４、および厚い
ゲート酸化膜は、ＬＯＣＯＳ法、トレンチ素子分離法の
いずれにおいても、素子分離領域を形成した後に、形成
する。

【００２０】図４３（Ａ）〜（Ｃ）は、従来のトンネル
酸化膜、厚いゲート酸化膜の形成手順を、トレンチ素子
分離法を例にして示した断面図である。

【００２１】まず、図４３（Ａ）に示すように、トレン
チ型素子分離領域１２２を形成した後、半導体活性領域
１０３の表面に露出させたシリコン基板１０１を酸化
し、厚いゲート酸化膜１３１を形成する。厚いゲート酸
化膜１３１は、高耐圧型ＭＯＳＦＥＴが形成される周辺
回路領域１３２、およびメモリセルアレイ１３３のいず
れの領域にも形成される。

【００２２】次いで、図４３（Ｂ）に示すように、周辺
回路領域１３２を、例えばホトレジスト１３４で覆う。
次いで、ホトレジスト１３４をマスクに用いて、メモリ
セルアレイ１３３内の半導体活性領域１０３に形成され
た厚いゲート酸化膜１３１をウエットエッチングにより
除去する。このウエットエッチング時、アレイ１３３内
の素子分離領域１０２は、二酸化シリコンであるため
に、同時にエッチングされ、その表面が、周辺回路領域
１３２内の素子分離領域１２２に比べて後退する。

【００２３】この後、図４３（Ｃ）に示すように、ホト
レジスト１３４を除去した後、アレイ１３３内の活性領
域１０３に露出したシリコン基板１０１を酸化し、薄い
ゲート酸化膜、即ちトンネル酸化膜１０４を形成する。

【００２４】このように、従来より、ＭＯＳＦＥＴのゲ
ート酸化膜は、素子分離領域１２２を形成した後に形成
する手順が、基本である。このような基本の手順に従う
と、アレイ１３３内に薄いゲート酸化膜を、周辺回路領
域１３２内に厚いゲート酸化膜をそれぞれ必要とするＥ
ＥＰＲＯＭでは、例えばアレイ１３３内の素子分離領域
１２２の表面が後退し、その膜厚ｔ１３３は、周辺回路
領域１３２内の素子分離領域１２２の膜厚ｔ１３２に比
べて減少する。即ち、アレイ１３３内において、素子分
離領域１２２の膜厚が、形成時の膜厚から減少する分、
積層ゲート加工時に、再度生ずる膜厚の減少に対し、マ
ージンが狭まる。

【００２５】このような事情を解消できるＥＥＰＲＯＭ
が、例えば１９９４年のＩＥＤＭにおいて、有留等によ
り報告されている。いわゆる自己整合トレンチ素子分離
法である。

【００２６】図４４（Ａ）は、自己整合トレンチ素子分
離法を用いた、従来のＮＡＮＤ型ＥＥＰＲＯＭのメモリ
セルアレイの平面図、図４４（Ｂ）は、図４４（Ａ）中
のＢ−Ｂ線に沿う断面図である。これらの図面におい
て、図３９（Ａ）、（Ｂ）と同一の部分には、同一の参
照符号を付す。

【００２７】図４４（Ａ）および（Ｂ）に示すように、
トレンチ１４１は、浮遊ゲート１０５の側壁から基板１
０１の内部にかけて形成されている。トレンチ１４１の
内部には絶縁物が埋め込まれている。この絶縁物は二酸
化シリコンからなり、素子分離領域１４２を構成する。

【００２８】このような自己整合トレンチ素子分離法を
用いたメモリセルアレイでは、素子分離領域１４２は、
半導体活性領域１０３の表面よりも突出され、その側壁
は浮遊ゲート１０５の側壁に接している。即ち、素子分
離領域１４２は、トンネル酸化膜１０４、浮遊ゲート１
０５を形成した後に形成される。

【００２９】図４５（Ａ）〜（Ｃ）は、自己整合トレン
チ素子分離法、およびそれによるトンネル酸化膜の形成
手順を示した断面図である。

【００３０】まず、図４５（Ａ）に示すように、シリコ
ン基板１０１の上に、トンネル酸化膜１０４、浮遊ゲー
ト１０５となる導電性ポリシリコン膜１４３を順次形成
する。次いで、素子分離領域１４２を形成する領域以外
をシリコン窒化膜１４４で覆う。

【００３１】次いで、図４５（Ｂ）に示すように、窒化
膜１４４を、エッチングの障壁に用いながら、導電性ポ
リシリコン膜１４３、トンネル酸化膜１０４、シリコン
基板１０１を順次エッチングし、トレンチ１４１を形成
する。

【００３２】次いで、シリコン基板１０１の全面に二酸
化シリコンを堆積した後、図４５（Ｃ）に示すように、
堆積した二酸化シリコンを、ＲＩＥ法、またはＣＭＰ法
を用いてエッチバックして、トレンチ１４１を二酸化シ
リコンで埋め込む。この後、窒化膜１４４を除去し、自
己整合トレンチ型素子分離領域１４２が形成される。

【００３３】このように、自己整合トレンチ素子分離法
では、従来の基本とは異なり、ＭＯＳＦＥＴのゲート酸
化膜は、素子分離領域１４２を形成する前に形成される
手順が、基本となる。つまり、トンネル酸化膜１０４を
形成した後、素子分離領域１０２を形成するので、トン
ネル酸化膜１０４を形成するために、メモリセルアレイ
内の素子分離領域の表面を後退させるようなウエットエ
ッチング工程は、基本的にない。このため、自己整合ト
レンチ型素子分離領域１４２では、メモリセルアレイ内
に形成時の膜厚をほぼ確保した状態で、積層ゲート加工
工程に入ることができる。したがって、従来のＬＯＣＯ
Ｓ法やトレンチ素子分離法を用いて素子分離されたメモ
リセルアレイに比べて、積層ゲート加工時に生ずる膜厚
の減少に対する加工マージンが高まる。

【００３４】しかしながら、自己整合トレンチ素子分離
法を用いて素子分離されたメモリセルアレイでは、特に
図４４（Ｂ）に示すように、浮遊ゲート１０５とワード
線１０７との対向面が、基本的に浮遊ゲート１０５の上
面部のみとなる。このため、浮遊ゲート１０５、トンネ
ル酸化膜１０４およびチャネル（基板１０１）とで構成
されるキャパシタの容量“Ｃ１”と、浮遊ゲート１０
５、ＯＮＯ膜１０６およびワード線１０７とで構成され
るキャパシタの容量“Ｃ２”とが、誘電体の誘電率を除
けば、ほとんど変わらなくなる。周知の通り、ＥＥＰＲ
ＯＭでは、データの書き込み時、あるいはデータの消去
時に、電源電圧よりも高い書き込み電圧ＶＰＰをワード
線１０７に印加する。現在、書き込み電圧ＶＰＰは、低
電圧化の方向に進んでいる。書き込み電圧ＶＰＰを低電
圧化するためには、容量Ｃ１よりも、容量Ｃ２をより大
きくするのが良い。

【００３５】この要求に鑑み、浮遊ゲート１０５の側壁
を、素子分離領域１４２から露出させ、浮遊ゲート１０
５の側壁を使って、容量Ｃ２を増加させることも考えら
れている。しかし、この考えでは、浮遊ゲート１０５の
側壁を露出させるために、メモリセルアレイ内における
素子分離領域１４２の膜厚を減少させなければならな
い。そのため、積層ゲート加工時の加工マージンが、再
び狭くなる、という事情がある。

【００３６】この発明は、上記の事情に鑑み為されたも
ので、その主要な目的は、メモリセルアレイ内の素子分
離領域の膜厚の減少を抑制し、メモリセルアレイに高い
加工マージンを有しながらも、浮遊ゲートとワード線と
の容量を増加できる構造を持つ、不揮発性半導体記憶装
置と、その製造方法を提供することである。

【００３７】また、この発明の他の目的は、上記主要な
目的を達成するとともに、微細なトランジスタが形成さ
れる周辺回路領域内の素子分離領域の膜厚の減少を同時
に抑制して、メモリセルアレイ、周辺回路領域の双方に
高い加工マージンを持たせることである。

【００３８】また、この発明の別の目的は、自己整合ト
レンチ素子分離を用いて素子分離されたメモリセルアレ
イにおいて、選択ゲートトランジスタが形成される部分
の素子分離領域の膜厚の減少を抑制できる不揮発性半導
体記憶装置と、その製造方法とを提供することである。

【００３９】

【課題を解決するための手段】上記主要な目的を達成す
るために、請求項１に係る発明では、半導体基板と、前
記基板に設けられ、第１、第２、第３の素子分離パター
ン部を有する素子分離領域と、前記素子分離領域によっ
て分離され、前記第１、第２の素子分離パターン部に挟
まれた第１の素子領域パターン部、前記第２、第３の素
子分離パターン部に挟まれた第２の素子領域パターン部
を有する半導体活性領域と、前記第１の素子分離パター
ン部、前記第１の素子領域パターン部、前記第２の素子
分離パターン部、前記第２の素子領域パターン部、およ
び前記第３の素子分離パターン部上に亘って配置される
制御ゲート電極と、前記第１の素子領域パターン部と前
記制御ゲート電極との間、および前記第２の素子領域パ
ターン部と前記制御ゲート電極との間それぞれに設けら
れ、前記第１、第２の素子領域パターン部それぞれと第
１のゲート絶縁膜を介して形成された第１、第２の孤立
状ゲート電極とを具備する。そして、前記制御ゲート電
極は、前記第１、第２の孤立状ゲート電極と第２のゲー
ト絶縁膜を介して電気的に絶縁されて、メモリセルトラ
ンジスタにゲート電位を供給するワード線を構成し、前
記第１、第２の孤立状ゲート電極はそれぞれ、前記ワー
ド線を構成する制御ゲート電極と前記第１、第２の素子
領域パターン部との間に電気的に浮遊な状態で配置され
て、前記メモリセルトランジスタのしきい値電圧を調節
する電荷蓄積層を構成し、前記電荷蓄積層を構成する前
記第１、第２の孤立状ゲート電極はそれぞれ、前記第
１、第２、第３の素子分離パターン部の側端部それぞれ
に自己整合した側面を有した第１の部位と、前記第１の
部位に電気的に接続され、平面から見て前記第１の部位
の側面上を介して前記第１、第２、第３の素子分離パタ
ーン部の上面まで張り出すとともに、前記第１の部位を
前記制御ゲート電極から隔離して、前記制御ゲート電極
と前記第１、第２の孤立状ゲート電極との対向面積を規
定する第２の部位とを含むことを特徴とする。

【００４０】また、請求項２に係る発明では、請求項１
に係る発明において、前記第１の部位の上面の位置は、
前記第１、第２、第３の素子分離パターン部の上面の位
置よりも低く、前記第２の部位の下面は、前記第１の部
位の上面よりも上方に露出した前記第１、第２、第３の
分離パターン部の側壁に沿いつつ、これら第１、第２、
第３の分離パターン部の上面に張り出していることを特
徴とする。

【００４１】また、請求項３に係る発明では、請求項１
および請求項２いずれかに係る発明において、前記第
１、第２の素子領域パターン部内に形成され、前記メモ
リセルトランジスタを、ビット線あるいはソース線に電
気的に結合させる選択トランジスタをさらに具備する。
そして、前記選択トランジスタは、前記制御ゲート電極
と略並行する選択ゲート電極と、前記第１の素子領域パ
ターン部と前記選択ゲート電極との間、および前記第２
の素子領域パターン部と前記選択ゲート電極との間それ
ぞれに設けられ、前記第１、第２の素子領域パターン部
と第３のゲート絶縁膜を介して形成されて、前記選択ゲ
ート電極と同電位とされるゲート部材とから構成される
ことを特徴とする。

【００４２】また、請求項４に係る発明では、請求項３
に係る発明において、前記選択トランジスタのゲート部
材は、前記第１の素子領域パターン部と前記選択ゲート
電極との間、および前記第２の素子領域パターン部と前
記選択ゲート電極との間それぞれに設けられた第１、第
２の孤立状部材であり、前記第１、第２の孤立状部材は
それぞれ、前記第１、第２、第３の素子分離パターン部
の側端部それぞれに自己整合した側面を有し、前記メモ
リセルトランジスタの第１の部位と同じ導電体層で構成
された第３の部位と、前記第３の部位に電気的に接続さ
れ、平面から見て前記第３の部位の側面を介して前記第
１、第２、第３の素子分離パターン部の上面まで張り出
し、前記メモリセルトランジスタの第２の部位と同じ導
電体層で構成された第４の部位とを少なくとも含み、前
記第４の部位は、前記第１、第２の素子領域パターン部
上で前記選択ゲート電極と電気的に接続されていること
を特徴とする。

【００４３】また、請求項５に係る発明では、請求項４
に係る発明において、前記第１、第２の孤立状部材それ
ぞれの第４の部位どうしの間の前記第２の素子分離パタ
ーン部上に前記第２のゲート絶縁膜が形成されているこ
とを特徴とする。

【００４４】また、請求項６に係る発明では、請求項５
に係る発明において、前記制御ゲート電極、および前記
選択ゲート電極はそれぞれ、前記第２のゲート絶縁膜に
接する第１の導電層と、この第１の導電層に接する第２
の導電層とを少なくとも含む積層構造を含み、前記選択
ゲート電極の前記第１の導電層は、前記第１、第２の孤
立状部材それぞれの第４の部位どうしの間の前記第２の
素子分離パターン部上に形成され、前記選択ゲート電極
の第２の導電層が、前記第１、第２の素子領域パターン
部上で、前記第４の部位に電気的に接続されていること
を特徴とする。また、他の目的を達成するために請求項
７に係る発明では、請求項１乃至請求項６いずれか一つ
に係る発明において、前記半導体活性領域の、前記第
１、第２の素子領域パターン部とは異なった第３の素子
領域パターン部内に形成され、前記メモリセルトランジ
スタを含むメモリ回路を駆動／制御する周辺回路トラン
ジスタをさらに具備する。そして、前記周辺回路トラン
ジスタのゲート電極は、前記第３の素子領域パターン部
と第４のゲート絶縁膜を介して形成され、前記メモリセ
ルトランジスタの第１の部位を構成する導電体層と同じ
導電体層で構成された第５の部位と、前記第５の部位に
電気的に接続され、前記メモリセルトランジスタの第２
の部位と同じ導電体層で構成された第６の部位とを少な
くとも含み、前記周辺回路トランジスタに供給されるゲ
ート電位は、前記第６の部位に供給されることを特徴と
する。

【００４５】また、別の目的を達成するために請求項８
に係る発明では、半導体基板と、前記基板に設けられ、
第１、第２、第３の素子分離パターン部を有する素子分
離領域と、前記素子分離領域によって分離され、前記第
１、第２の素子分離パターン部に挟まれた第１の素子領
域パターン部、前記第２、第３の素子分離パターン部に
挟まれた第２の素子領域パターン部を有する半導体活性
領域と、前記第１の素子分離パターン部、前記第１の素
子領域パターン部、前記第２の素子分離パターン部、前
記第２の素子領域パターン部、および前記第３の素子分
離パターン部上に亘って配置される制御ゲート電極と、
前記第１の素子分離パターン部、前記第１の素子領域パ
ターン部、前記第２の素子分離パターン部、前記第２の
素子領域パターン部、および前記第３の素子分離パター
ン部上に亘って配置され、前記制御ゲート電極と略並行
する選択ゲート電極と、前記第１の素子領域パターン部
と前記制御ゲート電極との間、および前記第２の素子領
域パターン部と前記制御ゲート電極との間それぞれに設
けられ、前記第１、第２の素子領域パターン部それぞれ
と第１のゲート絶縁膜を介して形成された第１、第２の
孤立状ゲート電極と、前記第１の素子領域パターン部と
前記選択ゲート電極との間、および前記第２の素子領域
パターン部と前記選択ゲート電極との間それぞれに設け
られ、前記第１、第２の素子領域パターン部それぞれと
第２のゲート絶縁膜を介して形成された第３、第４の孤
立状ゲート電極とを具備し、前記制御ゲート電極は、前
記第１、第２の孤立ゲート電極と第３のゲート絶縁膜を
介して電気的に絶縁されて、メモリセルトランジスタに
ゲート電位を供給するワード線を構成し、前記第１、第
２の孤立状ゲート電極はそれぞれ、前記ワード線を構成
する制御ゲート電極と前記第１、第２の素子領域パター
ン部との間に電気的に浮遊な状態で配置されて、前記メ
モリセルトランジスタのしきい値電圧を調節する電荷蓄
積層を構成し、前記選択ゲート電極は、前記第３、第４
の孤立ゲート電極と前記第１、第２の素子領域パターン
部上で電気的に接続されて、前記メモリセルトランジス
タを、ビット線あるいはソース線に電気的に結合させる
選択トランジスタのゲートを構成し、前記第３、第４の
孤立状ゲート電極どうしの間の前記第２の素子分離パタ
ーン部上に前記第３のゲート絶縁膜が形成されているこ
とを特徴とする。

【００４６】また、請求項９に係る発明では、請求項８
に係る発明において、前記制御ゲート電極、および前記
選択ゲート電極はそれぞれ、前記第３のゲート絶縁膜に
接する第１の導電層と、この第１の導電層に接する第２
の導電層とを少なくとも含む積層構造を含み、前記選択
ゲート電極の前記第１の導電層は、前記第３、第４の孤
立状ゲート電極どうしの間の前記第２の素子分離パター
ン部上に形成され、前記選択ゲート電極の第２の導電層
は、前記第１の素子領域パターン部上で前記第３の孤立
状ゲート電極に、前記第２の素子領域パターン部上で前
記第４の孤立状ゲート電極にそれぞれ電気的に接続され
ていることを特徴とする。

【００４７】また、別の目的を達成するために請求項１
０に係る発明では、半導体基板と、前記基板に設けら
れ、第１、第２、第３の素子分離パターン部を有する素
子分離領域と、前記素子分離領域によって分離され、前
記第１、第２の素子分離パターン部に挟まれた第１の素
子領域パターン部、前記第２、第３の素子分離パターン
部に挟まれた第２の素子領域パターン部を有する半導体
活性領域と、前記第１の素子分離パターン部、前記第１
の素子領域パターン部、前記第２の素子分離パターン
部、前記第２の素子領域パターン部、および前記第３の
素子分離パターン部上に亘って配置される制御ゲート電
極と、前記第１の素子分離パターン部、前記第１の素子
領域パターン部、前記第２の素子分離パターン部、前記
第２の素子領域パターン部、および前記第３の素子分離
パターン部上に亘って配置され、前記制御ゲート電極と
略並行する選択ゲート電極と、前記第１の素子領域パタ
ーン部と前記制御ゲート電極との間、および前記第２の
素子領域パターン部と前記制御ゲート電極との間それぞ
れに設けられ、前記第１、第２の素子領域パターン部そ
れぞれと第１のゲート絶縁膜を介して形成され、前記第
１、第２、第３の素子分離パターン部の側端部それぞれ
に自己整合した側面を有する第１、第２の孤立状ゲート
電極と、前記第１の素子領域パターン部と前記選択ゲー
ト電極との間、および前記第２の素子領域パターン部と
前記選択ゲート電極との間それぞれに設けられ、前記第
１、第２の素子領域パターン部それぞれと第２のゲート
絶縁膜を介して形成され、前記第１、第２、第３の素子
分離パターン部の側端部それぞれに自己整合した側面を
有する第３、第４の孤立状ゲート電極とを具備する。そ
して、前記制御ゲート電極は、前記第１、第２の孤立ゲ
ート電極と第３のゲート絶縁膜を介して電気的に絶縁さ
れて、メモリセルトランジスタにゲート電位を供給する
ワード線を構成し、前記第１、第２の孤立状ゲート電極
はそれぞれ、前記ワード線を構成する制御ゲート電極と
前記第１、第２の素子領域パターン部との間に電気的に
浮遊な状態で配置されて、前記メモリセルトランジスタ
のしきい値電圧を調節する電荷蓄積層を構成し、前記選
択ゲート電極は、前記第３、第４の孤立ゲート電極と前
記第１、第２の素子領域パターン部上で電気的に接続さ
れて、前記メモリセルトランジスタを、ビット線あるい
はソース線に電気的に結合させる選択トランジスタのゲ
ートを構成し、前記選択ゲート電極下の前記第１、第
２、第３の素子分離パターン部の膜厚は、前記制御ゲー
ト電極下の前記第１、第２、第３の素子分離パターン部
の膜厚より実質的に厚いことを特徴とする。

【００４８】また、請求項１１に係る発明では、請求項
１０に係る発明において、前記第１、第２の素子形成パ
ターン部内それぞれに形成された、前記選択トランジス
タのソース／ドレインの一方として機能する第１の領
域、前記メモリセルトランジスタのソース／ドレインの
一方として機能する第２の領域、前記選択トランジスタ
および前記メモリセルトランジスタそれぞれのソース／
ドレインの他方として機能し、前記選択トランジスタお
よび前記メモリセルトランジスタで互いに共有される第
３の領域をさらに具備する。そして、前記第３、第４の
孤立状ゲート電極の上面から、前記第１、第２、第３の
素子分離パターン部の前記第１の領域を分離する部分の
上面までの距離は、前記第１、第２の孤立状ゲート電極
の上面から、前記第１、第２、第３の素子分離パターン
部の前記第２の領域を分離する部分の上面までの距離以
下であることを特徴とする。

【００４９】また、請求項１２に係る発明では、請求項
１１に係る発明において、前記第１、第２、第３の素子
分離パターン部の前記第１の領域を分離する部分の膜厚
は、前記第１、第２、第３の素子分離パターン部の前記
第２の領域を分離する部分の膜厚以上であることを特徴
とする。

【００５０】また、請求項１３に係る発明では、請求項
１２に係る発明において、前記選択ゲート電極下の前記
第１、第２、第３の素子分離パターン部の膜厚は、前記
第１、第２、第３の素子分離パターン部の前記第１の領
域を分離する部分の膜厚以上であることを特徴とする。

【００５１】また、請求項１４に係る発明では、請求項
１２に係る発明において、前記選択ゲート電極下の前記
第１、第２、第３の素子分離パターン部の一部分の膜厚
は、前記第１、第２、第３の素子分離パターン部の前記
第１の領域を分離する部分の膜厚以上で、前記選択ゲー
ト電極下の前記第１、第２、第３の素子分離パターン部
の他部分の膜厚以下であることを特徴とする。

【００５２】また、請求項１５に係る発明では、請求項
１１乃至請求項１４いずれか一つに係る発明において、
前記第１、第２、第３の素子分離パターン部の前記第３
の領域を分離する部分に段差が有ることを特徴とする。

【００５３】また、主要な目的を達成する請求項１６に
係る不揮発性半導体記憶装置の製造方法は、半導体基板
上に、第１のゲート絶縁膜、第１の導電体膜を含む第１
の積層構造を形成する工程と、前記第１の積層構造上
に、第１、第２の素子領域パターン部を有する半導体活
性領域を分離するための、第１、第２、第３の素子分離
パターン部を有する素子分離領域に対応した窓を有する
マスク材を形成する工程と、前記マスク材をマスクに用
いて、前記第１の積層構造および前記基板をエッチング
し、前記基板に素子分離領域パターンに応じた溝を形成
する工程と、前記溝を絶縁物で埋め込み、素子分離領域
を形成する工程と、前記マスク材を除去し、前記第１の
導電体膜の少なくとも上面を露出させる工程と、前記第
１の導電体膜に電気的に接続される第２の導電体膜を形
成する工程と、前記第２の導電体膜を、前記第１、第２
の素子領域パターン部上それぞれに沿って、前記第１、
第２、第３の素子分離パターン部上に側面が配置され、
前記第１の導電体膜の少なくとも上面を隠す第１、第２
の線状パターンにパターニングする工程と、前記第１の
素子分離パターン部、前記第１の線状パターン、前記第
２の素子分離パターン部、前記第２の線状パターン、前
記第３の素子分離パターン部それぞれの上に亘って、第
２のゲート絶縁膜、第３の導電体膜を含む第２の積層構
造を形成する工程と、前記第１の積層構造、前記第１、
第２の線状パターン、前記第２の積層構造を、前記第
１、第２の素子領域パターン部に交差する方向に延在
し、前記第１のゲート絶縁膜と、前記第１の導電体膜お
よび前記第２の導電体膜からなる孤立状ゲート電極と、
前記第２のゲート絶縁膜と、前記第３の導電体膜からな
る制御ゲート電極とを含む積層ゲートに加工する工程と
を具備することを特徴とする。

【００５４】また、請求項１７に係る製造方法では、請
求項１６に係る製造方法において、前記第１の導電体膜
の上面は、前記第１の導電体膜の上面の位置が、前記第
１、第２、第３の素子分離パターン部の上面の位置より
も低い状態で露出されることを特徴とする。

【００５５】また、請求項１８に係る製造方法では、請
求項１６および請求項１７いずれかに係る製造方法にお
いて、前記第１の積層構造、前記第１、第２の線状パタ
ーン、前記第２の積層構造を、積層ゲートに加工する工
程は、前記第２の積層構造の前記第３の導電体膜を、少
なくとも前記第２の素子分離パターン部の上の前記第
１、第２の線状パターン間の領域に残るように、前記第
１、第２の線状パターンの少なくとも上面の前記第２の
ゲート絶縁膜が露出するまでエッチングする第１工程
と、前記第１、第２の線状パターンの少なくとも上面の
前記第２のゲート絶縁膜を、前記第１、第２の線状パタ
ーンを構成する前記第２の導電体膜が露出するまでエッ
チングする第２工程と、前記第３の導電体膜、前記第２
の導電体膜、前記第１の導電体膜を、前記第１、第２の
素子領域パターン部に交差する方向に互いに分離される
までエッチングする第３工程とを含むことを特徴とす
る。

【００５６】また、請求項１９に係る製造方法は、請求
項１６乃至請求項１８いずれか一つに係る製造方法にお
いて、前記第２の積層構造を形成する工程の後に、前記
第２の積層構造のうち、選択トランジスタ形成領域に存
在する前記第３の導電膜を除去し、前記第２の導電体膜
の少なくとも上面を、前記選択トランジスタ形成領域で
露出させる工程と、前記第２の積層構造上に、前記選択
トランジスタ形成領域で前記第２の導電体膜に接し、メ
モリセルトランジスタ形成領域で前記第３の導電体膜に
接する第４の導電体膜を形成する工程とをさらに具備す
ることを特徴とする。

【００５７】また、別の目的を達成する請求項２０に係
る不揮発性半導体記憶装置の製造方法は、半導体基板上
に、第１のゲート絶縁膜、第１の導電体膜を含む第１の
積層構造を形成する工程と、前記第１の積層構造上に、
第１、第２の素子領域パターン部を有する半導体活性領
域を分離するための、第１、第２、第３の素子分離パタ
ーン部を有する素子分離領域に対応した窓を有するマス
ク材を形成する工程と、前記マスク材をマスクに用い
て、前記第１の積層構造および前記基板をエッチング
し、前記基板に素子分離領域パターンに応じた溝を形成
する工程と、前記溝を絶縁物で埋め込み、素子分離領域
を形成する工程と、前記素子分離領域の上面を後退させ
るとともに、前記マスク材を除去して前記第１の導電体
膜の上面および側面の一部を露出させる工程と、前記第
１の素子分離パターン部、前記第１の素子領域パターン
部上の前記第１の積層構造、前記第２の素子分離パター
ン部、前記第２の素子領域パターン部上の前記第１の積
層構造、前記第３の素子分離パターン部それぞれの上に
亘って、第２のゲート絶縁膜、第２の導電体膜を含む第
２の積層構造を形成する工程と、前記第２の積層構造の
うち、選択トランジスタ形成領域に存在する前記第２の
導電体膜および前記第２のゲート絶縁膜を除去し、前記
第１の導電体膜の少なくとも上面を、前記選択トランジ
スタ形成領域で露出させる工程と、前記第２の積層構造
上に、前記選択トランジスタ形成領域で前記第１の導電
体膜に接し、メモリセルトランジスタ形成領域で前記第
２の導電体膜に接する第３の導電体膜を形成する工程
と、前記第１の積層構造、前記第２の積層構造、前記第
３の導電体膜を、前記第１、第２の素子領域パターン部
に交差する方向に延在し、前記第１のゲート絶縁膜と、
前記第１の導電体膜からなる孤立状ゲート電極と、前記
第２のゲート絶縁膜と、前記第２、第３の導電体膜から
なる制御ゲート電極とを含む第１の積層ゲート、および
この第１の積層ゲートに略並行し、前記第１のゲート絶
縁膜と、前記第１の導電体膜からなる孤立状ゲート電極
と、この孤立状ゲート電極に前記第１、第２の素子領域
パターン部上で電気的に接続される第３の導電体膜とを
含む第２の積層ゲートに加工する工程とを具備すること
を特徴とする。

【００５８】また、別の目的を達成する請求項２１に係
る不揮発性半導体記憶装置の製造方法は、半導体基板上
に、第１のゲート絶縁膜、第１の導電体膜を含む第１の
積層構造を形成する工程と、前記第１の積層構造上に、
第１、第２の素子分離パターン部を有する半導体活性領
域を分離するための、第１、第２、第３の素子分離パタ
ーン部を有する素子分離領域に対応した窓を有するマス
ク材を形成する工程と、前記マスク材をマスクに用い
て、前記第１の積層構造および前記基板をエッチング
し、前記基板に素子分離領域パターンに応じた溝を形成
する工程と、前記溝を絶縁物で埋め込み、素子分離領域
を形成する工程と、前記マスク材を除去する工程と、選
択トランジスタ形成領域に存在する前記素子分離領域の
上面をマスクしつつ、メモリセルトランジスタ形成領域
に存在する前記素子分離領域の上面を後退させ、少なく
とも前記メモリセルトランジスタ形成領域で前記第１の
導電体膜の上面および側面の一部を露出させる工程と、
前記第１の素子分離パターン部、前記第１の素子領域パ
ターン部上の前記第１の積層構造、前記第２の素子分離
パターン部、前記第２の素子領域パターン部上の前記第
１の積層構造、前記第３の素子分離パターン部それぞれ
の上に亘って、第２のゲート絶縁膜、第２の導電体膜を
含む第２の積層構造を形成する工程と、前記第２の積層
構造のうち、前記選択トランジスタ形成領域に存在する
前記第２の導電体膜および前記第２のゲート絶縁膜を除
去し、前記第１の導電体膜の少なくとも上面を、前記選
択トランジスタ形成領域で露出させる工程と、前記第２
の積層構造上に、前記選択トランジスタ形成領域で前記
第１の導電体膜に接し、メモリセルトランジスタ形成領
域で前記第２の導電体膜に接する第３の導電体膜を形成
する工程と、前記第１の積層構造、前記第２の積層構
造、前記第３の導電体膜を、前記第１、第２の素子領域
パターン部に交差する方向に延在し、前記第１のゲート
絶縁膜と、前記第１の導電体膜からなる孤立状ゲート電
極と、前記第２のゲート絶縁膜と、前記第２、第３の導
電体膜からなる制御ゲート電極とを含む第１の積層ゲー
ト、およびこの第１の積層ゲートに略並行し、前記第１
のゲート絶縁膜と、前記第１の導電体膜からなる孤立状
ゲート電極と、この孤立状ゲート電極に前記第１、第２
の素子領域パターン部上で電気的に接続される第３の導
電体膜とを含む第２の積層ゲートに加工する工程とを具
備することを特徴とする。

【００５９】

【発明の実施の形態】以下、この発明の実施形態のいく
つかを、ＮＡＮＤ型ＥＥＰＲＯＭを例にしながら説明す
る。なお、実施形態においては、全図に亘り、同一の部
分には同一の参照符号を付し、重複する説明を避けなが
ら説明することにする。

【００６０】図１（Ａ）は、この発明の第１の実施形態
に係るＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの平
面図、図１（Ｂ）は、図１（Ａ）中のＢ−Ｂ線に沿う断
面図である。

【００６１】図１（Ａ）および（Ｂ）に示すように、Ｐ
型シリコン基板１には、素子分離領域２が形成されてい
る。素子分離領域２は、基板１の表面に半導体活性領域
（素子領域）３を区画する。メモリセルアレイにおける
活性領域３は、互いに並行した線状パターンを繰り返し
有している。この線状パターンを分離するため、素子分
離領域２もまた線状パターンを繰り返し有する。図１
（Ａ）では、この線状パターンが繰り返される部分が示
されている。素子分離領域２は、二酸化シリコンからな
る。実施形態の素子分離領域２は、後述する孤立ゲート
電極パターンを有したマスクパターンをマスクに用いて
トレンチ１１を形成し、このトレンチ１１の内部を二酸
化シリコンで埋めた自己整合トレンチ型の分離領域であ
る。この種の分離領域は、近時、ＳＴＩ（Shallow Tren
ch Isolation）と呼ばれることがあるので、以下の説明
では、ＳＴＩ領域２と称する。なお、ＳＴＩ領域２で
は、その直下の基板１内に、チャネルストッパと呼ばれ
る、高濃度Ｐ＋型領域を形成する場合と、形成しない場
合とがある。この実施形態では、形成しない場合を想定
する。活性領域３上には、トンネル電流が流れ得るよう
に薄く形成された第１のゲート絶縁膜４が形成されてい
る。ゲート絶縁膜４は二酸化シリコンからなる。実施形
態はＮＡＮＤ型であるので、以下、第１のゲート絶縁膜
４をトンネル酸化膜４と称する。トンネル酸化膜４の上
には、各メモリセルトランジスタに一つずつ設けられて
孤立した孤立ゲート電極５が形成されている。図１
（Ａ）に示す範囲では、孤立ゲート電極５は浮遊ゲート
を構成する。したがって、この実施形態では、孤立ゲー
ト電極５を浮遊ゲートと呼ぶ。浮遊ゲート５は導電性の
ポリシリコンからなり、電荷を蓄積する電荷蓄積層とし
て機能する。浮遊ゲート５の上には、第２のゲート絶縁
膜６が形成されている。第２のゲート絶縁膜６は、二酸
化シリコン、窒化シリコン、二酸化シリコンを順次積層
した、通常、ＯＮＯ膜と呼ばれる積層膜からなる。以
下、ＯＮＯ膜６と呼ぶ。ＯＮＯ膜６の上には、制御ゲー
ト７が形成されている。制御ゲート７は、導電性のポリ
シリコンからなり、メモリセルアレイのロー方向に連続
した線状に形成されて、ワード線として機能される。以
下、ワード線７と呼ぶ。浮遊ゲート５とワード線７と
は、同じマスクを用いて連続的にエッチングされて形成
される。そのため、チャネル幅方向（図ではロー方向）
に沿ったエッジは、浮遊ゲート５、ワード線７それぞれ
で揃っている。浮遊ゲート５とワード線７とが積層され
たゲート構造を、積層ゲート８と呼ぶ。Ｎ型ソース／ド
レイン領域９は、積層ゲート８とＳＴＩ領域２とをマス
クに用いて、Ｎ型不純物を活性領域３内にイオン注入す
ることにより形成される。上記実施形態において、その
浮遊ゲート５は、その側面が、ＳＴＩ領域２の線状パタ
ーン部の側端部それぞれに自己整合した下層部５Ｌと、
平面から見てこの下層部５Ｌの側面を覆うとともに、そ
の側面が、ＳＴＩ領域２の線状パターン部の上面まで張
り出した上層部５Ｕとから構成されている。上層部５Ｕ
のロー方向に沿った幅は、活性領域３のロー方向に沿っ
た幅よりも大きく、かつ上層部５Ｕのカラム方向に沿っ
た側面はそれぞれ、ＳＴＩ領域２の上面に配置されてい
る。このため、上層部５Ｕの上面の面積は、下層部５Ｌ
の上面の面積よりも大きい。したがって、浮遊ゲート５
とワード線７との対向面積は、従来の自己整合トレンチ
型のものよりも大きくでき、浮遊ゲート５、ＯＮＯ膜６
およびワード線７とで構成されるキャパシタの容量“Ｃ
２”を、浮遊ゲート５、トンネル酸化膜４およびチャネ
ル（基板１）とで構成されるキャパシタの容量“Ｃ１”
より、その構造上、充分に大きくすることができる。容
量“Ｃ２”を、容量“Ｃ１”より充分に大きくできるこ
とで、例えばデータの書き込み時、あるいはデータの消
去時にワード線７に印加される、電源電圧よりも高い書
き込み電圧ＶＰＰを、従来の自己整合トレンチ型のＥＥ
ＰＲＯＭに比べて、低くすることが可能となる。

【００６２】また、従来の自己整合トレンチ素子分離型
のＥＥＰＲＯＭにおいては、浮遊ゲート５の側面をＳＴ
Ｉ領域２の上面から露出させ、容量“Ｃ２”を増加させ
ることもできる。この構造では、浮遊ゲート５のＳＴＩ
領域２の上面からの突出する量を大きくすることで、よ
り大きい容量“Ｃ２”を得ることができる。浮遊ゲート
５の突出する量を大きくするには、浮遊ゲート５の厚み
を増すか、あるいはＳＴＩ領域２の上面を後退させる量
を大きくすればよい。しかしながら、浮遊ゲート５の厚
みを増すと、積層ゲート８の加工時に、より厚い積層構
造をエッチングする必要が生ずるので、例えばＳＴＩ領
域２の膜厚が大きく減少する可能性が高まる。また、Ｓ
ＴＩ領域２の上面を、より大きく後退させた場合には、
当然ながら、ＳＴＩ領域２の膜厚が大きく減少する。さ
らには、浮遊ゲート５がＳＴＩ領域２の上面から大きく
突出する構造であるので、特に浮遊ゲート５より上層に
おいて、その平坦性が悪化し、微細加工性が低下してし
まう。

【００６３】これに対して上記実施形態によれば、浮遊
ゲート５（５Ｕ、５Ｌ）の高さを厚くしなくても、上層
部５Ｕの平面から見た面積を増加させれば、容量“Ｃ
２”は大きくなる。このため、積層ゲート８の加工時に
エッチングされる積層構造を、より薄くすることが可能
であり、積層ゲート８の加工時に、ＳＴＩ領域２の膜厚
が大きく減少する可能性は低くなる。もちろん、ＳＴＩ
領域２の上面を後退させる必要もない。さらに上層部５
ＵがＳＴＩ領域２の上面から大きく突出せず、浮遊ゲー
ト５の上層の平坦性は良好であり、微細加工性に優れた
構造を得ることができる。

【００６４】次に、その製造方法の一例を説明する。

【００６５】図２（Ａ）〜（Ｃ）、図３（Ａ）〜
（Ｃ）、図４（Ａ）〜（Ｂ）はそれぞれ、この発明の第
１の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭのメモリセ
ルアレイを、主要な製造工程毎に示した断面図である。
なお、これら断面は、図１（Ａ）中のＢ−Ｂ線に沿って
いる。

【００６６】まず、図２（Ａ）に示すように、シリコン
基板１の上に、トンネル酸化膜４、浮遊ゲート５の下層
部５Ｌとなる導電性ポリシリコン膜１３を順次形成す
る。次いで、ＳＴＩ領域２を形成する領域以外をシリコ
ン窒化膜１４で覆う。窒化膜１４は、トレンチ形成のた
めのマスク材であり、必要がなければ無くても良い。

【００６７】次いで、図２（Ｂ）に示すように、窒化膜
１４を、エッチングの障壁に用いながら、導電性ポリシ
リコン膜１３、トンネル酸化膜４、シリコン基板１を順
次エッチングし、トレンチ１１を形成する。トレンチ１
１の形成には、ＲＩＥ法が用いられる。トレンチ１１の
深さは、トレンチ１１の内部に形成されるＳＴＩ領域２
下の導電型反転耐圧や、ＳＴＩ領域２によって分離され
る半導体活性領域３間のパンチスルー耐圧を考慮して、
最適な深さを選ぶことができる。

【００６８】また、トレンチ１１を形成した後、必要に
応じてトレンチ１１の内部を洗浄したり、トレンチ１１
に露出した基板１の表面に側壁処理膜を形成しても良
い。側壁処理膜は、基板１を熱酸化した熱酸化膜、ある
いはＣＶＤ法を用いて堆積した二酸化シリコンが使用さ
れる。

【００６９】また、トレンチ１１の下に、基板１と同じ
導電型の不純物をイオン注入し、チャネルストッパを形
成し、上記反転耐圧や、パンチスルー耐圧を向上させて
も良い。

【００７０】次いで、シリコン基板１の全面に二酸化シ
リコンを堆積した後、図２（Ｃ）に示すように、堆積し
た二酸化シリコンを、ＲＩＥ法、またはＣＭＰ法を用い
てエッチバックして、トレンチ１１の内部を二酸化シリ
コンで埋め込む。これにより、ＳＴＩ領域２が完成し、
基板１には、線状の繰り返しパターンを有した活性領域
３が区画される。トレンチ１１の内部を埋め込む二酸化
シリコンは、段差被覆性に富むもの、例えばＴＥＯＳや
ＢＰＳＧなどが良い。

【００７１】次いで、図３（Ａ）に示すように、窒化膜
１４を除去する。この時、ＳＴＩ領域２の上面は、導電
性ポリシリコン膜１３の上面と一致するように、エッチ
ングしても構わない。しかし、この実施形態では、ＳＴ
Ｉ領域２の上面をエッチングせず、窒化膜１４を除去す
るだけとしている。この方法によれば、ＳＴＩ領域２の
膜厚ｔ２に、ほぼ形成時の膜厚を持たせることができ、
後の積層ゲート加工時の加工マージンを大きくとること
ができる、という利点がある。

【００７２】また、高耐圧型ＭＯＳＦＥＴに使用する、
図示せぬ厚いゲート酸化膜は、ＳＴＩ領域２が形成され
る前か、ＳＴＩ領域２が形成された後でも、メモリセル
アレイ上をマスクで覆った状態で形成される。このた
め、厚いゲート酸化膜を活性領域３上に形成する時に
は、ＳＴＩ領域２はエッチングされない。

【００７３】次いで、図３（Ｂ）に示すように、上層部
５Ｕとなる導電性ポリシリコン膜１５を形成する。

【００７４】次いで、図３（Ｃ）に示すように、導電性
ポリシリコン膜１５上に、浮遊ゲート５を各メモリセル
トランジスタ毎に分断する“スリット”に対応した窓２
０を有するホトレジスト膜１６を形成する。この窓２０
の幅“Ｗwindow”は、ＳＴＩ領域２の線状パターンの幅
“ＷSTI ”よりも狭い。そして、窓２０を形成するため
のリソグラフィのマスクは、窓２０が必ずＳＴＩ領域２
の線状パターン上に配置されるように合わせられる。詳
しくは後述するが、“マスクの合わせずれ”が生じて
も、チップ毎に、メモリセルトランジスタの容量Ｃ２が
ばらつかないようにするためである。次いで、ホトレジ
スト膜１６をマスクに用いて、導電性ポリシリコン膜１
５をエッチングし、導電性ポリシリコン膜１５に“スリ
ット”２１を形成する。この“スリット”２１の形成
時、ＳＴＩ領域２は、若干、エッチングされる。しかし
ながら、ＳＴＩ領域２には、図３（Ａ）に示したように
充分な膜厚ｔ２があるので、従来のＬＯＣＯＳ型やトレ
ンチ型の素子分離領域よりも、充分な加工マージンを得
ることができる。

【００７５】次いで、図３（Ｃ）に示す構造からホトレ
ジスト膜１６を除去した後、図４（Ａ）に示すように、
その構造の全面にＯＮＯ膜６を形成する。次いで、ＯＮ
Ｏ膜６の上に、ワード線７となる導電性ポリシリコン膜
１７を形成する。導電性ポリシリコン膜１７は、ワード
線７となるために、例えば導電性ポリシリコン膜１３、
１５よりもシート抵抗の低い、低抵抗なものがよい。ま
た、導電性ポリシリコンに変えて、導電性ポリシリコン
よりも、より低抵抗な高融点金属、あるいは高融点金属
とシリコンとが化合した高融点金属シリサイドや、これ
らの積層膜などとしても良い。

【００７６】次いで、図４（Ｂ）に示すように、ワード
線７の形成パターンに応じたパターンを持つホトレジス
ト膜１８を形成する。次いで、ホトレジスト膜１８をマ
スクに用いて、導電性ポリシリコン膜１７、ＯＮＯ膜
６、導電性ポリシリコン膜１５、および導電性ポリシリ
コン膜１３をエッチングし、ワード線７、下層部５Ｌ、
上層部５Ｕの二層構造からなる浮遊ゲート５を含む積層
ゲート８を形成する。この積層ゲート８の加工時、積層
ゲート８の下以外のＳＴＩ領域２はエッチングされる
が、図３（Ｃ）のスリットの加工時と同様、積層ゲート
８は、ＳＴＩ領域２が充分な膜厚を有した状態で加工さ
れる。このため、積層ゲート８を、従来のＬＯＣＯＳ型
やトレンチ型の素子分離領域よりも高い加工マージンを
有した状態で加工することができる。

【００７７】この後、特に図示しないが、周知の製法に
したがって、ソース／ドレイン領域９、層間絶縁膜、ビ
ット線コンタクト孔などのコンタクト孔、ビット線など
の配線層を形成することで、この発明の第１の実施形態
に係るＮＡＮＤ型ＥＥＰＲＯＭが完成する。

【００７８】このような第１の実施形態に係るＮＡＮＤ
型ＥＥＰＲＯＭによれば、従来の自己整合トレンチ素子
分離型のＮＡＮＤ型ＥＥＰＲＯＭよりも、浮遊ゲート
５、ＯＮＯ膜６およびワード線７とで構成されるキャパ
シタの容量“Ｃ２”を大きくでき、例えば書き込み電圧
ＶＰＰの、さらなる低電圧化を推進することができる。

【００７９】また、スリット２１、および積層ゲート８
の加工は、充分な膜厚を有するＳＴＩ領域２の上で行う
ことができ、従来のＬＯＣＯＳ素子分離型やトレンチ素
子分離型のＮＡＮＤ型ＥＥＰＲＯＭに比べて、メモリセ
ルアレイに高い加工マージンを持たせることができ、さ
らなるメモリセルトランジスタの微細化を推進すること
ができる。また、この効果は、特に図３（Ａ）〜
（Ｃ）、図４（Ａ）〜（Ｂ）に示すように、下層部５Ｌ
の上面よりも、ＳＴＩ領域２の上面のほうが高い構造の
とき、顕著である。この構造は、トレンチ１１を埋め込
み、平坦化した後、窒化膜１４を除去することで得られ
る構造であるので、ＳＴＩ領域２の上面をエッチングし
ない。このエッチングをしない分、ＳＴＩ領域２に充分
な膜厚を残すことができる。

【００８０】さらに、第１の実施形態に係るＮＡＮＤ型
ＥＥＰＲＯＭでは、上層部５Ｕで、下層部５Ｌを隠すこ
とによって、自己整合トレンチ素子分離型において、マ
スクの“合わせずれ”による、容量Ｃ２の変動を吸収で
きる。このため、各ウェーハ毎に、容量“Ｃ２”の値を
均一にしやすい。以下、これを、第１の比較例を参照し
ながら説明する。

【００８１】図５（Ａ）は、この発明の第１の比較例に
係るＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの平面
図、図５（Ｂ）は、図５（Ａ）中のＢ−Ｂ線に沿う断面
図、図６（Ａ）および（Ｂ）はそれぞれ比較例に係るＮ
ＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイにマスクずれ
が生じた状態を示す断面図である。

【００８２】図５（Ａ）および（Ｂ）に示すように、第
１の比較例では、上層部５Ｕを、下層部５Ｌの上面が露
出するようにずらしている。下層部５Ｌの上面が露出し
た領域２２は、ワード線７と浮遊ゲート５との対向面積
を増加させ、第１の実施形態よりも、容量“Ｃ２”を、
さらに向上できる構造とされている。

【００８３】しかし、第１の比較例では、図６（Ａ）お
よび（Ｂ）に示すように、スリットを形成するためのマ
スクが、所定の合わせ位置“ａ”から、位置“ａ’”に
ずれた場合、そのずれに応じて、領域２２に露出する下
層部５Ｌの露出面積が変わる。露出面積の変動は、容量
“Ｃ２”を変動させる。このため、各ウェーハ毎に、容
量“Ｃ２”の値を均一にすることが難しく、結果とし
て、製造されるＮＡＮＤ型ＥＥＰＲＯＭ製品個々で、容
量“Ｃ２”がばらつきやすくなる。実際の製品では、こ
のような容量“Ｃ２”のばらつきに、ある程度のマージ
ンを見込み製造するので、製品自体を害するものではな
い。しかし、製品間の特性ばらつきは、多少大きくな
る。製品間の特性ばらつきは、より狭くすることが、高
い性能、高い品質の製品を提供するのに重要な事項であ
る。

【００８４】図７（Ａ）および（Ｂ）はそれぞれこの発
明の第１の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭのメ
モリセルアレイにマスクずれが生じた状態を示す断面図
である。

【００８５】第１の比較例に対して、第１の実施形態で
は、図７（Ａ）および（Ｂ）に示すように、スリットを
形成するためのマスクが、所定の合わせ位置“ａ”か
ら、位置“ａ’”にずれても、下層部５Ｌは、上層部５
Ｕにより常に隠される状態とすることで、ワード線７と
浮遊ゲート５との対向面積を変わらないようにすること
ができる。したがって、マスクがずれても、容量“Ｃ
２”は変動せず、比較例に比べて、各ウェーハ毎に、容
量“Ｃ２”の値を均一にしやすくなる。結果として、製
造されるＮＡＮＤ型ＥＥＰＲＯＭ製品個々の、容量“Ｃ
２”のばらつきは小さくなる。容量Ｃ２のばらつきが小
さいことで、第１の実施形態は、第１の比較例に比べ
て、例えばメモリセルトランジスタが記憶するデータに
対応したしきい値電圧を狭い範囲に、容易に分布させる
ことができる。

【００８６】通常、ＥＥＰＲＯＭのデータ書き込みで
は、メモリセルトランジスタのしきい値電圧が所望の範
囲内に収まるまで、データ書き込みと、ベリファイ読み
出しとを、何回か繰り返す。容量“Ｃ２”のばらつきが
大きいＥＥＰＲＯＭでは、この繰り返し回数が多く、デ
ータの書き込みに長い時間を要する。しかし、この実施
形態では、容量“Ｃ２”のばらつきが小さいために、上
記繰り返し回数が減る。このため、データの書き込みに
要する時間は短縮され、例えば第１の比較例に比較し、
より高速な書き込み動作を実現することができる。

【００８７】また、しきい値電圧を、容易に狭い範囲に
分布できる第１の実施形態は、“０”、“１”の二値の
データを記憶するメモリだけでなく、二値以上のデー
タ、例えば“００”、“０１”、“１０”、“１１”の
ような四値のデータ、あるいはそれ以上の値のデータを
記憶するような多値メモリにも好ましく実施できる。

【００８８】特に第１の実施形態を多値メモリに適用し
た場合には、データ書き込み時間を短縮できる効果は、
非常に高いものとなる。即ち、一度めの書き込みの段階
で、しきい値電圧は、目的とするしきい値電圧の範囲
に、高い精度で近づくためである。

【００８９】なお、第１の実施形態では、実施に際し、
次のような変形が、特に有効である。

【００９０】まず、トンネル酸化膜４は、ワード線７と
基板１との間に印加される電圧によって、浮遊ゲート５
と基板１との間で電荷の授受が可能な厚さの絶縁膜とす
る。例えばその膜厚１０ｎｍ以下である。その材料は二
酸化シリコン（ＳｉＯ２）の他、窒化シリコン（Ｓｉ３
Ｎ４）、または酸窒化シリコン（ＳｉＯＮ）等から選ば
れる。

【００９１】また、ワード線７を構成する導電材料は、
例えば不純物のドーピングにより電気伝導率が高められ
たポリシリコンの他、非晶質シリコンなどが良い。

【００９２】また、ＯＮＯ膜６は、浮遊ゲート５とワー
ド線７との間を電気的に分離できる膜厚を有し、その材
料はＯＮＯ膜の他、二酸化シリコン、あるいは窒化シリ
コン、あるいは酸窒化シリコンの単層膜、あるいはこれ
らの積層膜が良い。

【００９３】また、トレンチ１１内に埋め込まれた絶縁
材料は二酸化シリコン、特にＴＥＯＳ、ＢＰＳＧが良
い。

【００９４】これらの実施に有効な変形は、以下に説明
する実施形態においても、好ましく適用できる。

【００９５】図８（Ａ）は、この発明の第２の実施形態
に係るＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイおよ
びメモリ周辺回路の平面図、図８（Ｂ）は、図８（Ａ）
中のＢ−Ｂ線に沿う断面図である。

【００９６】この第２の実施形態は、メモリセルアレイ
におけるＳＴＩ領域２に、充分な加工マージンを持たせ
るだけでなく、メモリを動作／駆動させるためのメモリ
周辺回路が形成される周辺回路領域においても、充分な
加工マージンを持たせることを目的としている。

【００９７】図８（Ａ）および（Ｂ）に示すように、メ
モリセルアレイ３１内の構造は、第１の実施形態と同様
であるが、周辺回路領域３２内に形成されるトランジス
タ（ＭＯＳＦＥＴ）“ＰＴ”の構造が、第２の実施形態
の特徴となっている。即ち、トランジスタ“ＰＴ”の構
造を、メモリセルトランジスタ“ＭＴ”の構造に準じた
ものとする。これらトランジスタ“ＭＴ”、“ＰＴ”ど
うしが特に異なるところは、トランジスタ“ＭＴ”で
は、浮遊ゲート５の下層部５Ｌ、上層部５Ｕを構成し、
各トランジスタ“ＭＴ”毎に孤立される二層の導電材料
が、ＭＯＳＦＥＴ“ＰＴ”では、そのゲート３５自体を
構成しており、トランジスタ“ＰＴ”のゲート３５は、
活性領域３上において、下層部３５Ｌ、上層部３５Ｕの
二層の導電材料からなっている。この実施形態では、下
層部３５Ｌは活性領域３上に、ゲート酸化膜３４を介し
て形成されて、ＳＴＩ領域２の側端部間に残されてい
る。また、その上層部３５Ｕは、トランジスタ“ＰＴ”
を駆動、もしくは制御する信号を、そのゲートまで導く
内部配線層を構成している。図８（Ａ）、（Ｂ）に示す
例では、トランジスタ“ＰＴ”を駆動／制御する信号
が、層間絶縁膜４０上に形成された低抵抗金属からなる
内部配線層４１より、コンタクト孔４２を介して、上層
部３５Ｕに供給される。コンタクト孔４２は、例えば周
辺回路領域３２内のＳＴＩ領域２の上に形成される。

【００９８】また、トランジスタ“ＭＴ”のワード線７
を構成していた導電材料３７は、周辺回路領域３２の活
性領域３上においては、トランジスタ“ＰＴ”の上層部
３５Ｕの上にＯＮＯ膜６を介してそのまま残されてい
る。導電材料３７は、ＳＴＩ領域２上で、コンタクト孔
４２の近傍のみが除去されている。

【００９９】また、図示するトランジスタ“ＰＴ”が、
小さい電圧の信号を駆動／制御するものであるときのゲ
ート酸化膜３４の一つの例は、トンネル酸化膜４と同一
のものである。他の例は、トンネル酸化膜４とほぼ同等
の膜厚を持つ比較的薄い熱酸化膜である。また、図示す
るトランジスタ“ＰＴ”が、大きい電圧の小さい信号を
駆動／制御するものであるときのゲート酸化膜３４の一
つの例は、トンネル酸化膜４よりも充分に厚い熱酸化膜
である。これらのようなゲート酸化膜３４は、例えば図
２（Ａ）に示した時点において、基板１と導電性ポリシ
リコン膜１３との間に既に形成されているのが、特に好
ましい。これは、ＳＴＩ領域２を形成する前に、下層部
３５Ｌと基板との間にゲート酸化膜３４を形成しておく
ことで、ゲート酸化膜３４を形成するために周辺回路領
域３２のＳＴＩ領域２をエッチングせずに済むためであ
る。

【０１００】なお、図中、参照符号１０は、メモリセル
アレイ３１内に形成されるビット線、参照符号３９は、
トランジスタ“ＰＴ”のソース／ドレイン領域を示して
いる。また、参照符号４３は、ソース／ドレイン領域３
９と内部配線層とのコンタクトを示しているが、この内
部配線層は同図では省略している。

【０１０１】このような第２の実施形態に係るＮＡＮＤ
型ＥＥＰＲＯＭによれば、周辺回路を構成するトランジ
スタ“ＰＴ”のゲート３５を、メモリセルトランジスタ
“ＭＴ”の浮遊ゲート５と同様に、上層部３５Ｕ／下層
部３５Ｌの二層構造とすることで、第１の実施形態に係
るメモリセルトランジスタ“ＭＴ”の製造プロセスと共
通のプロセスで、周辺回路を構成するトランジスタ“Ｐ
Ｔ”を形成できる、という利点を得ることができる。

【０１０２】さらには、メモリセルトランジスタ“Ｍ
Ｔ”のゲート３５の下層部３５Ｌと基板１との間に、所
望の膜厚を有するゲート酸化膜３４を形成しておいてか
ら、ＳＴＩ領域２を形成することで、メモリセルアレイ
３１だけでなく、周辺回路領域３２においても、ＳＴＩ
領域２の膜厚の減少を抑制できる、という利点を得るこ
とができる。上記所望の膜厚を有するゲート酸化膜３４
は、例えば小さい電圧を駆動／制御するトランジスタで
はトンネル酸化膜４と同じかほぼ同程度の比較的薄いも
の、あるいは大きい電圧を駆動／制御するトランジスタ
ではトンネル酸化膜４よりも充分に厚いものである。も
ちろん、薄いゲート酸化膜、厚いゲート酸化膜をそれぞ
れ、下層部３５Ｌと基板１との間に形成しておいて良
い。

【０１０３】次に、この発明の第３の実施形態を説明す
る。

【０１０４】この第３の実施形態は、メモリセルアレイ
におけるＳＴＩ領域２に、充分な加工マージンを持たせ
たまま、メモリセルトランジスタ、および選択ゲートト
ランジスタをそれぞれ形成することを目的としている。
より具体的には、選択ゲートトランジスタを形成する
際、ＳＴＩ領域２のワード線と同一方向に沿って延びる
選択ゲート線の近傍に発生する“膜減り”を抑制する。

【０１０５】図９（Ａ）は、この発明の第３の実施形態
に係るＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの平
面図、図９（Ｂ）は、図９（Ａ）中の９Ｂ−９Ｂ線に沿
う断面図である。また、図１０（Ａ）は、図９（Ａ）中
の１０Ａ−１０Ａ線に沿う断面図、図１０（Ｂ）は、図
９（Ａ）中の１０Ｂ−１０Ｂ線に沿う断面図である。な
お、図９（Ａ）においては、ビット線（ＢＬ）は省略さ
れている。

【０１０６】図９（Ａ）、（Ｂ）、図１０（Ａ）、
（Ｂ）に示すように、第３の実施形態では、メモリセル
トランジスタ“ＭＴ”は、第１の実施形態と同様な構造
を持つ。さらに選択トランジスタ“ＳＴ”を、トランジ
スタ“ＭＴ”の構造に準じた構造とする。即ち、トラン
ジスタ“ＳＴ”は、各トランジスタ“ＳＴ”毎に孤立し
たゲート部材５５と、このゲート部材５５に電気的に接
続される選択ゲート線５７との積層構造により構成され
る。ゲート部材５５は、浮遊ゲート５と同様、上層部５
５Ｕ、下層部５５Ｌの二層構造であり、活性領域３上に
ゲート酸化膜５４を介して形成されている。ゲート部材
５５の、特に上面部は、ＯＮＯ膜６が除去されており、
活性領域３の上において、選択ゲート線５７に電気的に
接続されている。選択ゲート線５７は、ワード線７と同
じ導電膜で構成されており、ワード線７と並行して線状
に形成される。選択ゲート線５７と孤立したゲート部材
５５との積層構造を、以下、積層ゲート５８という。

【０１０７】さらに、ＳＴＩ領域２の上には、ＯＮＯ膜
６が、浮遊ゲート５およびゲート部材５５を分断するた
めのスリット２１に沿って残されている。ＳＴＩ領域２
の上に残されたＯＮＯ膜６は、特に積層ゲート８、５８
の加工時、ＳＴＩ領域２の“膜減り”を抑制する。ま
た、特に図１０（Ａ）に参照符号５２によって示される
ＳＴＩ領域２のゲート部材５５間の領域上には、ＯＮＯ
膜６が残されている。このゲート部材５５間に残された
ＯＮＯ膜６は、選択トランジスタ形成領域“ＳＴＡ”か
ら、ＯＮＯ膜６を除去する時、および積層ゲート加工時
にそれぞれ、ＳＴＩ領域２の“膜減り”を抑制する。詳
しくは、後述する。参照符号“ＭＴＡ”は、メモリセル
トランジスタ形成領域を示している。

【０１０８】次に、第３の実施形態に係るＮＡＮＤ型Ｅ
ＥＰＲＯＭの効果について、第２、第３の比較例を参照
しながら説明する。

【０１０９】なお、第２、第３の比較例はそれぞれ、第
１の実施形態と同様のメモリセルトランジスタが用いら
れる。つまり、第２、第３の比較例は、第１の実施形態
において、その選択トランジスタの構成の例を開示した
もので、第１の実施形態の変形例である。したがって、
第２、第３の比較例はそれぞれ、第１、第２、第３の実
施形態と同様に、この発明に係るＮＡＮＤ型ＥＥＰＲＯ
Ｍである。

【０１１０】図１１は、第２の比較例に係るＮＡＮＤ型
ＥＥＰＲＯＭの、スリット加工時の平面図である。

【０１１１】図１１に示すように、第２の比較例では、
スリット２１を領域“ＳＴＡ”に形成せず、後にポリシ
リコン膜１５によってロー方向に連続して形成される構
成とする。これにより、各選択ゲートトランジスタ“Ｓ
Ｔ”毎に、ポリシリコン膜１５と、図示せぬワード線と
並行して形成されるポリシリコン膜とを電気的に接続す
る必要が無く、ポリシリコン膜１５を、任意のメモリセ
ルアレイ内で、コンタクトを介してワード線と並行して
形成されるポリシリコン膜に接続すれば良い。

【０１１２】ところが、第２の比較例の構造では、メモ
リセルアレイが微細化されてくると、スリット２１を加
工する時のリソグラフィが困難になる事情がある。具体
的には、メモリセルアレイ内においては、行列状に分散
されて形成されるスリットを、ホトレジストに形成しに
くくなる。つまり、スリット２１を加工する場合は、領
域“ＳＴＡ”においてラインパターン、領域“ＭＴＡ”
においてラインパターンとスペースパターンとの繰り返
しとなる（以下、ライン＆スペースパターンという）。
このような複雑なパターンは、リソグラフィ時や、エッ
チング時のカラム方向寸法変換差と、ロー方向寸法変換
差が異なってしまうことが多い。これにより、寸法制御
マージンが低下する。特に領域“ＳＴＡ”に残されるべ
きポリシリコン膜１５の寸法の制御が困難化する。

【０１１３】また、第２の比較例では、メモリセルアレ
イ内において、ポリシリコン膜１５と図示せぬワード線
並行して形成されるポリシリコン膜とをコンタクト孔を
介して接続し、選択ゲート線を形成することが必要であ
る。ここで、選択ゲート線の配線抵抗は、選択ゲート線
１本あたりのコンタクトの数に依存する。つまり、ポリ
シリコン膜１５は、浮遊ゲートを構成する材料であり、
ポリシリコン膜１７よりもシート抵抗が高く設定される
ためである。選択ゲート線の配線抵抗が大きいと、デー
タの書き込み時、あるいは読み出し時の信号遅延が大き
くなり、高速な動作が行いづらくなる。このため、第２
の比較例においては、ポリシリコン膜１５に対するコン
タクト孔の数を減らすことは現実的ではない。メモリセ
ルアレイ内に設けられるコンタクト孔は、当然ながらメ
モリセルアレイの微細化を妨げる。

【０１１４】このような事情を解消できるのが、第３の
比較例である。

【０１１５】図１２は、第３の比較例に係るＮＡＮＤ型
ＥＥＰＲＯＭの、スリット加工時の平面図である。

【０１１６】図１２に示すように、第３の比較例では、
ポリシリコン膜１５を、領域“ＳＴＡ”においても、ス
リット２１によって分断してしまう。

【０１１７】このような第３の比較例では、スリット２
１が、領域“ＳＴＡ”、領域“ＭＴＡ”の双方において
ライン＆スペースパターンとなり、リソグラフィ時の解
像パターンが単純化される。このため、寸法の制御が容
易で、微細化に適する。

【０１１８】また、ワード線と同じポリシリコン膜でワ
ード線と並行して形成される選択ゲート線とポリシリコ
ン膜１５とのコンタクトは、ポリシリコン膜１５上のＯ
ＮＯ膜６を除去することで得られる。このため、コンタ
クト孔は必要でない。

【０１１９】しかしながら、ポリシリコン膜１５上のＯ
ＮＯ膜６を除去するために、積層ゲート加工時、ＳＴＩ
領域２の膜厚の減少が、より激しく発生する、という事
情がある。

【０１２０】図１３（Ａ）、（Ｂ）は、第３の比較例に
係るＮＡＮＤ型ＥＥＰＲＯＭのＯＮＯ膜６の除去工程を
示す断面図、図１４（Ａ）、（Ｂ）は、第３の比較例に
係るＮＡＮＤ型ＥＥＰＲＯＭの積層ゲート加工工程を示
す断面図である。図１３（Ａ）、図１４（Ａ）はそれぞ
れ、図１２（Ａ）のＡ−Ａ線に沿う断面、図１３
（Ｂ）、図１４（Ｂ）はそれぞれ、図１２（Ａ）のＢ−
Ｂ線に沿う断面である。

【０１２１】まず、図１３（Ａ）および（Ｂ）に示すよ
うに、領域“ＭＴＡ”の上をホトレジスト膜６１で覆
う。次いで、ホトレジスト膜６１をマスクに用いて、領
域“ＳＴＡ”の上からＯＮＯ膜６を除去する。ＯＮＯ膜
６は、ＳＴＩ領域２の主要な構成物である二酸化シリコ
ンを含む。このため、ＯＮＯ膜６をエッチングしている
とき、ポリシリコン膜１５どうしに挟まれた領域５２に
おいて、ＳＴＩ領域２の膜厚が減少する。

【０１２２】さらに、図１４（Ａ）および（Ｂ）に示す
ように、領域“ＳＴＡ”にはＯＮＯ膜６がない。このた
め、積層ゲート加工時、領域“ＳＴＡ”におけるＳＴＩ
領域２の膜厚の減少量は、ＯＮＯ膜６が残っている領域
“ＭＴＡ”より大きくなる。このため、領域“ＳＴＡ”
におけるＳＴＩ領域２の膜厚は薄くなり、特に領域５２
において、領域“ＭＴＡ”におけるポリシリコン膜１５
どうしに挟まれた領域６２と比べ、顕著となる。

【０１２３】この点、第３の実施形態に係るＮＡＮＤ型
ＥＥＰＲＯＭでは、ＳＴＩ領域２の、ポリシリコン膜１
５どうしに挟まれた領域上、即ちスリット２１が形成さ
れる部分上にＯＮＯ膜６が残されているので、ＯＮＯ膜
６の除去時、ＳＴＩ領域２の、特に領域５２が膜減りし
ない。さらに積層ゲート加工時、領域“ＳＴＡ”におけ
るＳＴＩ領域２の膜厚の減少量は、ＯＮＯ膜６が有るの
で、第３の比較例に比べて抑制することができる。した
がって、上述した通りＯＮＯ膜６の除去時、および積層
ゲート加工時にそれぞれ、ＳＴＩ領域２の“膜減り”が
抑制され、領域“ＳＴＡ”におけるＳＴＩ領域２の膜厚
の減少を緩和することができる。

【０１２４】次に、第３の実施形態に係るＮＡＮＤ型Ｅ
ＥＰＲＯＭの製造方法を説明する。

【０１２５】図１５（Ａ）、（Ｂ）〜図１９（Ａ）、
（Ｂ）はそれぞれ、第３の実施形態に係るＮＡＮＤ型Ｅ
ＥＰＲＯＭの主要な製造工程を示す断面図である。図１
５（Ａ）〜図１９（Ａ）は、図９（Ａ）の１０Ａ−１０
Ａ線に沿う断面であり、図１５（Ｂ）〜図１９（Ｂ）
は、図９（Ａ）の１０Ｂ−１０Ｂ線に沿う断面である。

【０１２６】まず。図１５（Ａ）および（Ｂ）に示すよ
うに、図２（Ａ）〜図３（Ｃ）に示した構造にしたがっ
て、導電性ポリシリコン膜１５に、スリット２１を形成
した後、全面にＯＮＯ膜６を形成する。

【０１２７】次いで、図１６（Ａ）および（Ｂ）に示す
ように、ＯＮＯ膜６の上に、導電性ポリシリコン膜１７
を形成する。この後、好ましくは、同図に示すようにポ
リシリコン膜１７の表面をＣＭＰなどを用いて平坦化す
る。

【０１２８】次いで、図１７（Ａ）および（Ｂ）に示す
ように、領域“ＭＴＡ”の上をホトレジスト６３で覆
う。次いで、ホトレジスト６３をマスクに用いて、領域
“ＳＴＡ”の上から、ポリシリコン膜１７およびＯＮＯ
膜６を除去し、領域“ＳＴＡ”において、ポリシリコン
膜１５の上面を露出させる。この時、領域５２上には、
ＯＮＯ膜６とポリシリコン膜１７とを残す。

【０１２９】次いで、ホトレジスト６３を除去した後、
図１８（Ａ）および（Ｂ）に示すように、全面に導電性
ポリシリコン膜１９を形成する。この導電性ポリシリコ
ン膜１９は、より低抵抗な高融点金属、あるいは高融点
金属とシリコンとが化合した高融点金属シリサイドなど
としても良い。このようにすれば、ワード線７や選択ゲ
ート線５７などは、ポリサイド構造や、ポリメタル構造
となり、より低抵抗なものが得られる。

【０１３０】次いで、図１９（Ａ）および（Ｂ）に示す
ように、導電性ポリシリコン膜１９の上に、ワード線７
の形成パターンに応じたパターンを持つホトレジスト膜
１８ＷＬ、選択ゲート線５７の形成パターンに応じたパ
ターンを持つホトレジスト膜１８ＳＧを形成する。次い
で、ホトレジスト膜１８ＷＬ、１８ＳＧをマスクに用い
て、ポリシリコン膜１９、ポリシリコン膜１７、ＯＮＯ
膜６、導電性ポリシリコン膜１５、および導電性ポリシ
リコン膜１３をエッチングし、ワード線７および下層部
５Ｌ、上層部５Ｕの二層構造からなる浮遊ゲート５を含
む積層ゲート８と、選択ゲート線５７およびこれに接続
される上層部５５Ｕ、上層部５５Ｌの二層構造からなる
孤立ゲート部材５５を含む積層ゲート５８とを形成す
る。これら積層ゲート８、５８の加工時、ＳＴＩ領域２
の上には、ＯＮＯ膜６が残されているので、ＳＴＩ領域
２に発生する膜減りは抑制される。また、積層ゲート加
工の方法は、次の通りに、３段階で行うのが好ましい。

【０１３１】ポリシリコン膜１９を、シリコンをエッチ
ングし易く、二酸化シリコンあるいは窒化シリコンをエ
ッチングし難いエッチャントを用いて、ポリシリコン膜
１７をＳＴＩ領域２の上に残し、ポリシリコン膜１５の
上に形成されたＯＮＯ膜６が露出するようにエッチング
する。

【０１３２】次いで、露出したＯＮＯ膜６を、二酸化シ
リコンあるいは窒化シリコンをエッチングし易く、シリ
コンをエッチングし難いエッチャントを用いて、ポリシ
リコン膜１５が露出するようにエッチングする。

【０１３３】次いで、ポリシリコン１７、ポリシリコン
１５、ポリシリコン１３を、シリコンをエッチングし易
く、二酸化シリコンあるいは窒化シリコンをエッチング
し難いエッチャントを用いて、積層ゲート８、並びに積
層ゲート５８が互いに分離されるまでエッチングする。

【０１３４】この後、特に図示しないが、周知の製法に
したがって、ソース／ドレイン領域９、層間絶縁膜、ビ
ット線コンタクト孔などのコンタクト孔、ビット線など
の配線層を形成することで、この発明の第３の実施形態
に係るＮＡＮＤ型ＥＥＰＲＯＭが完成する。

【０１３５】次に、この発明の第４の実施形態を説明す
る。

【０１３６】第１、第２、第３の実施形態ではそれぞ
れ、自己整合トレンチ素子分離型のＥＥＰＲＯＭにおい
て、ワード線７と浮遊ゲート５との対向面積を、ＳＴＩ
領域２に張り出した上層部５Ｕを設けることで増加させ
た。

【０１３７】以下に説明する第４、第５の実施形態はそ
れぞれ、自己整合トレンチ素子分離型のＥＥＰＲＯＭに
おいて、ワード線７と浮遊ゲート５との対向面積を、浮
遊ゲート５の側面の一部を、ＳＴＩ領域２から突出させ
て増加させる例に関する。

【０１３８】浮遊ゲート５の側面の一部をＳＴＩ領域２
から突出させるＥＥＰＲＯＭでは、ＳＴＩ領域２の上面
を後退させる、あるいは浮遊ゲート５を厚く形成する必
要がある。このため、ＳＴＩ領域２に加工マージンが少
なくなったり、あるいは積層ゲート加工時のエッチング
量が増加するなどの事情がある。特に選択ゲートトラン
ジスタを有する場合には、ＳＴＩ領域２の膜厚が減少す
る事情は、領域“ＳＴＡ”において、さらに深刻となっ
てくる。

【０１３９】そこで、第４、第５の実施形態では、浮遊
ゲート５の側面の一部をＳＴＩ領域２から突出させるＥ
ＥＰＲＯＭにおいて、特に領域“ＳＴＡ”において生ず
るＳＴＩ領域２の膜厚の減少を、抑制することを目的と
する。

【０１４０】図２０（Ａ）は、この発明の第４の実施形
態に係るＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの
平面図、図２０（Ｂ）は、図２０（Ａ）中の２０Ｂ−２
０Ｂ線に沿う断面図である。また、図２１（Ａ）は、図
２０（Ａ）中の２１Ａ−２１Ａ線に沿う断面図、図２１
（Ｂ）は、図２０（Ａ）中の２１Ｂ−２１Ｂ線に沿う断
面図である。なお、図２０（Ａ）においては、ビット線
（ＢＬ）は省略されている。

【０１４１】図２０（Ａ）、（Ｂ）、図２１（Ａ）、
（Ｂ）に示すように、第４の実施形態では、メモリセル
トランジスタ“ＭＴ”の浮遊ゲート５の側面がＳＴＩ領
域２の側端部に自己整合し、さらにその一部がＳＴＩ領
域２の上面に突出している。さらに選択トランジスタ
“ＳＴ”は、トランジスタ“ＭＴ”の構造に準じた構造
となっており、側面がＳＴＩ領域２の側端部に自己整合
し、さらにその一部がＳＴＩ領域２の上面に突出した孤
立ゲート部材５５を有している。孤立ゲート部材５５
の、特に上面部は、ＯＮＯ膜６が除去されており、活性
領域３の上において、選択ゲート線５７に電気的に接続
されている。

【０１４２】さらに、ＳＴＩ領域２の上には、ＯＮＯ膜
６が、全面に亘って残されている。ＳＴＩ領域２の上に
残されたＯＮＯ膜６は、特に積層ゲート８、５８の加工
時、ＳＴＩ領域２の“膜減り”を抑制する。また、特に
図２１（Ａ）に参照符号５２によって示されるＳＴＩ領
域２の孤立ゲート部材５５間の領域上にも、ＯＮＯ膜６
が残されている。このゲート部材５５間に残されたＯＮ
Ｏ膜６は、第３の実施形態と同様に、選択トランジスタ
形成領域“ＳＴＡ”から、ＯＮＯ膜６を除去する時、お
よび積層ゲート加工時にそれぞれ、ＳＴＩ領域２の“膜
減り”を抑制する。

【０１４３】次に、第４の実施形態に係るＮＡＮＤ型Ｅ
ＥＰＲＯＭの製造方法を説明する。

【０１４４】図２２（Ａ）、（Ｂ）〜図２７（Ａ）、
（Ｂ）はそれぞれ、第４の実施形態に係るＮＡＮＤ型Ｅ
ＥＰＲＯＭの主要な製造工程を示す断面図である。図２
２（Ａ）〜図２７（Ａ）は、図２０（Ａ）の２１Ａ−２
１Ａ線に沿う断面であり、図２２（Ｂ）〜図２７（Ｂ）
は、図２０（Ａ）の２１Ｂ−２１Ｂ線に沿う断面であ
る。

【０１４５】まず、図２２（Ａ）および（Ｂ）に示すよ
うに、図２（Ａ）〜図２（Ｃ）に示した製造方法にした
がって、トレンチ１１の内部を二酸化シリコンで埋め込
み、ＳＴＩ領域２を形成する。

【０１４６】次いで、図２３（Ａ）および（Ｂ）に示す
ように、ＳＴＩ領域２の上面を後退させ、ポリシリコン
膜１３の側面を、ＳＴＩ領域２の上面から露出させる。
ＳＴＩ領域２の上面の後退は、ドライエッチングあるい
はウエットエッチングにより行われる。側面の露出量
は、ワード線と浮遊ゲートとの間に設定される容量Ｃ２
から決定される。

【０１４７】次いで、図２４（Ａ）および（Ｂ）に示す
ように、図２３（Ａ）、（Ｂ）に示す構造の上に、ＯＮ
Ｏ膜６、導電性ポリシリコン膜１７を順次形成する。導
電性ポリシリコン膜１７は、同図に示すようにポリシリ
コン膜１７の表面をＣＭＰなどを用いて平坦化するのが
好ましい。

【０１４８】次いで、図２５（Ａ）および（Ｂ）に示す
ように、領域“ＭＴＡ”の上をホトレジスト６３で覆
う。次いで、ホトレジスト６３をマスクに用いて、領域
“ＳＴＡ”の上から、ポリシリコン膜１７およびＯＮＯ
膜６を除去し、領域“ＳＴＡ”において、ポリシリコン
膜１３の上面を露出させる。この時、領域５２上には、
ＯＮＯ膜６とポリシリコン膜１７とを残す。

【０１４９】次いで、ホトレジスト６３を除去した後、
図２６（Ａ）および（Ｂ）に示すように、全面に導電性
ポリシリコン膜１９を形成する。この導電性ポリシリコ
ン膜１９は、より低抵抗な高融点金属、あるいは高融点
金属とシリコンとが化合した高融点金属シリサイドなど
としても良い。このようにすれば、ワード線７や選択ゲ
ート線５７などは、ポリサイド構造や、ポリメタル構造
となり、より低抵抗なものが得られる。

【０１５０】次いで、図２７（Ａ）および（Ｂ）に示す
ように、導電性ポリシリコン膜１９の上に、ワード線７
の形成パターンに応じたパターンを持つホトレジスト膜
１８ＷＬ、選択ゲート線５７の形成パターンに応じたパ
ターンを持つホトレジスト膜１８ＳＧを形成する。次い
で、ホトレジスト膜１８ＷＬ、１８ＳＧをマスクに用い
て、ポリシリコン膜１９、ポリシリコン膜１７、ＯＮＯ
膜６、および導電性ポリシリコン膜１３をエッチング
し、ワード線７、浮遊ゲート５を含む積層ゲート８と、
選択ゲート線５７、これに接続される孤立ゲート部材５
５を含む積層ゲート５８とを形成する。これら積層ゲー
ト８、５８の加工時、ＳＴＩ領域２の上には、ＯＮＯ膜
６が残されているので、ＳＴＩ領域２に発生する膜減り
は、第３の実施形態と同様に抑制される。また、積層ゲ
ート加工の方法は、第３の実施形態と同様に、下記する
３段階で行うのが好ましい。

【０１５１】ポリシリコン膜１９を、シリコンをエッチ
ングし易く、二酸化シリコンあるいは窒化シリコンをエ
ッチングし難いエッチャントを用いて、ポリシリコン膜
１７をＳＴＩ領域２の上に残し、ポリシリコン膜１３の
上に形成されたＯＮＯ膜６が露出するようにエッチング
する。

【０１５２】次いで、露出したＯＮＯ膜６を、二酸化シ
リコンあるいは窒化シリコンをエッチングし易く、シリ
コンをエッチングし難いエッチャントを用いて、ポリシ
リコン膜１３が露出するようにエッチングする。

【０１５３】次いで、ポリシリコン膜１７、ポリシリコ
ン膜１３を、シリコンをエッチングし易く、二酸化シリ
コンあるいは窒化シリコンをエッチングし難いエッチャ
ントを用いて、積層ゲート８、並びに積層ゲート５８が
互いに分離されるまでエッチングする。

【０１５４】この後、特に図示しないが、周知の製法に
したがって、ソース／ドレイン領域９、層間絶縁膜、ビ
ット線コンタクト孔などのコンタクト孔、ビット線など
の配線層を形成することで、この発明の第４の実施形態
に係るＮＡＮＤ型ＥＥＰＲＯＭが完成する。

【０１５５】次に、この発明の第５の実施形態を説明す
る。

【０１５６】図２８は、この発明の第５の実施形態に係
るＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの平面
図、図２９（Ａ）は、図２８中の２９Ａ−２９Ａ線に沿
う断面図、図２９（Ｂ）は、図２８中の２９Ｂ−２９Ｂ
線に沿う断面図、図３０（Ａ）は、図２８中の３０Ａ−
３０Ａ線に沿う断面図、図３０（Ｂ）は、図２８中の３
０Ｂ−３０Ｂ線に沿う断面図である。なお、図２８にお
いては、ビット線（ＢＬ）は省略されている。

【０１５７】図２８、図２９（Ａ）、（Ｂ）、図３０
（Ａ）、（Ｂ）に示すように、第５の実施形態では、領
域“ＭＴＡ”におけるＳＴＩ領域２の膜厚よりも、領域
“ＳＴＡ”におけるＳＴＩ領域２の膜厚を厚くする。こ
れにより、ＯＮＯ膜６の除去時、および積層ゲート加工
時の、ＳＴＩ領域２の膜減りに関する加工マージンは、
領域“ＳＴＡ”において、より大きくすることができ
る。

【０１５８】第５の実施形態におけるＳＴＩ領域２の膜
厚の関係を、特に図２９（Ａ）を参照しながら説明す
る。

【０１５９】図２９（Ａ）に示すように、ＳＴＩ領域２
の、選択ゲート線５７を含む積層ゲート５８下の膜厚
“Ｈａ”は、ワード線７を含む積層ゲート８下の膜厚
“Ｈｂ”よりも薄くない。

【０１６０】また、この第５の実施形態では、ＯＮＯ膜
６の除去時、ＳＴＩ領域２の薄い膜厚“Ｈｂ”の部分
が、無用に減らないようにするための工夫が為されてい
る。

【０１６１】このための主要な工夫は、ＯＮＯ膜６の除
去時、領域“ＭＴＡ”をエッチングから保護するマスク
を、領域“ＭＴＡ”だけでなく、領域“ＳＴＡ”の上に
も形成することである。これにより多少のマスクずれが
生じたとしても、ＯＮＯ膜６の除去が、ＳＴＩ領域２の
厚い膜厚“Ｈａ”の部分上でのみ行われる。このため、
領域“ＳＴＡ”におけるＳＴＩ領域２には、膜厚“Ｈ
ａ”よりも薄い膜厚“Ｈｅ”の領域を有している。

【０１６２】さらにこの図２８に示すメモリセルアレイ
のパターンは、ビット線コンタクト部から図示せぬソー
ス線形成部（あるいはソース線コンタクト部）までのパ
ターンを、ビット線コンタクト部を中心に、線対称に折
り返すパターンである。このため、上記のマスクに開口
される窓を、ビット線コンタクト部に沿って線状に形成
される単純なパターンとし、微細加工性を向上させるこ
とができる。ここで、ＳＴＩ領域２の膜厚“Ｈｅ”の部
分は、選択ゲート線５７下の部分からソース／ドレイン
領域９のうち、ビット線コンタクトが形成される部分を
分離する部分に亘っている。この膜厚“Ｈｅ”は、領域
“ＭＴＡ”において、ソース／ドレイン領域９を分離す
る部分“Ｈｆ”よりも厚い。つまり、孤立ゲート５５の
上面から、ＳＴＩ領域２の、トランジスタ“ＳＴ”のド
レイン領域９を分離する部分の上面までの距離“Ｈｃ”
は、浮遊ゲート５の上面から、ＳＴＩ領域２の、トラン
ジスタ“ＭＴ”のソース／ドレイン領域９を分離する部
分の上面までの距離“Ｈｄ”よりも長くはない。これに
より、積層ゲート８、５８の加工時に、領域“ＳＴＡ”
に充分な加工マージンを得ることができる。なお、図２
９（Ａ）には、浮遊ゲート５，孤立ゲート５５の上面の
位置は、“TOP OF FG ”により示されている。

【０１６３】また、ＳＴＩ領域２のうち、トランジスタ
“ＭＴ”とトランジスタ“ＳＴ”との接続するソース／
ドレイン領域９を分離する部分に段差が有る。この構造
は、浮遊ゲート５の側壁が露出しなくなり、ワード線７
と浮遊ゲート５との対向面積が変わってしまうような、
望ましくない構造の形成を抑制する。

【０１６４】また、ＯＮＯ膜６は、選択ゲート線５７下
の部分全てから除去されても良いが、この実施形態で
は、ビット線がコンタクトされるソース／ドレイン領域
９を挟んで互いに並行する選択ゲート線５７下の部分の
うち、ビット線がコンタクトされるソース／ドレイン領
域９の側部分のみが除去されている。この構造は、ＯＮ
Ｏ膜６のエッチングが、ＳＴＩ領域２の膜厚“Ｈｂ”の
部分にまでおよぶことを防止し、ＳＴＩ領域２の膜厚
が、膜厚“Ｈｂ”よりも、さらに薄くなることを抑制す
る。

【０１６５】上記のいずれのＳＴＩ領域２の膜厚関係に
おいても、ＳＴＩ領域２の、孤立ゲート５５の側面に接
する部分の高さは、浮遊ゲート５の側面に接する部分の
高さよりも低くなることは無い。このため、浮遊ゲート
側面を露出させる量、およびＳＴＩ領域２の後退量を考
慮して決定される、浮遊ゲート５を構成する導電性ポリ
シリコン膜１３の膜厚は、従来以上に広い範囲から、最
適な値を選ぶことが可能となる。特にＳＴＩ領域２の後
退に関してマージンが有るため、導電性ポリシリコン膜
１３の膜厚を、従来の製造方法に比べて、より薄い範囲
から選ぶことができる。導電性ポリシリコン膜１３の膜
厚を薄くする、つまり、浮遊ゲート５の高さを低くでき
ると、例えばビット線コンタクト孔のアスペクト比を緩
和でき、ビット線コンタクト孔開口時において、エッチ
ングの制御性の向上を図ることが可能となる。

【０１６６】次に、その製造方法を説明する。

【０１６７】図３１（Ａ）、図３３（Ａ）、図３５
（Ａ）、図３７（Ａ）はそれぞれ、第５の実施形態に係
るＮＡＮＤ型ＥＥＰＲＯＭの主要な製造工程を示す平面
図である。図３１（Ｂ）は図３１（Ａ）中の３１Ｂ−３
１Ｂ線に沿う断面図である。図３２（Ａ）は図３１
（Ａ）中の３２Ａ−３２Ａ線に沿う断面図、図３２
（Ｂ）は図３１（Ａ）中の３２Ｂ−３２Ｂ線に沿う断面
図である。図３３（Ｂ）は図３３（Ａ）中の３３Ｂ−３
３Ｂ線に沿う断面図である。図３４（Ａ）は図３３
（Ａ）中の３４Ａ−３４Ａ線に沿う断面図、図３４
（Ｂ）は図３３（Ａ）中の３４Ｂ−３４Ｂ線に沿う断面
図である。図３５（Ｂ）は図３５（Ａ）中の３５Ｂ−３
５Ｂ線に沿う断面図である。図３６（Ａ）は図３５
（Ａ）中の３６Ａ−３６Ａ線に沿う断面図、図３６
（Ｂ）は図３５（Ａ）中の３６Ｂ−３６Ｂ線に沿う断面
図である。図３７（Ｂ）は図３７（Ａ）中の３７Ｂ−３
７Ｂ線に沿う断面図である。図３８（Ａ）は図３７
（Ａ）中の３８Ａ−３８Ａ線に沿う断面図、図３８
（Ｂ）は図３７（Ａ）中の３８Ｂ−３８Ｂ線に沿う断面
図である。

【０１６８】まず、図３１（Ａ）、（Ｂ）、図３２
（Ａ）、（Ｂ）に示すように、領域“ＳＴＡ”の上に、
ホトレジスト膜７１を形成する。次いで、ホトレジスト
膜７１をマスクに用いて、領域“ＭＴＡ”におけるＳＴ
Ｉ領域２の上面を後退させる。

【０１６９】次いで、ホトレジスト膜７１を除去した
後、図３３（Ａ）、（Ｂ）、図３４（Ａ）、（Ｂ）に示
すように、全面にＯＮＯ膜６、ポリシリコン膜１７を形
成する。次いで、領域“ＳＴＡ”にスリット状の窓７２
を有したホトレジスト膜７３を形成する。次いで、ホト
レジスト膜７３をマスクに用いて、ＯＮＯ膜６、ポリシ
リコン膜１７を除去する。これにより、領域“ＳＴＡ”
において、ポリシリコン膜１３を露出させる。この時、
窓７２は、領域“ＳＴＡ”の内側にのみ配置されるよう
にすることにより、領域“ＭＴＡ”におけるポリシリコ
ン膜１３の露出事故を防止することができる。

【０１７０】次いで、ホトレジスト膜７３を除去した
後、図３５（Ａ）、（Ｂ）、図３６（Ａ）、（Ｂ）に示
すように、全面に導電性ポリシリコン膜１９を形成す
る。この導電性ポリシリコン膜１９は、より低抵抗な高
融点金属、あるいは高融点金属とシリコンとが化合した
高融点金属シリサイドなどとしても良い。このようにす
れば、ワード線７や選択ゲート線５７などは、ポリサイ
ド構造や、ポリメタル構造となり、より低抵抗なものが
得られる。

【０１７１】次いで、図３７（Ａ）、（Ｂ）、図３８
（Ａ）、（Ｂ）に示すように、ポリシリコン膜１９の上
に、ワード線７の形成パターンに応じたパターンを持つ
ホトレジスト膜１８ＷＬ、選択ゲート線５７の形成パタ
ーンに応じたパターンを持つホトレジスト膜１８ＳＧを
形成する。次いで、ホトレジスト膜１８ＷＬ、１８ＳＧ
をマスクに用いて、ポリシリコン膜１９、ポリシリコン
膜１７、ＯＮＯ膜６、および導電性ポリシリコン膜１３
をエッチングし、ワード線７、浮遊ゲート５を含む積層
ゲート８と、選択ゲート線５７、これに接続される孤立
ゲート部材５５を含む積層ゲート５８とを形成する。こ
れら積層ゲート８、５８の加工時、領域“ＳＴＡ”にお
けるＳＴＩ領域２には、領域“ＭＴＡ”におけるＳＴＩ
領域２の膜厚“Ｈｂ”、“Ｈｆ”よりも厚い膜厚“Ｈ
ａ”、“Ｈｅ”が残されている。このため、積層ゲート
８、５８加工時、領域“ＳＴＡ”にＯＮＯ膜６が無くて
も、充分な加工マージンを得ることができる。

【０１７２】また、ここで、積層ゲート８の加工方法
は、第３の実施形態と同様に、下記する３段階で行うの
が良い。

【０１７３】ポリシリコン膜１９を、シリコンをエッチ
ングし易く、二酸化シリコンあるいは窒化シリコンをエ
ッチングし難いエッチャントを用いて、ポリシリコン膜
１７をＳＴＩ領域２の上に残し、ポリシリコン膜１３の
上に形成されたＯＮＯ膜６が露出するようにエッチング
する。

【０１７４】次いで、露出したＯＮＯ膜６を、二酸化シ
リコンあるいは窒化シリコンをエッチングし易く、シリ
コンをエッチングし難いエッチャントを用いて、ポリシ
リコン膜１３が露出するようにエッチングする。

【０１７５】次いで、ポリシリコン膜１７、ポリシリコ
ン膜１３を、シリコンをエッチングし易く、二酸化シリ
コンあるいは窒化シリコンをエッチングし難いエッチャ
ントを用いて、積層ゲート８、並びに積層ゲート５８が
互いに分離されるまでエッチングする。

【０１７６】この後、特に図示しないが、周知の製法に
したがって、ソース／ドレイン領域９、層間絶縁膜、ビ
ット線コンタクト孔などのコンタクト孔、ビット線など
の配線層を形成することで、この発明の第４の実施形態
に係るＮＡＮＤ型ＥＥＰＲＯＭが完成する。

【０１７７】以上、この発明を第１〜第５の実施形態を
参照して説明したが、第１〜第５の実施形態は、様々に
組み合わせて実施することが可能である。

【０１７８】例えば第２の実施形態で説明した周辺回路
用トランジスタ“ＰＴ”の構造を、第３、第４、第５の
実施形態で説明した選択トランジスタ“ＳＴ”と同様の
構造としても良い。これは、チップ内のすべてのトラン
ジスタを選択ゲートトランジスタと同様の積層構造とす
ることができるので、例えば製造工程数の低減や、チッ
プ、あるいはウェーハ面内において、各トランジスタ間
の厚みのばらつきをも低減することが可能となる。各ト
ランジスタ間の厚みのばらつきを低減できれば、層間絶
縁膜４０の平坦性も向上できる。このため、例えばビッ
ト線などの金属配線を、より平坦性に富んだ層間絶縁膜
４０上に形成でき、金属配線の微細加工性も向上する。
また、この発明によれば、ＳＴＩ領域２の上面に、積層
ゲート加工時などに形成される凹部が小さくなるので、
ＳＴＩ領域２の平坦性も向上できる。

【０１７９】さらに、この発明は上述した各実施形態そ
のものに限定されるのものではなく、その主旨を逸脱し
ない範囲で、種々変形して実施することができる。

【０１８０】

【発明の効果】以上説明したように、この発明によれ
ば、メモリセルアレイ内の素子分離領域の膜厚の減少を
抑制し、メモリセルアレイに高い加工マージンを有しな
がらも、浮遊ゲートとワード線との容量を増加できる構
造を持つ、不揮発性半導体記憶装置と、その製造方法を
提供できる。また、上記効果を得ることができるととも
に、微細なトランジスタが形成される周辺回路領域内の
素子分離領域の膜厚の減少を同時に抑制して、メモリセ
ルアレイ、周辺回路領域の双方に高い加工マージンを持
たせることができる不揮発性半導体記憶装置と、その製
造方法を提供できる。

【０１８１】また、自己整合トレンチ素子分離を用いて
素子分離されたメモリセルアレイにおいて、選択ゲート
トランジスタが形成される部分の素子分離領域の膜厚の
減少を抑制できる不揮発性半導体記憶装置と、その製造
方法とを提供できる

【図面の簡単な説明】

【図１】図１（Ａ）はこの発明の第１の実施形態に係る
ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの平面図、
図１（Ｂ）は図１（Ａ）中のＢ−Ｂ線に沿う断面図。

【図２】図２（Ａ）〜図２（Ｃ）はそれぞれこの発明の
第１の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭのメモリ
セルアレイの主要な製造工程を示す断面図。

【図３】図３（Ａ）〜図３（Ｃ）はそれぞれこの発明の
第１の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭのメモリ
セルアレイの主要な製造工程を示す断面図。

【図４】図４（Ａ）、図４（Ｂ）はそれぞれこの発明の
第１の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭのメモリ
セルアレイの主要な製造工程を示す断面図。

【図５】図５（Ａ）はこの発明の第１の比較例に係るＮ
ＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの平面図、図
５（Ｂ）は図５（Ａ）中のＢ−Ｂ線に沿う断面図。

【図６】図６（Ａ）、図６（Ｂ）はそれぞれ第１の比較
例に係るＮＡＮＤ型ＥＥＰＲＯＭにマスクずれが生じた
状態を示す断面図。

【図７】図７（Ａ）、図７（Ｂ）はそれぞれ第１の実施
形態に係るＮＡＮＤ型ＥＥＰＲＯＭにマスクずれが生じ
た状態を示す断面図。

【図８】図８（Ａ）はこの発明の第２の実施形態に係る
ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイおよび周辺
回路領域の平面図、図８（Ｂ）は図８（Ａ）中のＢ−Ｂ
線に沿う断面図。

【図９】図９（Ａ）はこの発明の第３の実施形態に係る
ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの平面図、
図９（Ｂ）は図９（Ａ）中の９Ｂ−９Ｂ線に沿う断面
図。

【図１０】図１０（Ａ）は図９（Ａ）中の１０Ａ−１０
Ａ線に沿う断面図、図１０（Ｂ）は図９（Ａ）中の１０
Ｂ−１０Ｂ線に沿う断面図。

【図１１】図１１はこの発明の第２の比較例に係るＮＡ
ＮＤ型ＥＥＰＲＯＭのスリット加工時の平面図。

【図１２】図１２はこの発明の第３の比較例に係るＮＡ
ＮＤ型ＥＥＰＲＯＭのスリット加工時の平面図。

【図１３】図１３（Ａ）、図１３（Ｂ）はそれぞれこの
発明の第３の比較例に係るＮＡＮＤ型ＥＥＰＲＯＭの主
要な製造工程を示す断面図。

【図１４】図１４（Ａ）、図１４（Ｂ）はそれぞれこの
発明の第３の比較例に係るＮＡＮＤ型ＥＥＰＲＯＭの主
要な製造工程を示す断面図。

【図１５】図１５（Ａ）、図１５（Ｂ）はそれぞれこの
発明の第３の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの
主要な製造工程を示す断面図。

【図１６】図１６（Ａ）、図１６（Ｂ）はそれぞれこの
発明の第３の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの
主要な製造工程を示す断面図。

【図１７】図１７（Ａ）、図１７（Ｂ）はそれぞれこの
発明の第３の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの
主要な製造工程を示す断面図。

【図１８】図１８（Ａ）、図１８（Ｂ）はそれぞれこの
発明の第３の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの
主要な製造工程を示す断面図。

【図１９】図１９（Ａ）、図１９（Ｂ）はそれぞれこの
発明の第３の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの
主要な製造工程を示す断面図。

【図２０】図２０（Ａ）はこの発明の第４の実施形態に
係るＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの平面
図、図２０（Ｂ）は図２０（Ａ）中の２０Ｂ−２０Ｂ線
に沿う断面図。

【図２１】図２１（Ａ）は図２０（Ａ）中の２１Ａ−２
１Ａ線に沿う断面図、図２１（Ｂ）は図２０（Ａ）中の
２１Ｂ−２１Ｂ線に沿う断面図。

【図２２】図２２（Ａ）、図２２（Ｂ）はこの発明の第
４の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの主要な製
造工程を示す断面図。

【図２３】図２３（Ａ）、図２３（Ｂ）はこの発明の第
４の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの主要な製
造工程を示す断面図。

【図２４】図２４（Ａ）、図２４（Ｂ）はこの発明の第
４の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの主要な製
造工程を示す断面図。

【図２５】図２５（Ａ）、図２５（Ｂ）はこの発明の第
４の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの主要な製
造工程を示す断面図。

【図２６】図２６（Ａ）、図２６（Ｂ）はこの発明の第
４の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの主要な製
造工程を示す断面図。

【図２７】図２７（Ａ）、図２７（Ｂ）はこの発明の第
４の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの主要な製
造工程を示す断面図。

【図２８】図２８はこの発明の第５の実施形態に係るＮ
ＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの平面図。

【図２９】図２９（Ａ）は図２８中の２９Ａ−２９Ａ線
に沿う断面図、図２９（Ｂ）は図２８中の２９Ｂ−２９
Ｂ線に沿う断面図。

【図３０】図３０（Ａ）は図２８中の３０Ａ−３０Ａ線
に沿う断面図、図３０（Ｂ）は図２８中の３０Ｂ−３０
Ｂ線に沿う断面図。

【図３１】図３１（Ａ）はこの発明の第５の実施形態に
係るＮＡＮＤ型ＥＥＰＲＯＭの主要な製造工程を示す平
面図、図３１（Ｂ）は図３１（Ａ）中の３１Ｂ−３１Ｂ
線に沿う断面図。

【図３２】図３２（Ａ）は図３１（Ａ）中の３２Ａ−３
２Ａ線に沿う断面図、図３２（Ｂ）は図３１（Ａ）中の
３２Ｂ−３２Ｂ線に沿う断面図。

【図３３】図３３（Ａ）はこの発明の第５の実施形態に
係るＮＡＮＤ型ＥＥＰＲＯＭの主要な製造工程を示す平
面図、図３３（Ｂ）は図３３（Ａ）中の３３Ｂ−３３Ｂ
線に沿う断面図。

【図３４】図３４（Ａ）は図３３（Ａ）中の３４Ａ−３
４Ａ線に沿う断面図、図３４（Ｂ）は図３３（Ａ）中の
３４Ｂ−３４Ｂ線に沿う断面図。

【図３５】図３５（Ａ）はこの発明の第５の実施形態に
係るＮＡＮＤ型ＥＥＰＲＯＭの主要な製造工程を示す平
面図、図３５（Ｂ）は図３５（Ａ）中の３５Ｂ−３５Ｂ
線に沿う断面図。

【図３６】図３６（Ａ）は図３５（Ａ）中の３６Ａ−３
６Ａ線に沿う断面図、図３５（Ｂ）は図３５（Ａ）中の
３６Ｂ−３６Ｂ線に沿う断面図。

【図３７】図３７（Ａ）はこの発明の第５の実施形態に
係るＮＡＮＤ型ＥＥＰＲＯＭの主要な製造工程を示す平
面図、図３７（Ｂ）は図３７（Ａ）中の３７Ｂ−３７Ｂ
線に沿う断面図。

【図３８】図３８（Ａ）は図３７（Ａ）中の３８Ａ−３
８Ａ線に沿う断面図、図３８（Ｂ）は図３７（Ａ）中の
３８Ｂ−３８Ｂ線に沿う断面図。

【図３９】図３９（Ａ）は従来のＮＡＮＤ型ＥＥＰＲＯ
Ｍのメモリセルアレイの平面図、図３９（Ｂ）は図３９
（Ａ）のＢ−Ｂ線に沿う断面図。

【図４０】図４０（Ａ）、図４０（Ｂ）はそれぞれＬＯ
ＣＯＳ法の手順を示す断面図。

【図４１】図４１（Ａ）は従来の他のＮＡＮＤ型ＥＥＰ
ＲＯＭのメモリセルアレイの平面図、図４１（Ｂ）は図
４１（Ａ）のＢ−Ｂ線に沿う断面図。

【図４２】図４２（Ａ）、図４２（Ｂ）はそれぞれトレ
ンチ素子分離法の手順を示す断面図。

【図４３】図４３（Ａ）〜図４３（Ｃ）はそれぞれゲー
ト酸化膜の製造工程を示す断面図。

【図４４】図４４（Ａ）は従来のさらに他のＮＡＮＤ型
ＥＥＰＲＯＭのメモリセルアレイの平面図、図４４
（Ｂ）は図４４（Ａ）のＢ−Ｂ線に沿う断面図。

【図４５】図４５（Ａ）〜図４５（Ｃ）はそれぞれトレ
ンチ素子分離法の手順を示す断面図。

【符号の説明】

１…Ｐ型シリコン基板、２…素子分離領域（ＳＴＩ領
域）、３…半導体活性領域（素子領域）、４…トンネル
酸化膜、５…浮遊ゲート、５Ｕ…上層部、５Ｌ…下層
部、６…ＯＮＯ膜、７…ワード線（制御ゲート）、８…
積層ゲート、９…ソース／ドレイン領域、１０…ビット
線、１１…トレンチ、１３…導電性ポリシリコン膜、１
４…シリコン窒化膜、１５…導電性ポリシリコン膜、１
６…ホトレジスト膜、１７…導電性ポリシリコン膜、１
８、１８ＷＬ、１８ＳＧ…ホトレジスト膜、１９…導電
性ポリシリコン膜、２０…窓、２１…スリット、３１…
メモリセルアレイ、３２…周辺回路領域、３４…ゲート
酸化膜、３５…ゲート、３５Ｕ…上層部、３５Ｌ…下層
部、３７…導電性ポリシリコン膜、４０…層間絶縁膜、
４１…配線、５４…ゲート酸化膜、５５…ゲート部材、
５５Ｕ…上層部、５５Ｌ…下層部、５７…選択ゲート
線、５８…積層ゲート、７１…ホトレジスト膜、７２…
窓、７３…ホトレジスト膜。

Claims (21)

【特許請求の範囲】
1. 【請求項１】 半導体基板と、 前記基板に設けられ、第１、第２、第３の素子分離パタ
   ーン部を有する素子分離領域と、 前記素子分離領域によって分離され、前記第１、第２の
   素子分離パターン部に挟まれた第１の素子領域パターン
   部、前記第２、第３の素子分離パターン部に挟まれた第
   ２の素子領域パターン部を有する半導体活性領域と、 前記第１の素子分離パターン部、前記第１の素子領域パ
   ターン部、前記第２の素子分離パターン部、前記第２の
   素子領域パターン部、および前記第３の素子分離パター
   ン部上に亘って配置される制御ゲート電極と、 前記第１の素子領域パターン部と前記制御ゲート電極と
   の間、および前記第２の素子領域パターン部と前記制御
   ゲート電極との間それぞれに設けられ、前記第１、第２
   の素子領域パターン部それぞれと第１のゲート絶縁膜を
   介して形成された第１、第２の孤立状ゲート電極とを具
   備し、 前記制御ゲート電極は、前記第１、第２の孤立状ゲート
   電極と第２のゲート絶縁膜を介して電気的に絶縁され
   て、メモリセルトランジスタにゲート電位を供給するワ
   ード線を構成し、 前記第１、第２の孤立状ゲート電極はそれぞれ、前記ワ
   ード線を構成する制御ゲート電極と前記第１、第２の素
   子領域パターン部との間に電気的に浮遊な状態で配置さ
   れて、前記メモリセルトランジスタのしきい値電圧を調
   節する電荷蓄積層を構成し、 前記電荷蓄積層を構成する前記第１、第２の孤立状ゲー
   ト電極はそれぞれ、 前記第１、第２、第３の素子分離パターン部の側端部そ
   れぞれに自己整合した側面を有した第１の部位と、 前記第１の部位に電気的に接続され、平面から見て前記
   第１の部位の側面上を介して前記第１、第２、第３の素
   子分離パターン部の上面まで張り出すとともに、前記第
   １の部位を前記制御ゲート電極から隔離して、前記制御
   ゲート電極と前記第１、第２の孤立状ゲート電極との対
   向面積を規定する第２の部位とを含むことを特徴とする
   不揮発性半導体記憶装置。
2. 【請求項２】 前記第１の部位の上面の位置は、前記第
   １、第２、第３の素子分離パターン部の上面の位置より
   も低く、 前記第２の部位の下面は、前記第１の部位の上面よりも
   上方に露出した前記第１、第２、第３の分離パターン部
   の側壁に沿いつつ、これら第１、第２、第３の分離パタ
   ーン部の上面に張り出していることを特徴とする請求項
   １に記載の不揮発性半導体記憶装置。
3. 【請求項３】 前記第１、第２の素子領域パターン部内
   に形成され、前記メモリセルトランジスタを、ビット線
   あるいはソース線に電気的に結合させる選択トランジス
   タをさらに具備し、 前記選択トランジスタは、前記制御ゲート電極と略並行
   する選択ゲート電極と、 前記第１の素子領域パターン
   部と前記選択ゲート電極との間、および前記第２の素子
   領域パターン部と前記選択ゲート電極との間それぞれに
   設けられ、前記第１、第２の素子領域パターン部と第３
   のゲート絶縁膜を介して形成されて、前記選択ゲート電
   極と同電位とされるゲート部材とから構成されることを
   特徴とする請求項１および請求項２いずれかに記載の不
   揮発性半導体記憶装置。
4. 【請求項４】 前記選択トランジスタのゲート部材は、
   前記第１の素子領域パターン部と前記選択ゲート電極と
   の間、および前記第２の素子領域パターン部と前記選択
   ゲート電極との間それぞれに設けられた第１、第２の孤
   立状部材であり、 前記第１、第２の孤立状部材はそれぞれ、前記第１、第
   ２、第３の素子分離パターン部の側端部それぞれに自己
   整合した側面を有し、前記メモリセルトランジスタの第
   １の部位と同じ導電体層で構成された第３の部位と、 前記第３の部位に電気的に接続され、平面から見て前記
   第３の部位の側面を介して前記第１、第２、第３の素子
   分離パターン部の上面まで張り出し、前記メモリセルト
   ランジスタの第２の部位と同じ導電体層で構成された第
   ４の部位とを含み、 前記第４の部位は、前記第１、第２の素子領域パターン
   部上で前記選択ゲート電極と電気的に接続されているこ
   とを特徴とする請求項３に記載の不揮発性半導体記憶装
   置。
5. 【請求項５】 前記第１、第２の孤立状部材それぞれの
   第４の部位どうしの間の前記第２の素子分離パターン部
   上に前記第２のゲート絶縁膜が形成されていることを特
   徴とする請求項４に記載の不揮発性半導体記憶装置。
6. 【請求項６】 前記制御ゲート電極、および前記選択ゲ
   ート電極はそれぞれ、前記第２のゲート絶縁膜に接する
   第１の導電層と、この第１の導電層に接する第２の導電
   層とを少なくとも含む積層構造を含み、 前記選択ゲート電極の前記第１の導電層は、前記第１、
   第２の孤立状部材それぞれの第４の部位どうしの間の前
   記第２の素子分離パターン部上に形成され、前記選択ゲ
   ート電極の第２の導電層が、前記第１、第２の素子領域
   パターン部上で、前記第４の部位に電気的に接続されて
   いることを特徴とする請求項５に記載の不揮発性半導体
   記憶装置。
7. 【請求項７】 前記半導体活性領域の、前記第１、第２
   の素子領域パターン部とは異なった第３の素子領域パタ
   ーン部内に形成され、前記メモリセルトランジスタを含
   むメモリ回路を駆動／制御する周辺回路トランジスタを
   さらに具備し、 前記周辺回路トランジスタのゲート電極は、前記第３の
   素子領域パターン部と第４のゲート絶縁膜を介して形成
   され、前記メモリセルトランジスタの第１の部位を構成
   する導電体層と同じ導電体層で構成された第５の部位
   と、 前記第５の部位に電気的に接続され、前記メモリセルト
   ランジスタの第２の部位と同じ導電体層で構成された第
   ６の部位とを少なくとも含み、 前記周辺回路トランジスタに供給されるゲート電位は、
   前記第６の部位に供給されることを特徴とする請求項１
   乃至請求項６いずれか一項に記載の不揮発性半導体記憶
   装置。
8. 【請求項８】 半導体基板と、 前記基板に設けられ、第１、第２、第３の素子分離パタ
   ーン部を有する素子分離領域と、 前記素子分離領域によって分離され、前記第１、第２の
   素子分離パターン部に挟まれた第１の素子領域パターン
   部、前記第２、第３の素子分離パターン部に挟まれた第
   ２の素子領域パターン部を有する半導体活性領域と、 前記第１の素子分離パターン部、前記第１の素子領域パ
   ターン部、前記第２の素子分離パターン部、前記第２の
   素子領域パターン部、および前記第３の素子分離パター
   ン部上に亘って配置される制御ゲート電極と、 前記第１の素子分離パターン部、前記第１の素子領域パ
   ターン部、前記第２の素子分離パターン部、前記第２の
   素子領域パターン部、および前記第３の素子分離パター
   ン部上に亘って配置され、前記制御ゲート電極と略並行
   する選択ゲート電極と、 前記第１の素子領域パターン部と前記制御ゲート電極と
   の間、および前記第２の素子領域パターン部と前記制御
   ゲート電極との間それぞれに設けられ、前記第１、第２
   の素子領域パターン部それぞれと第１のゲート絶縁膜を
   介して形成された第１、第２の孤立状ゲート電極と、 前記第１の素子領域パターン部と前記選択ゲート電極と
   の間、および前記第２の素子領域パターン部と前記選択
   ゲート電極との間それぞれに設けられ、前記第１、第２
   の素子領域パターン部それぞれと第２のゲート絶縁膜を
   介して形成された第３、第４の孤立状ゲート電極とを具
   備し、 前記制御ゲート電極は、前記第１、第２の孤立状ゲート
   電極と第３のゲート絶縁膜を介して電気的に絶縁され
   て、メモリセルトランジスタにゲート電位を供給するワ
   ード線を構成し、 前記第１、第２の孤立状ゲート電極はそれぞれ、前記ワ
   ード線を構成する制御ゲート電極と前記第１、第２の素
   子領域パターン部との間に電気的に浮遊な状態で配置さ
   れて、前記メモリセルトランジスタのしきい値電圧を調
   節する電荷蓄積層を構成し、 前記選択ゲート電極は、前記第３、第４の孤立状ゲート
   電極と前記第１、第２の素子領域パターン部上で電気的
   に接続されて、前記メモリセルトランジスタを、ビット
   線あるいはソース線に電気的に結合させる選択トランジ
   スタのゲートを構成し、 前記第３、第４の孤立状ゲート電極どうしの間の前記第
   ２の素子分離パターン部上に前記第３のゲート絶縁膜が
   形成されていることを特徴とする不揮発性半導体記憶装
   置。
9. 【請求項９】 前記制御ゲート電極、および前記選択ゲ
   ート電極はそれぞれ、前記第３のゲート絶縁膜に接する
   第１の導電層と、この第１の導電層に接する第２の導電
   層とを少なくとも含む積層構造を含み、 前記選択ゲート電極の前記第１の導電層は、前記第３、
   第４の孤立状ゲート電極どうしの間の前記第２の素子分
   離パターン部上に形成され、前記選択ゲート電極の第２
   の導電層は、前記第１の素子領域パターン部上で前記第
   ３の孤立状ゲート電極に、前記第２の素子領域パターン
   部上で前記第４の孤立状ゲート電極にそれぞれ電気的に
   接続されていることを特徴とする請求項８に記載の不揮
   発性半導体記憶装置。
10. 【請求項１０】 半導体基板と、 前記基板に設けられ、第１、第２、第３の素子分離パタ
    ーン部を有する素子分離領域と、 前記素子分離領域によって分離され、前記第１、第２の
    素子分離パターン部に挟まれた第１の素子領域パターン
    部、前記第２、第３の素子分離パターン部に挟まれた第
    ２の素子領域パターン部を有する半導体活性領域と、 前記第１の素子分離パターン部、前記第１の素子領域パ
    ターン部、前記第２の素子分離パターン部、前記第２の
    素子領域パターン部、および前記第３の素子分離パター
    ン部上に亘って配置される制御ゲート電極と、 前記第１の素子分離パターン部、前記第１の素子領域パ
    ターン部、前記第２の素子分離パターン部、前記第２の
    素子領域パターン部、および前記第３の素子分離パター
    ン部上に亘って配置され、前記制御ゲート電極と略並行
    する選択ゲート電極と、 前記第１の素子領域パターン部と前記制御ゲート電極と
    の間、および前記第２の素子領域パターン部と前記制御
    ゲート電極との間それぞれに設けられ、前記第１、第２
    の素子領域パターン部それぞれと第１のゲート絶縁膜を
    介して形成され、前記第１、第２、第３の素子分離パタ
    ーン部の側端部それぞれに自己整合した側面を有する第
    １、第２の孤立状ゲート電極と、 前記第１の素子領域パターン部と前記選択ゲート電極と
    の間、および前記第２の素子領域パターン部と前記選択
    ゲート電極との間それぞれに設けられ、前記第１、第２
    の素子領域パターン部それぞれと第２のゲート絶縁膜を
    介して形成され、前記第１、第２、第３の素子分離パタ
    ーン部の側端部それぞれに自己整合した側面を有する第
    ３、第４の孤立状ゲート電極とを具備し、 前記制御ゲート電極は、前記第１、第２の孤立状ゲート
    電極と第３のゲート絶縁膜を介して電気的に絶縁され
    て、メモリセルトランジスタにゲート電位を供給するワ
    ード線を構成し、 前記第１、第２の孤立状ゲート電極はそれぞれ、前記ワ
    ード線を構成する制御ゲート電極と前記第１、第２の素
    子領域パターン部との間に電気的に浮遊な状態で配置さ
    れて、前記メモリセルトランジスタのしきい値電圧を調
    節する電荷蓄積層を構成し、 前記選択ゲート電極は、前記第３、第４の孤立状ゲート
    電極と前記第１、第２の素子領域パターン部上で電気的
    に接続されて、前記メモリセルトランジスタを、ビット
    線あるいはソース線に電気的に結合させる選択トランジ
    スタのゲートを構成し、 前記選択ゲート電極下の前記第１、第２、第３の素子分
    離パターン部の膜厚は、前記制御ゲート電極下の前記第
    １、第２、第３の素子分離パターン部の膜厚より実質的
    に厚いことを特徴とする不揮発性半導体記憶装置。
11. 【請求項１１】 前記第１、第２の素子形成パターン部
    内それぞれに形成された、前記選択トランジスタのソー
    ス／ドレインの一方として機能する第１の領域、前記メ
    モリセルトランジスタのソース／ドレインの一方として
    機能する第２の領域、前記選択トランジスタおよび前記
    メモリセルトランジスタそれぞれのソース／ドレインの
    他方として機能し、前記選択トランジスタおよび前記メ
    モリセルトランジスタで互いに共有される第３の領域を
    さらに具備し、 前記第３、第４の孤立状ゲート電極の上面から、前記第
    １、第２、第３の素子分離パターン部の前記第１の領域
    を分離する部分の上面までの距離は、前記第１、第２の
    孤立状ゲート電極の上面から、前記第１、第２、第３の
    素子分離パターン部の前記第２の領域を分離する部分の
    上面までの距離以下であることを特徴とする請求項１０
    に記載の不揮発性半導体記憶装置。
12. 【請求項１２】 前記第１、第２、第３の素子分離パタ
    ーン部の前記第１の領域を分離する部分の膜厚は、前記
    第１、第２、第３の素子分離パターン部の前記第２の領
    域を分離する部分の膜厚以上であることを特徴とする請
    求項１１に記載の不揮発性半導体記憶装置。
13. 【請求項１３】 前記選択ゲート電極下の前記第１、第
    ２、第３の素子分離パターン部の膜厚は、前記第１、第
    ２、第３の素子分離パターン部の前記第１の領域を分離
    する部分の膜厚以上であることを特徴とする請求項１２
    に記載の不揮発性半導体記憶装置。
14. 【請求項１４】 前記選択ゲート電極下の前記第１、第
    ２、第３の素子分離パターン部の一部分の膜厚は、前記
    第１、第２、第３の素子分離パターン部の前記第１の領
    域を分離する部分の膜厚以上で、前記選択ゲート電極下
    の前記第１、第２、第３の素子分離パターン部の他部分
    の膜厚以下であることを特徴とする請求項１２に記載の
    不揮発性半導体記憶装置。
15. 【請求項１５】 前記第１、第２、第３の素子分離パタ
    ーン部の前記第３の領域を分離する部分に段差が有るこ
    とを特徴とする請求項１１乃至請求項１４いずれか一項
    に記載の不揮発性半導体記憶装置。
16. 【請求項１６】 半導体基板上に、第１のゲート絶縁
    膜、第１の導電体膜を含む第１の積層構造を形成する工
    程と、 前記第１の積層構造上に、第１、第２の素子領域パター
    ン部を有する半導体活性領域を分離するための、第１、
    第２、第３の素子分離パターン部を有する素子分離領域
    に対応した窓を有するマスク材を形成する工程と、 前記マスク材をマスクに用いて、前記第１の積層構造お
    よび前記基板をエッチングし、前記基板に素子分離領域
    パターンに応じた溝を形成する工程と、 前記溝を絶縁物で埋め込み、素子分離領域を形成する工
    程と、 前記マスク材を除去し、前記第１の導電体膜の少なくと
    も上面を露出させる工程と、 前記第１の導電体膜に電気的に接続される第２の導電体
    膜を形成する工程と、 前記第２の導電体膜を、前記第１、第２の素子領域パタ
    ーン部上それぞれに沿って、前記第１、第２、第３の素
    子分離パターン部上に側面が配置され、前記第１の導電
    体膜の少なくとも上面を隠す第１、第２の線状パターン
    にパターニングする工程と、 前記第１の素子分離パターン部、前記第１の線状パター
    ン、前記第２の素子分離パターン部、前記第２の線状パ
    ターン、前記第３の素子分離パターン部それぞれの上に
    亘って、第２のゲート絶縁膜、第３の導電体膜を含む第
    ２の積層構造を形成する工程と、 前記第１の積層構造、前記第１、第２の線状パターン、
    前記第２の積層構造を、前記第１、第２の素子領域パタ
    ーン部に交差する方向に延在し、前記第１のゲート絶縁
    膜と、前記第１の導電体膜および前記第２の導電体膜か
    らなる孤立状ゲート電極と、前記第２のゲート絶縁膜
    と、前記第３の導電体膜からなる制御ゲート電極とを含
    む積層ゲートに加工する工程とを具備することを特徴と
    する不揮発性半導体記憶装置の製造方法。
17. 【請求項１７】 前記第１の導電体膜の上面は、前記第
    １の導電体膜の上面の位置が、前記第１、第２、第３の
    素子分離パターン部の上面の位置よりも低い状態で露出
    されることを特徴とする請求項１６に記載の不揮発性半
    導体記憶装置の製造方法。
18. 【請求項１８】 前記第１の積層構造、前記第１、第２
    の線状パターン、前記第２の積層構造を、積層ゲートに
    加工する工程は、 前記第２の積層構造の前記第３の導電体膜を、少なくと
    も前記第２の素子分離パターン部の上の前記第１、第２
    の線状パターン間の領域に残るように、前記第１、第２
    の線状パターンの少なくとも上面の前記第２のゲート絶
    縁膜が露出するまでエッチングする第１工程と、 前記第１、第２の線状パターンの少なくとも上面の前記
    第２のゲート絶縁膜を、前記第１、第２の線状パターン
    を構成する前記第２の導電体膜が露出するまでエッチン
    グする第２工程と、 前記第３の導電体膜、前記第２の導電体膜、前記第１の
    導電体膜を、前記第１、第２の素子領域パターン部に交
    差する方向に互いに分離されるまでエッチングする第３
    工程とを含むことを特徴とする請求項１６および１７い
    ずれかに記載の不揮発性半導体記憶装置の製造方法。
19. 【請求項１９】 前記第２の積層構造を形成する工程の
    後に、 前記第２の積層構造のうち、選択トランジスタ形成領域
    に存在する前記第３の導電膜を除去し、前記第２の導電
    体膜の少なくとも上面を、前記選択トランジスタ形成領
    域で露出させる工程と、 前記第２の積層構造上に、前記選択トランジスタ形成領
    域で前記第２の導電体膜に接し、メモリセルトランジス
    タ形成領域で前記第３の導電体膜に接する第４の導電体
    膜を形成する工程とをさらに具備することを特徴とする
    請求項１６乃至請求項１８いずれか一項に記載の不揮発
    性半導体記憶装置の製造方法。
20. 【請求項２０】 半導体基板上に、第１のゲート絶縁
    膜、第１の導電体膜を含む第１の積層構造を形成する工
    程と、 前記第１の積層構造上に、第１、第２の素子分離パター
    ン部を有する半導体活性領域を分離するための、第１、
    第２、第３の素子分離パターン部を有する素子分離領域
    に対応した窓を有するマスク材を形成する工程と、 前記マスク材をマスクに用いて、前記第１の積層構造お
    よび前記基板をエッチングし、前記基板に素子分離領域
    パターンに応じた溝を形成する工程と、 前記溝を絶縁物で埋め込み、素子分離領域を形成する工
    程と、 前記素子分離領域の上面を後退させるとともに、前記マ
    スク材を除去して前記第１の導電体膜の上面および側面
    の一部を露出させる工程と、 前記第１の素子分離パターン部、前記第１の素子領域パ
    ターン部上の前記第１の積層構造、前記第２の素子分離
    パターン部、前記第２の素子領域パターン部上の前記第
    １の積層構造、前記第３の素子分離パターン部それぞれ
    の上に亘って、第２のゲート絶縁膜、第２の導電体膜を
    含む第２の積層構造を形成する工程と、 前記第２の積層構造のうち、選択トランジスタ形成領域
    に存在する前記第２の導電体膜および前記第２のゲート
    絶縁膜を除去し、前記第１の導電体膜の少なくとも上面
    を、前記選択トランジスタ形成領域で露出させる工程
    と、 前記第２の積層構造上に、前記選択トランジスタ形成領
    域で前記第１の導電体膜に接し、メモリセルトランジス
    タ形成領域で前記第２の導電体膜に接する第３の導電体
    膜を形成する工程と前記第１の積層構造、前記第２の積
    層構造、前記第３の導電体膜を、前記第１、第２の素子
    領域パターン部に交差する方向に延在し、前記第１のゲ
    ート絶縁膜と、前記第１の導電体膜からなる孤立状ゲー
    ト電極と、前記第２のゲート絶縁膜と、前記第２、第３
    の導電体膜からなる制御ゲート電極とを含む第１の積層
    ゲート、およびこの第１の積層ゲートに略並行し、前記
    第１のゲート絶縁膜と、前記第１の導電体膜からなる孤
    立状ゲート電極と、この孤立状ゲート電極に前記第１、
    第２の素子領域パターン部上で電気的に接続される第３
    の導電体膜とを含む第２の積層ゲートに加工する工程と
    を具備することを特徴とする不揮発性半導体記憶装置の
    製造方法。
21. 【請求項２１】 半導体基板上に、第１のゲート絶縁
    膜、第１の導電体膜を含む第１の積層構造を形成する工
    程と、 前記第１の積層構造上に、第１、第２の素子分離パター
    ン部を有する半導体活性領域を分離するための、第１、
    第２、第３の素子分離パターン部を有する素子分離領域
    に対応した窓を有するマスク材を形成する工程と、 前記マスク材をマスクに用いて、前記第１の積層構造お
    よび前記基板をエッチングし、前記基板に素子分離領域
    パターンに応じた溝を形成する工程と、 前記溝を絶縁物で埋め込み、素子分離領域を形成する工
    程と、 前記マスク材を除去する工程と、 選択トランジスタ形成領域に存在する前記素子分離領域
    の上面をマスクしつつ、メモリセルトランジスタ形成領
    域に存在する前記素子分離領域の上面を後退させ、少な
    くとも前記メモリセルトランジスタ形成領域で前記第１
    の導電体膜の上面および側面の一部を露出させる工程
    と、 前記第１の素子分離パターン部、前記第１の素子領域パ
    ターン部上の前記第１の積層構造、前記第２の素子分離
    パターン部、前記第２の素子領域パターン部上の前記第
    １の積層構造、前記第３の素子分離パターン部それぞれ
    の上に亘って、第２のゲート絶縁膜、第２の導電体膜を
    含む第２の積層構造を形成する工程と、 前記第２の積層構造のうち、前記選択トランジスタ形成
    領域に存在する前記第２の導電体膜および前記第２のゲ
    ート絶縁膜を除去し、前記第１の導電体膜の少なくとも
    上面を、前記選択トランジスタ形成領域で露出させる工
    程と、 前記第２の積層構造上に、前記選択トランジスタ形成領
    域で前記第１の導電体膜に接し、メモリセルトランジス
    タ形成領域で前記第２の導電体膜に接する第３の導電体
    膜を形成する工程と、 前記第１の積層構造、前記第２の積層構造、前記第３の
    導電体膜を、前記第１、第２の素子領域パターン部に交
    差する方向に延在し、前記第１のゲート絶縁膜と、前記
    第１の導電体膜からなる孤立状ゲート電極と、前記第２
    のゲート絶縁膜と、前記第２、第３の導電体膜からなる
    制御ゲート電極とを含む第１の積層ゲート、およびこの
    第１の積層ゲートに略並行し、前記第１のゲート絶縁膜
    と、前記第１の導電体膜からなる孤立状ゲート電極と、
    この孤立状ゲート電極に前記第１、第２の素子領域パタ
    ーン部上で電気的に接続される第３の導電体膜とを含む
    第２の積層ゲートに加工する工程とを具備することを特
    徴とする不揮発性半導体記憶装置の製造方法。