JP2006040985A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】 MONOS構造のメモリセルの、ディスターブ不良の発生を低減させる。
【解決手段】 半導体基板主面上にMONOS構造のメモリゲートが形成され、このメモリゲートの側面にサイドウォールが形成される半導体装置において、前記サイドウォールの下部から、前記MONOS構造の下部酸化シリコン膜を除去する。
前記MONOS構造の下部酸化シリコン膜を除去した後に、前記サイドウォールをメモリゲートの側面に形成する工程を有する。
【選択図】 図2
【解決手段】 半導体基板主面上にMONOS構造のメモリゲートが形成され、このメモリゲートの側面にサイドウォールが形成される半導体装置において、前記サイドウォールの下部から、前記MONOS構造の下部酸化シリコン膜を除去する。
前記MONOS構造の下部酸化シリコン膜を除去した後に、前記サイドウォールをメモリゲートの側面に形成する工程を有する。
【選択図】 図2
Description
本発明は、半導体装置及びその製造方法に関し、特に、MONOS構造を有する半導体装置に適用して有効な技術に関するものである。
半導体装置では、集積度の向上によって多様な機能を単一のチップに集積化することが可能になったことから、情報処理に必要な機能を用途に応じてワンチップに組み込んで、単体で情報の演算処理を行なうことができるマイクロコントローラ(MCU)が、様々な用途に用いられている。
こうしたMCUには、プログラムの格納用途等のために待機電源を必要としない不揮発性記憶回路が組み込まれている。従来の不揮発性記憶回路に用いられているメモリセルは、半導体基板主面上の導電性のフローティンクゲートに絶縁膜を介してコントロールゲートを重ねたスタックゲート構造を採用している。この不揮発性メモリセルは、データの書き込みではコントロールゲートに十数∨以上という高電圧を印加してチャネルホットエレクトロンをフローティングゲートに注入し、データの消去では半導体基板に高電圧を印加してトンネリング現象でフローティングゲートの電子を引き抜いている。
このように高電圧を扱うことから、従来の不揮発性記憶回路に用いられるトランジスタが大きくなり、ワード線のデコーダ面積も大きくする必要がある。また、内部で電源電圧から高電圧を生成する昇圧回路が複数必要になり、さらに半導体チップの占有面積が増加する。このためMCUでは、半導体チップの面積の殆どを不揮発性記憶回路が占有してしまうこともある。
また、導電性のフローティングゲートを電荷蓄積層とするメモリセルでは、半導体基板とフローティングゲート間のトンネリング膜に、局所的にリークパスが発生した場合、蓄積された電荷がリークパスを通って半導体基板側に消失し、電荷保持特性が低下してしまう。
こうした問題に対する解決策として、半導体基板上に、酸化シリコン膜、窒化シリコン膜、酸化シリコン膜及び金属ゲートを積層したMONOS(Metal Oxide Nitride Oxide Silicon)構造の不揮発性メモリセルが考えられた。MONOS楕造のメモリセルは、コントロールゲートとメモリゲートとを有するスプリットゲートタイプであり、ワード線を選択用と記憶用に分けた2トランジスタ構造としている。
このため、書き込み/消去時にコントロールゲートに高電圧を印加する必要がないので、セル面積及びデコ一ダを小さくすることができる。加えて、書き込み電流も小さいので多ビットを同時に書き込むことも可能である。また、デコーダに高耐圧トランジスタが不要となったことで、消去時間及び書き込み時間を短縮し、高速の書き込み/消去が可能になる。
加えて、MONOS構造の記憶素子では、電荷の蓄積部を導電体の多結晶シリコンから絶縁体である窒化シリコン膜に変更しトラップに電荷を蓄える構成としたので、局所的にリークパスが発生した場合には、リークパス近傍の保持電荷が局所的にリークするに過ぎず、電荷蓄積層に導電体の多結晶シリコンを用いた場合より電荷保持特性に優れており、絶縁膜欠陥に対する信頼性を向上させることができる。
このようなMONOS構造の半導体記憶装置については、例えば下記特許文献1,2に開示されている。
本発明者等は、MCUに組み込むMONOS構造の不揮発性記憶回路の開発を行なったが、こうしたMONOS構造のメモリセルでは、閾値電圧が変動するディスターブ不良が発生し、MCUの歩留を低下させているという問題がある。
本発明の課題は、これらの問題点を解決し、ディスターブ不良の発生を低減させることが可能な技術を提供することにある。
本発明の前記ならびにその他の課題と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
本発明の前記ならびにその他の課題と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
半導体基板主面上にMONOS構造のメモリゲートが形成され、このメモリゲートの側面にサイドウォールが形成される半導体装置において、前記サイドウォールの下部から、前記MONOS構造の下部酸化シリコン膜を除去する。
半導体基板主面上にMONOS構造のメモリゲートが形成され、このメモリゲートの側面にサイドウォールが形成される半導体装置において、前記サイドウォールの下部から、前記MONOS構造の下部酸化シリコン膜を除去する。
半導体基板主面上にMONOS構造のメモリゲートが形成され、このメモリゲートの側面にサイドウォールが形成される半導体装置の製造方法において、前記MONOS構造の下部酸化シリコン膜を除去した後に、前記サイドウォールをメモリゲートの側面に形成する工程を有する。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
(1)本発明によれば、前記サイドウォールの下部から、前記MONOS構造の下部酸化シリコン膜を除去することにより、下部酸化シリコン膜に残存する汚染等を除去することができるという効果がある。
(2)本発明によれば、上記効果(1)により、ディスターブ特性を向上させることができるという効果がある。
(3)本発明によれば、上記効果(1)により、不良の発生を低減させ、歩留を向上させることができるという効果がある。
(1)本発明によれば、前記サイドウォールの下部から、前記MONOS構造の下部酸化シリコン膜を除去することにより、下部酸化シリコン膜に残存する汚染等を除去することができるという効果がある。
(2)本発明によれば、上記効果(1)により、ディスターブ特性を向上させることができるという効果がある。
(3)本発明によれば、上記効果(1)により、不良の発生を低減させ、歩留を向上させることができるという効果がある。
以下、本発明の実施の形態を説明する。なお、実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。図1は、本発明の一実施の形態である不揮発性記憶回路を示す部分平面図であり、図2は図1中のa−a´線に沿った縦断面図であり、以降の図3〜14においても同様である。
図1には、情報の記憶素子となるMONOS楕造のメモリセルが縦横に配置されたメモリセルアレイが示されており、このメモリセルアレイでは、半導体基板を例えば溝型の素子分離領域1によって区分して、図1中の左右方向(以下、列方向という)に延在する連続した活性領域が図1中の上下方向(以下、行方向という)に複数配置されている。
夫々の活性領域には複数のメモリセルが列方向に連続して形成され、夫々のメモリセルは行方向に隣接する他のメモリセルと、メモリゲート電極2或いはコントロールゲート電極3が接続されており、このためコントロールゲート電極3及びメモリゲート電極2は行方向に延在している。
夫々のメモリセルでは、行方向に隣接するメモリセルのソース領域4が共通ソース線5に接続されており、共通ソース線5はメモリゲート電極2及びコントロールゲート電極3とともに、行方向に延在し、列方向に隣接するメモリセルのドレイン領域6がビット線7に接続されており、ビット線7は列方向に延在している。
各メモリセルでは、図2に示すように、単結晶シリコン等を用いた半導体基体8にn型分離層9及びp型ウェル10を形成し、必要に応じてしきい値電圧調整用のイオン注入等を行なった半導体基板の主面上に、コントロールトランジスタとメモリトランジスタとを直列に設けてあり、ソース領域4及びドレイン領域6間にコントロールゲート電極3とメモリゲート電極2とを配置してある。
メモリトランジスタでは、膜厚約3nmの熱酸化による下部酸化シリコン膜11と、膜厚約5nmのCVDによる窒化シリコン膜12と、膜厚約16nmのCVDによる上部酸窒化シリコン膜13とからなるONO積層絶縁膜上に多結晶シリコンのメモリゲート電極2を形成する。なお、本実施の形態では、前述した上部酸化シリコン膜として酸窒化シリコン膜13を用いている。
本実施の形態では、窒化シリコン膜12が非導電性の電荷トラップ膜となっている。窒化シリコン膜12は非導電性であることから電荷のトラップが非連続で離散的となり、下部酸化シリコン膜11の一部にピンホール等のリークパスが発生した場合にも、蓄積された電荷のすべてが消失されることがなく、リテンション特性の向上を図ることができる。
メモリゲート電極2とドレイン領域6との間の半導体基板主面上に、ゲート絶縁膜14を介して多結晶シリコンのコントロールゲート電極3を形成し、コントロールゲート電極3は、メモリゲート電極2の側面に設けられたサイドウォール15及びキャップ絶縁膜16を介して、メモリゲート電極2上に延在している。コントロールゲート電極3の側面はサイドウォール15´によって覆われている。
ソース領域4及びドレイン領域6は、コントロールゲート電極3の端部とメモリゲート電極2の端部とによって規定され、列方向に隣接するメモリセルでは、メモリゲート電極2及びコントロールゲート電極3の配置が逆になっており、このためソース領域4及びドレイン領域6が共有されている。
メモリセルは、層間絶縁膜17によって被覆され、層間絶縁膜17にはドレイン領域6と接続するプラグ18を形成する。図示はしないが、ソース線はメモリマット端(行方向)で共通にプラグで接続され、ビット単独では接続されていない。層間絶縁膜17上に層間絶縁膜19を堆積させ、層間絶縁膜19にメモリセルのドレイン領域6と導通するプラグ18と接続するプラグ20を形成し、層間絶縁膜19上に列方向に延在するビット線7にプラグ20を接続してある。
ここで、本実施の形態のメモリセルの基本動作について説明する。先ず、消去動作では、メモリゲート電極2に正電圧を印加して、その他の端子はいずれも基準電圧である接地電位とする。メモリゲート電極2の直下の下部酸化シリコン膜11を流れるファウラーノルドハイム(FN)型のトンネル電流により、下部酸化シリコン膜11を通して半導体基板から電荷蓄積領域である窒化シリコン膜12にトラップされている電子をゲート電極方向へひきぬく。このことを消去動作という。
そして書き込み動作では、ソース領域4に高電圧(例えば6V)、半導体基板は基準電圧(例えば0V)、コントロールゲート電極3は正電圧(例えば1.5V)を印加して、書込みを行なう所望のメモリゲート電極2に高電圧(例えば12V)を印加する。ソース-ドレイン間の電界差によりホットエレクトロンが発生し、メモリゲート電極2の正電圧により窒化シリコン膜12中へ注入され、書き込み動作が行われる。
この電子の注入による高い閾値電圧状態を例えば書き込み状態とし、トラップ電子を 消去した低い閾値電圧状態を例えば消去状態とすれば、メモリセルの読み出し動作では、ドレイン領域6及びコントロールゲート電極3へ電源電圧を印加し、その他の端子は接地電位とすることにより、メモリトランジスタの閾値電圧の状態によるドレイン電流のオフ又はオンから情報を読み出すことができる。
この電子の注入による高い閾値電圧状態を例えば書き込み状態とし、トラップ電子を 消去した低い閾値電圧状態を例えば消去状態とすれば、メモリセルの読み出し動作では、ドレイン領域6及びコントロールゲート電極3へ電源電圧を印加し、その他の端子は接地電位とすることにより、メモリトランジスタの閾値電圧の状態によるドレイン電流のオフ又はオンから情報を読み出すことができる。
MONOS構造のメモリセルでは、メモリトランジスタの窒化シリコン膜12のエッジ端に電荷を蓄積しているため、窒化シリコン膜12のエッジ端の形状やサイドウォールのギャップ幅がメモリ特性に影響を与える。このため、窒化シリコン膜12のウエットエッチングでは、過剰にエッチング処理を行った場合、サイドエッチングによってエッジ端形状が変化してしまうので、エッジ端形状の変化を最小限にとどめるために、窒化シリコン膜12の膜厚に合わせた処理時間でエッチングを停止している。
このため、窒化シリコン膜12のウエットエッチング処理後に、下部酸化シリコン膜11に除去しきれなかった窒化シリコン膜の残渣が付着している場合がある。
また、従来のメモリセルでは、材料が同じ酸化シリコンであることから、下部酸化シリコン膜11を除去せずにサイドウォール15を形成していた。このため、図3に示すようにサイドウォール15の下に下部酸化シリコン膜11が残存していた。その結果として、前記窒化シリコン膜12の残渣が下部酸化シリコン膜11に残存し、加えて、窒化シリコン膜12加工時による持ち込み汚染やサイドウォール15形成プロセスによる工程汚染などが下部酸化シリコン膜11に残存していた。
本実施の形態では、図4に示すようにサイドウォール15の下に下部酸化シリコン膜11が残存していない。このため、窒化シリコン膜12除去後の下部酸化シリコン膜11中の汚染、異物を除去することができる。
続いて、この半導体装置の製造方法について、図5乃至図14を用いて工程毎に説明する。
先ず、図5に示すように、例えばp型半導体基体8にn型分離層9及びp型ウェル10を形成し、必要に応じてしきい値電圧調整用のイオン注入等を行なった半導体基板の主面上に、膜厚約3nmの熱酸化による下部酸化シリコン膜11と、膜厚約5nmのCVDによる窒化シリコン膜12と、膜厚約16nmのCVDによる上部酸窒化シリコン膜13とからなるONO積層膜を堆積させる。なお、本実施の形態ではMONOSの上部酸化シリコン膜として酸窒化シリコン膜13を用いている。なお、酸化シリコン膜11は従来の熱酸化法によって形成しているが、その他の形成方法として、ISSG(In-Situ Steam Generation)酸化法(熱処理チャンバ内に水素と酸素を直接導入し、加熱した基板上でラジカル酸化反応を行なう方法)を用いてもよい。更に、CVD法によって酸化シリコン膜を形成したあと、熱処理を施して膜質を向上させることによって、酸化シリコン膜11を形成しても良い。
先ず、図5に示すように、例えばp型半導体基体8にn型分離層9及びp型ウェル10を形成し、必要に応じてしきい値電圧調整用のイオン注入等を行なった半導体基板の主面上に、膜厚約3nmの熱酸化による下部酸化シリコン膜11と、膜厚約5nmのCVDによる窒化シリコン膜12と、膜厚約16nmのCVDによる上部酸窒化シリコン膜13とからなるONO積層膜を堆積させる。なお、本実施の形態ではMONOSの上部酸化シリコン膜として酸窒化シリコン膜13を用いている。なお、酸化シリコン膜11は従来の熱酸化法によって形成しているが、その他の形成方法として、ISSG(In-Situ Steam Generation)酸化法(熱処理チャンバ内に水素と酸素を直接導入し、加熱した基板上でラジカル酸化反応を行なう方法)を用いてもよい。更に、CVD法によって酸化シリコン膜を形成したあと、熱処理を施して膜質を向上させることによって、酸化シリコン膜11を形成しても良い。
次に、多結晶シリコン膜を堆積させて、ホトリソグラフィによってメモリゲート電極2の形成領域を覆うレジストマスク21を形成し、このレジストマスク21をマスクにして多結晶シリコン膜をドライエッチングし、メモリゲート電極2を形成する。この状態を図6に示す。
次に、レジストマスク21及びメモリゲート電極2をマスクにして、熱リン酸を用いたウエットエッチングにより上部酸窒化シリコン膜13及び窒化シリコン膜12をパターニングする。この際に下部酸化シリコン膜11がエッチングストッパとして機能する。この状態を図7に示す。
次に、レジストマスク21を残したままドレイン領域6の形成される領域を覆うレジストマスク22を形成し、このレジストマスク22及びメモリゲート電極2をマスクとして砒素等のn型不純物をp型ウェル10に注入してソース領域4を形成する。この状態を図8に示す。
次に、レジストマスク22を除去した後に、50℃のアンモニア水に15分程度、1:500のフッ酸に10分程度浸漬して、ウエットエッチングによりメモリゲート電極2部分以外の下部酸化シリコン膜11を洗浄除去してMONOS構造の積層膜を形成する。この洗浄除去では、処理時間を下部酸化シリコン膜11の膜厚に合わせて最適化する。この状態を図9に示す。すなわち、この洗浄工程によって、メモリゲート電極2の下部に存在する酸化シリコン膜11を残すように、半導体基板表面を露出させる。また、本実施の形態では上記のフッ酸を用いた洗浄液をもちいたが、酸化シリコン膜11が除去できるものであれば、他の洗浄液を用いても構わない。
次に、全面にCVDで酸化シリコンを堆積させ、この酸化シリコンを異方性エッチングによってエッチバック加工して、メモリゲート電極2の側面にサイドウォール15を、メモリゲート電極2の上面にキャップ絶縁膜16を形成する。この状態を図10に示す。
次に、半導体基板の主面に、コントロールゲート電極3のゲート絶縁膜14となる酸化シリコン膜を熱酸化によって形成し、多結晶シリコン膜を堆積させて、ホトリソグラフィによってパターニングしたレジストマスク23をマスクにして多結晶シリコン膜をドライエッチングし、コントロールゲート電極3を形成する。この状態を図11に示す。なお、このゲート絶縁膜14及びコントロールゲート電極3の形成と同一の工程で、メモリセルの周辺回路に用いるトランジスタのゲート絶縁膜及びゲートを形成することができる。
次に、レジストマスク23を除去し、上記のドライエッチングにてメモリゲートLDD部(ソース側)に残ったゲートの多結晶シリコン残渣3´を除去するため、ドレイン部を覆うレジストマスク24を形成し、再度ドライエッチングを行なう。この状態を図12に示す。
次に、ソース領域4の形成される領域を覆うレジストマスク25を形成し、このレジストマスク25及びコントロールゲート電極3をマスクとして砒素等のn型不純物をp型ウェル10に注入してドレイン領域6を形成する。この状態を図13に示す。
次に、レジストマスク25を除去し、全面にCVDで酸化シリコンを堆積させ、この酸化シリコンを異方性エッチングによってエッチバック加工して、コントロールゲート電極3の側面にサイドウォール15´を形成する。続いて、例えばCVDによりTEOS‐酸化シリコンを全面に堆積させ、CMP法により研磨して平坦化して層間絶縁膜17を形成し、層間絶縁膜17にドレイン領域6を部分的に露出させる開口を設け、この開口に例えばタングステンを埋め込んだプラグ18を形成する。ソース領域4には単独ではプラグは存在せず、メモリ端(行方向)にて共通で接続させている。この状態を図14に示す。
次に、例えばCVDにより層間絶縁膜17及びプラグ18上に層間絶縁膜19を堆積させ、層間絶縁膜19にメモリセルのドレイン領域6と導通するプラグ18を露出させる開口を設け、この開口に例えばタングステンを埋め込んだプラグ20を形成する。この状態を図15に示す。この後、層間絶縁膜19上の全面にアルミニュウム等を用いた金属膜を堆積させ、この金属膜をパターニングして、ドレイン領域6と導通するプラグ20を相互に接続するビット線7を層間絶縁膜上に列方向に延在させて形成すると図2に示す状態となる。
MONOS構造のメモリセルでは、メモリトランジスタの窒化シリコン膜12のエッジ端に電荷を蓄積しているため、窒化シリコン膜12のエッジ端の形状やサイドウォール15のギャップ幅がメモリ特性に影響を与える。このため、窒化シリコン膜12のウエットエッチングでは、過剰にエッチング処理を行った場合、サイドエッチングによってエッジ端形状が変化してしまうので、エッジ端形状の変化を最小限にとどめるために、窒化シリコン膜12の膜厚に合わせた処理時間でエッチングを停止している。
このため、窒化シリコン膜12のウエットエッチング処理後に、下部酸化シリコン膜11に除去しきれなかった窒化シリコン膜12の残渣が付着している場合がある。
また、従来のメモリセルでは、次の工程で、同じく酸化シリコンを用いたサイドウォール15を形成するので、下部酸化シリコン膜11の除去は行なっていなかった。その結果として、前記残渣が下部酸化シリコン膜11に残存し、加えて、熱リン酸処理時による持ち込み汚染やサイドウォール形成プロセスによる工程汚染などが下部酸化シリコン膜11に存在したまま、下部酸化シリコン膜11が残存していた。
本実施の形態では、サイドウォール15形成前に、下部酸化シリコン膜11除去時間分の酸化膜洗浄を追加することにより、窒化シリコン膜12除去後の下部酸化シリコン膜11中の汚染、異物を除去することができる。このため、ディスターブ特性を向上させることができる。なお、下部酸化シリコン膜11の洗浄除去では、洗浄時間が短いため窒化シリコン膜12のエッジ端の形状変化が少ない。
図16に示すのは下部酸化シリコン膜11の除去を行なう洗浄処理をしたウェハ#20,#21と洗浄処理をしなかったウェハ#25,#15とについて、ディスターブ特性を比較したグラフであり、洗浄処理をした場合には、閾値電圧の変動ΔVthが小さくなっており、単体ディスターブ特性が改善されている。
また、図17に示すのはMCUの歩留を示すグラフであり、ディスターブ不良が15%程度低減しており、全体としての良品passが15%程度増加している。図18に示すのはディスターブ不良の内容を示すグラフであり、メモリセル単体に原因があるsigle bit不良が1/3程度に減少していることが解る。
これらの結果から、下部酸化シリコン膜の残膜を洗浄除去することにより、膜中に存在したプロセス工程間の異物・汚染物質等がサイドウォール下に界面順位を形成されたの発生を抑制し、これによりディスターブ不良を低減することができたと考えられ、その結果としてMCUの歩留を向上させることができた。
以上、本発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
1…素子分離領域、2…メモリゲート電極、3…コントロールゲート電極、4…ソース領域、5…共通ソース線、6…ドレイン領域、7…ビット線、8…半導体基体,9…n型分離層、10…p型ウェル、11…下部酸化シリコン膜、12…窒化シリコン膜、13…上部酸化シリコン膜、14…ゲート絶縁膜、15…サイドウォール、16…キャップ絶縁膜、17,19…層間絶縁膜、18,20…プラグ、21,22,23,24,25…レジストマスク。
Claims (5)
- 半導体基板主面上にMONOS構造のメモリゲートが形成され、このメモリゲートの側面にサイドウォールが形成される半導体装置において、
前記サイドウォールの下部から、前記MONOS構造の下部酸化シリコン膜が除去されていることを特徴とする半導体装置。 - 半導体基板主面上にMONOS構造のメモリゲートが形成され、このメモリゲートの側面にサイドウォールが形成される半導体装置の製造方法において、
前記MONOS構造の下部酸化シリコン膜を除去した後に、前記サイドウォールをメモリゲートの側面に形成する工程を有することを特徴とする半導体装置の製造方法。 - 前記メモリゲートの側面にサイドウォールを介してコントロールゲートが形成されることを特徴とする請求項2に記載の半導体装置の製造方法。
- 前記MONOS構造の窒化シリコン膜の除去が、ウエットエッチングによって、窒化シリコン膜の膜厚に合わせて行なわれることを特徴とする請求項2又は請求項3に記載の半導体装置の製造方法。
- 前記下部酸化シリコン膜の除去がウエットエッチングによって、下部酸化シリコン膜の膜厚に合わせて行なわれることを特徴とする請求項2乃至請求項4の何れか一項に記載の半導体装置の製造方法。
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