JP2003078040A5 - 半導体集積回路装置 - Google Patents

Claims (14)

1. （ａ）半導体基板表面に形成された素子形成領域であって、絶縁膜によって区画され、第１方向に延在する前記素子形成領域を、前記第１方向と垂直な第２方向に２以上有し、
   （ｂ）前記２以上の素子形成領域の主表面に形成された複数のメモリセルと、
   （ｃ）前記複数のメモリセルを囲むように形成された導電性膜と、
   を有する半導体集積回路装置であって、
   前記素子形成領域は、前記第２方向に延在する前記導電性膜の下まで延在していることを特徴とする半導体集積回路装置。
2. （ａ）半導体基板表面に形成された素子形成領域であって、絶縁膜によって区画され、第１方向に延在する前記素子形成領域を、前記第１方向と垂直な第２方向に２以上有し、
   （ｂ）前記２以上の素子形成領域の主表面に形成された複数のメモリセルと、
   （ｃ）前記半導体基板上に形成され、前記複数のメモリセルを囲むように形成された導電性膜と、
   を有する半導体集積回路装置であって、
   前記複数のメモリセルはそれぞれ、
   （ｂ１）前記素子形成領域上に第１絶縁膜を介して形成された第１導電性膜と、
   （ｂ２）前記第１導電性膜上に第２絶縁膜を介して形成され、前記第２方向に延在する第２導電性膜と、
   を有し、
   前記導電性膜と前記第２導電性膜とは同層で形成されており、
   前記素子形成領域は、前記第２方向に延在する前記導電性膜の下まで延在していることを特徴とする半導体集積回路装置。
3. （ａ）半導体基板表面に形成された素子形成領域であって、絶縁膜によって区画され、第１方向に延在する前記素子形成領域を、前記第１方向と垂直な第２方向に２以上有し、
   （ｂ）前記２以上の素子形成領域の主表面に形成された複数の不揮発性メモリセルと、
   （ｃ）前記半導体基板上に形成され、前記複数の不揮発性メモリセルを囲むように形成された導電性膜と、
   を有する半導体集積回路装置であって、
   前記複数の不揮発性メモリセルはそれぞれ、
   （ｂ１）前記素子形成領域上に第１絶縁膜を介して形成されたフローティングゲートと、
   （ｂ２）前記フローティングゲート上に第２絶縁膜を介して形成され、前記第２方向に延在するコントロールゲートと、
   （ｂ３）前記フローティングゲートの両側の前記素子形成領域に形成された半導体領域と、を有し、
   前記素子形成領域は、前記第２方向に延在する前記導電性膜の下まで延在していることを特徴とする半導体集積回路装置。
4. 請求項１〜３のいずれか１項に記載の半導体集積回路装置において、
   前記素子形成領域の端部は、前記第２方向に延在する前記導電性膜の下まで延在していることを特徴とする半導体集積回路装置。
5. （ａ）半導体基板表面に形成された素子形成領域であって、絶縁膜によって区画され、第１方向に延在する前記素子形成領域を、前記第１方向と垂直な第２方向に２以上有し、
   （ｂ）前記２以上の素子形成領域の主表面に形成された複数のメモリセルと、
   （ｃ）前記半導体基板上に形成された導電性膜であって、前記第２方向に延在している導電性膜と、
   を有する半導体集積回路装置であって、
   前記素子形成領域の端部は、前記第２方向に延在する前記導電性膜の下まで延在していることを特徴とする半導体集積回路装置。
6. （ａ）半導体基板表面に形成された素子形成領域であって、絶縁膜によって区画され、第１方向に延在する前記素子形成領域を、前記第１方向と垂直な第２方向に２以上有し、
   （ｂ）前記２以上の素子形成領域の主表面に形成された複数のメモリセルと、
   （ｃ）前記半導体基板上に形成され、前記第２方向に延在している導電性膜と、
   を有する半導体集積回路装置であって、
   前記複数のメモリセルはそれぞれ、
   （ｂ１ ) 前記素子形成領域上に第１絶縁膜を介して形成された第１導電性膜と、
   （ｂ２）前記第１導電性膜上に第２絶縁膜を介して形成され、前記第２方向に延在する第２導電性膜と、
   を有し、
   前記導電性膜と前記第２導電性膜とは同層で形成されており、
   前記素子形成領域の端部は、前記第２方向に延在する前記導電性膜の下まで延在していることを特徴とする半導体集積回路装置。
7. （ａ）半導体基板表面に形成された素子形成領域であって、絶縁膜によって区画され、第１方向に延在する前記素子形成領域を、前記第１方向と垂直な第２方向に２以上有し、
   （ｂ）前記２以上の素子形成領域の主表面に形成された複数の不揮発性メモリセルと、
   （ｃ）前記半導体基板上に形成された導電性膜であって、前記第２方向に延在している導電性膜と、
   を有する半導体集積回路装置であって、
   前記複数の不揮発性メモリセルはそれぞれ、
   （ｂ１）前記素子形成領域上に第１絶縁膜を介して形成されたフローティングゲートと、
   （ｂ２）前記フローティングゲート上に第２絶縁膜を介して形成され、前記第２方向に延在するコントロールゲートと、
   （ｂ３）前記フローティングゲートの両側の前記素子形成領域に形成された半導体領域と、を有し、
   前記素子形成領域の端部は、前記第２方向に延在する前記導電性膜の下まで延在していることを特徴とする半導体集積回路装置。
8. 請求項１〜７のいずれか１項に記載の半導体集積回路装置において、
   前記導電性膜は、フローティング状態であることを特徴とする半導体集積回路装置。
9. 請求項１〜８のいずれか１項に記載の半導体集積回路装置において、
   前記絶縁膜は、前記半導体基板に形成された溝内に埋め込まれて形成されていることを特徴とする半導体集積回路装置。
10. （ａ）半導体基板に形成された溝内に埋め込まれた絶縁膜と、
    （ｂ）前記半導体基板に前記絶縁膜によって区画され、第１方向に延在する素子形成領域と、
    （ｃ）前記素子形成領域の主表面に形成された複数の不揮発性メモリセルと、
    （ｄ）前記半導体基板上に形成され、前記第１方向と垂直な第２方向に延在しているダミー導電性膜と、
    を有する半導体集積回路装置であって、
    前記複数の不揮発性メモリセルはそれぞれ、
    （ｃ１）前記素子形成領域上に第１絶縁膜を介して形成されたフローティングゲートと、
    （ｃ２）前記フローティングゲート上に第２絶縁膜を介して形成され、前記第２方向に延在するコントロールゲートと、
    を有し、
    前記素子形成領域は、前記第２方向に２以上形成されており、
    前記フローティングゲートおよび前記コントロールゲートはそれぞれ第１および第２導電性膜で形成され、
    前記ダミー導電性膜は、前記第１および前記第２導電性膜を含んで形成され、
    前記ダミー導電性膜の前記第１および前記第２導電性膜はフローティング状態であり、
    前記素子形成領域の端部は、前記第２方向に延在する前記ダミー導電性膜の下まで延在していることを特徴とする半導体集積回路装置。
11. 請求項１０に記載の半導体集積回路装置において、
    前記ダミー導電性膜の前記第２導電性膜は、前記複数の不揮発性メモリセルを囲むように形成されていることを特徴とする半導体集積回路装置。
12. 請求項１〜１１のいずれか１項に記載の半導体集積回路装置において、
    前記２以上の素子形成領域のうち最外の素子形成領域に形成されたメモリセルは、メモリセルとしての動作を行わないことを特徴とする半導体集積回路装置。
13. 請求項１〜１２のいずれか１項に記載の半導体集積回路装置において、
    前記半導体集積回路装置は、
    前記メモリセルが形成される前記素子形成領域の周囲に、周辺回路が形成される他の素子形成領域を有し、
    前記素子形成領域と前記他の素子形成領域との間には、前記絶縁膜が存在することを特徴とする半導体集積回路装置。
14. 請求項１〜１３のいずれか１項に記載の半導体集積回路装置において、
    前記メモリセルは、フラッシュメモリセルであることを特徴とする半導体集積回路装置。