JP2007300098A5

JP2007300098A5 -

Info

Publication number: JP2007300098A5
Application number: JP2007111429A
Authority: JP
Filing date: 2007-04-20
Publication date: 2010-05-27
Anticipated expiration: 2027-04-20

Claims

基板と、
該基板における複数の拡散部と、
該拡散部の間に対として形成されたメモリセルと、
を具備し、
前記メモリセルの対の各々が、前記拡散部に隣接した第１の導体及び第２の導体と、該第１の導体及び該第２の導体の側に配置され該第１の導体及び該第２の導体よりも高い位置にまで延びる浮遊ゲートと、該浮遊ゲートの間における消去ゲートと、該消去ゲートの下にある前記基板における付加的な拡散部と、を含むようになっており、
さらに、
前記浮遊ゲートに容量結合した少なくとも１つの付加的な導体と、
を具備する、ことを特徴とするメモリセルアレイ。
前記基板における前記拡散部がビット線拡散部であり、
該ビット線拡散部に隣接した導体がワード線拡散部であり、
前記消去ゲートの下にある前記拡散部がソース線拡散部であり、
前記浮遊ゲートの各々に結合した前記付加的な導体が結合ゲートである、請求項１に記載のメモリセルアレイ。
別々の結合ゲートが前記浮遊ゲートの各々に結合され、
前記結合ゲートは前記浮遊ゲートよりも幅が広く、
該結合ゲートの下方部分は、前記浮遊ゲートの上方部分に重なり該上方部分を囲むことによって、前記結合ゲートと前記浮遊ゲートの上面との間における容量結合だけでなく、前記結合ゲートと前記浮遊ゲートの前記上方部分との間における容量結合をももたらす、請求項２に記載のメモリセルアレイ。
相対的に正の電圧が前記消去ゲートに印加され、
相対的に負の電圧が、選択されたセルの前記結合ゲート又は前記浮遊ゲートのうちの１つの浮遊ゲートに結合した導体に印加されて、前記浮遊ゲートから前記消去ゲートへの電子トンネリングを発生させる、請求項１から請求項３のいずれかに記載のメモリセルアレイ。
前記基板における前記拡散部がビット線拡散部であり、
該ビット線拡散部に隣接した前記導体がプログラムゲートであり、
前記消去ゲートの下にある前記基板における前記付加的な拡散部がソース線拡散部であり、
前記浮遊ゲートに結合した前記付加的な導体がワード線である、請求項１に記載のメモリセルアレイ。
メモリセルアレイを製造する方法であって、
消去ゲートがソース線拡散部の上に重なるように該ソース線拡散部及び該消去ゲートを形成する段階と、
前記消去ゲートの両側にワード線を形成する段階と、
前記ワード線と前記消去ゲートとの間に浮遊ゲートを形成する段階であって、該浮遊ゲートが前記ワード線及び前記消去ゲートよりも高い位置にまで延びるように該浮遊ゲートを形成する段階と、
前記浮遊ゲートに容量結合した少なくとも１つの結合ゲートを形成する段階と、
前記ワード線に隣接したビット線拡散部を形成する段階と、
前記ワード線に垂直な方向に延びるビット線を形成する段階と、
前記ビット線拡散部と前記ビット線とをビット線接点を用いて相互接続する段階と、
を含むことを特徴とする方法。
メモリセルアレイを製造する方法であって、
消去ゲートがソース線拡散部の上に重なるように該ソース線拡散部及び該消去ゲートを形成する段階と、
前記消去ゲートの両側にプログラムゲートを形成する段階と、
前記プログラムゲートと前記消去ゲートとの間に浮遊ゲートを形成する段階であって、該浮遊ゲートが前記消去ゲート及び前記プログラムゲートよりも高い位置にまで延びるように該浮遊ゲートを形成する段階と、
前記浮遊ゲートに容量結合したワード線を形成する段階と、
前記プログラムゲートに隣接したビット線拡散部を形成する段階と、
を含むことを特徴とする方法。
メモリセルアレイを製造する方法であって、
基板上に酸化物の第１の層を、該酸化物の中央部分を該中央部分のいずれの側の部分よりも厚くして形成する段階と、
前記第１の酸化物層の上に第１の導電層を堆積させる段階と、
前記第１の導電層の一部分を除去して、前記酸化物の前記厚い部分上に消去ゲート、及び該厚い部分の両側の該酸化物の薄い部分上にワード線を形成する段階と、
前記消去ゲート及び前記ワード線の間の前記基板から前記酸化物を除去する段階と、
前記消去ゲート及び前記ワード線の上に酸化物又は窒化物の層を形成する段階と、
前記消去ゲート及び前記ワード線の間の基板上、及び該消去ゲート及び該ワード線の側壁上に酸化物の第２の層を形成する段階と、
前記消去ゲート及び前記ワード線の間に第２の導電層からの浮遊ゲートを、該浮遊ゲートの一部分を該消去ゲート及び該ワード線の上方の前記酸化物又は窒化物の上方に延ばして形成する段階と、
前記消去ゲートの下の前記基板内にソース線拡散部を形成する段階と、
前記酸化物又は窒化物の層上、及び該酸化物又は窒化物層の上方に延びる前記浮遊ゲートの部分上に誘電体層を形成する段階と、
前記誘電体層上に第３の導電層を形成する段階と、
前記第３の導電層の一部分を除去して、前記浮遊ゲートの上方に中心がある結合ゲートを形成し、該結合ゲートの下側部分が、該浮遊ゲートの上側部分に重なってそれを取り囲み、該結合ゲートと該浮遊ゲートの間の広がった容量結合をもたらす段階と、
を含むことを特徴とする方法。
メモリセルアレイを製造する方法であって、
基板上に酸化物の第１の層を、該酸化物の中央部分を該中央部分のいずれの側の部分よりも厚くして形成する段階と、
前記第１の酸化物層の上に第１の導電層を堆積させる段階と、
前記第１の導電層の一部分を除去して、前記酸化物の前記厚い部分上に消去ゲート、及び該厚い部分の両側の該酸化物の薄い部分上にワード線を形成する段階と、
前記消去ゲート及び前記ワード線の間の前記基板から前記酸化物を除去する段階と、
前記消去ゲート及び前記ワード線の上に酸化物又は窒化物の層を形成する段階と、
前記消去ゲート及び前記ワード線の間の基板上、及び該消去ゲート及び該ワード線の側壁上に酸化物の第２の層を形成する段階と、
前記消去ゲート及び前記ワード線の間に第２の導電層からの浮遊ゲートを、該浮遊ゲートの一部分を該消去ゲート及び該ワード線の上方の前記酸化物又は窒化物の上方に延ばして形成する段階と、
前記消去ゲートの下の前記基板内にソース線拡散部を形成する段階と、
前記酸化物又は窒化物の層上、及び該酸化物又は窒化物層の上方に延びる前記浮遊ゲートの部分上に誘電体層を形成する段階と、
前記誘電体層上に第３の導電層を形成する段階と、
前記第３の導電層の一部分を除去して、前記浮遊ゲートの上に重なるフィンガ部を有する結合ゲートを形成する段階と、
を含むことを特徴とする方法。
メモリセルアレイを製造する方法であって、
基板上に酸化物の第１の層を、該酸化物の中央部分を該中央部分のいずれの側の部分よりも厚くして形成する段階と、
前記第１の酸化物層の上に第１の導電層を堆積させる段階と、
前記第１の導電層の一部分を除去して、前記酸化物の前記厚い部分上に消去ゲート、及び該厚い部分の両側の該酸化物の薄い部分上にプログラムゲートを形成する段階と、
前記消去ゲート及び前記プログラムゲートの間の前記基板から前記酸化物を除去する段階と、
前記消去ゲート及び前記プログラムゲートの上に酸化物又は窒化物の層を形成する段階と、
前記消去ゲート及び前記プログラムゲートの間の基板上、及び該消去ゲート及び該プログラムゲートの側壁上に酸化物の第２の層を形成する段階と、
前記消去ゲート及び前記プログラムゲートの間に第２の導電層からの浮遊ゲートを、該浮遊ゲートの一部分を該消去ゲート及び該プログラムゲートの上方の前記酸化物又は窒化物の上方に延ばして形成する段階と、
前記消去ゲートの下の前記基板内にソース線拡散部を形成する段階と、
前記酸化物又は窒化物の層上、及び該酸化物又は窒化物層の上方に延びる前記浮遊ゲートの部分上に誘電体層を形成する段階と、
前記誘電体層上に第３の導電層を形成する段階と、
前記第３の導電層の一部分を除去して、前記浮遊ゲートの上側部分の上に重なってそれに結合したワード線を形成し、該ワード線の下側部分が、該浮遊ゲートの上側部分に重なってそれを取り囲み、該ワード線と該浮遊ゲートの間の広がった容量結合をもたらす段階と、
を含むことを特徴とする方法。