TWI415226B - Ｎｏｒ型快閃記憶體及製造方法 - Google Patents

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TWI415226B TW096107663A TW96107663A TWI415226B TW I415226 B TWI415226 B TW I415226B TW 096107663 A TW096107663 A TW 096107663A TW 96107663 A TW96107663 A TW 96107663A TW I415226 B TWI415226 B TW I415226B
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Description

NOR型快閃記憶體及製造方法
本發明主要有關於半導體裝置，詳言之，有關於NOR型快閃記憶體及其製造方法。
非依電性記憶體目前有許多形態，包含電性可編程唯讀記憶體(EPROM)、電性可抹除可編程唯讀記憶體(EEPROM)、及快閃EEPROM。在裝置中廣泛地應用快閃記憶體作為高容量資料之儲存，這些裝置係例如為記憶體卡、個人數位助理(PDA)、手機、及MP3播放器。
本發明之一主要目的在於提供新與改良的半導體記憶體裝置及其製造方法。
本發明之另一目的在於提供半導體記憶體裝置及上述之程序，其克服先前技術之限制及缺點。
根據本發明來達成這些與其他目的，這係藉由提供一種半導體記憶體陣列及製造程序，其中在基底中形成複數個位元線擴散，以及在位元線擴散間形成成對的記憶體單元，其中每一單元對具有與位元線擴散鄰接之第一與第二導體、在第一與第二導體旁之浮閘、在浮閘間之抹除閘、以及在基底中抹除閘下的源極限擴散、以及電容性耦合至浮閘之至少一額外的導體。
在一些揭露的實施例中，與位元線擴散鄰接的導體為字線，以及額外的導體係由耦合至浮閘的個別者之一對耦合閘或耦合至浮閘兩者之單一耦合閘。
在另一實施例中，與位元線擴散鄰接的導體為編程線，以及第三導體為字線，其以與編程線及擴散垂直的方向延伸。
如第1圖中所示，記憶體包含NOR型分裂閘快閃記憶體單元的陣列，該些單元的每一個具有帶負電或正電之浮閘11，取決於單元的狀態(「0」或「1」)。該陣列以行與列配置，其中位元線12垂直排列以及源極線13、字線14、耦合閘16、及抹除閘17皆與位元線水平與垂直排列。在基底19上形成陣列，該基底可為P型矽基底或N型矽基底，其中形成有P井。
可最佳從第2圖中見到，各行中的單元以成對的方式配置在基底中之位元線擴散21之間。除了浮閘11，各單元亦包含字線14以及耦合閘16，其中字線位在浮閘以及位元限擴散之一之間，並且耦合閘大致位在浮閘上。該對中的兩單元分享位在浮閘17之間的共同源極擴散13以及共同抹除閘17。其中設有單元的行之位元線12透過接觸22連接至位元線擴散。
鄰接行中的單元藉由淺溝槽隔離區域20互相分離並絕緣，其在鄰接單元中的浮閘與位元線擴散之間延伸並分離浮閘與位元線擴散，同時允許源極線擴散、抹除閘、控制閘、字線、及位元線經過。
浮閘11以摻雜至每立方公分1020 至1021 立方公分程度的位準之磷、砷、或硼的多晶矽製造而成，並具有在730至1900程度的厚度或高度，其中浮閘的外邊緣部分與源極線擴散13的外邊緣部分對準。
字線14與浮閘17亦以摻雜至每立方公分1020 至1021 程度的位準之磷、砷、或硼的多晶矽製造而成，並且它們各具有在300至1000程度的厚度或高度。抹除閘直接位在源極線擴散上方並且透過具有在150至250程度之厚度氧化物層23與其絕緣。字線14透過具有在30至100程度的厚度之氧化物層24與基底的上表面分離。
浮閘11透過具有在100程度的厚度之氧化物層26與基底的上表面絕緣，並且透過具有在150程度的厚度之氧化物層27與28與基底的字線14與抹除閘17的側壁絕緣。
浮閘的上部分在氧化物/氮化物層29之上延伸並且耦合閘16置中於浮閘上方。耦合閘比浮閘更寬，其中耦合閘的外部分沿著浮閘的側邊往下延伸至氧化物/氮化物層，其中耦合閘的下部分因而重疊並圍繞浮閘的上部分，以在耦合閘與浮閘間提供電容性耦合的延伸區域。耦合閘亦以摻雜至每立方公分1020 至1021 程度的位準之磷、砷、或硼的多晶矽製造而成，並且在氧化物/氮化物層之上的1000至2500程度的厚度或高度。具有100至200的程度之厚度的介電質層31將耦合閘的每一個與浮閘的上部分以及氧化物/氮化物層分離。該介電質可為純氧薄膜、氮化氧化薄膜、或氧、氮、及氧化物(ONO)層之組合，例如兩層氧化物之間的一層氮化物。
如磷矽酸鹽玻璃(PSG)或硼磷矽酸鹽玻璃(BPSG)的玻璃材料32在整個晶圓上延伸，其中位元線12在玻璃材料之上以及位元線接觸22延伸通過其中的開口33。
位元線擴散21由行中鄰接的對中的單元所分享，並且鄰接對中的單元之字線14’與14”係顯示於第2圖中。
第3圖描繪具有6行與4列顯示在第1圖中之NOR型分裂閘單元陣列的記憶體區塊或陣列。各列具有一條字線，以及各行具有一條位元線。針對給定的應用，陣列可具有任何希望的列與行數量，以及一典型的區塊可例如具有8列(8條字線)以及4K行(4096條位元線)。區塊中所有8列的源極線、抹除閘、及耦合閘可群集在一起並各僅連接至一端子，以簡化陣列解碼。藉由定址字線與位元線來選擇個別的單元，並且在第3圖的實施例中，例如，藉由定址字線WLX 以及位元線選擇單元34。取消其他字線與位元線，以及其他區塊中的源極線、抹除閘、及耦合閘。
透過到浮閘之熱載子注入，可編程或設定選擇的單元至邏輯0，並透過從浮閘到抹除閘之電子穿隧來抹除或返回到邏輯1。
不同單元陣列操作的操作條件係總結在表1中。
可以一位元一位元的基礎進行編程，其中將9V施加至耦合閘以在熱電子編程期間提供至浮閘的耦合，並將5.0伏特施加至字線以及至抹除閘。將約1.6伏特的電壓施加至字線並且將編程電流Ip 施加至位元線。電流典型在1－10 μ A的程度，雖然在某些應用中可低如0.1 μ A。
可以兩種方式之一進行抹除。在第一種方式中，將－10V施加至耦合閘、5V施加至抹除閘、以及源極線可在0V或5V。抹除時間在1－10 ms的程度，其中電子從浮閘穿隧至抹除閘。亦可施加10V至抹除閘而不施加任何電壓至耦合閘來進行抹除。
當施加負電壓至耦合閘時，其耦合至浮閘，並且在浮閘上的高負電位增進電子耦合並且允許較低電壓施加至抹除閘。然而，若抹除閘及源極線間的氧化物或介電質夠厚，抹除閘可承受電壓(如10－15V)，其夠高以導致從浮閘到抹除閘的電子穿隧，而不施加任何負電位至耦合閘以及不在抹除閘與源極線之間導致氧化物崩潰。針對NOR型分裂閘單元，可過度抹除單元，亦即抹除至負臨限電壓。
藉由施加Vcc至耦合閘與字線以及Vr至位元線而讀取選定的單元。
第1圖之記憶體單元陣列可透過第4A－4Q圖中所示的製程來製造。淺溝槽形成在矽基底19中至約0.15μm至0.30μm的程度之深度，並以熱生長的氧化物以及高密度電漿沉積的氧化物之組合，其經平面化以暴露出矽的主動區域。溝槽在與第4A－4Q圖中頁面平行的方向中延伸。
具有100至200程度之厚度的氧化物層41係熱生長在基底上。光微影遮罩42形成在抹除閘形成之區域中的氧化物層上。接著溼或乾蝕刻移除未受保護的氧化物，留下一條氧化物，其在與第4B圖中之頁垂直的方向中延伸以形成抹除閘氧化物23。
在遮罩剝除之後，具有在30至100的程度之厚度的另一氧化物層43係熱生長或沉積在基底之上，並且抹除閘氧化物23，如第4C圖中所示，增加抹除閘氧化物的厚度至約1500至250。
多晶矽的導電層44(多晶－1)係沉積在隔離區域之間的氧化物之上至300至1000程度的厚度，如第4D圖中所示。以每立方公分1020 至1021 程度的位準之磷、砷、或硼摻雜多晶矽。藉由化學蒸氣沉積(CVD)將具有600至1000程度的厚度之氧化物或氮化物層46形成在多晶－1層上並且作為遮罩以防止在後續的乾蝕刻步驟中蝕刻掉多晶－1材料。
如第4E圖中所示，在CVD層上使用另一遮罩47以界定字線與抹除閘。非等向性蝕刻掉CVD層46之未遮罩的部份以及多晶－1層44，僅留下形成字線14與抹除閘17之多晶－1材料的部分，如第4F圖中所示。同時，亦蝕刻掉氧化物層43的未遮罩之部分，僅留下形成抹除閘氧化物23以及字線之下的氧化物層24。
接下來，在基底的暴露出之部分以及沿著字線14與抹除閘17的側壁以及其上之CVD層上熱生長或沉積另一氧化物層48。氧化物層48在基底上具有在100程度之厚度，以及在字線與抹除閘的側壁上約100至150程度之厚度。可透過多晶矽增進氧化或透過犧牲氧化的使用來達成厚度差，其中犧牲氧化透過非等向性乾蝕刻回蝕刻以在形成層48之前在側壁上留下具有約50的厚度之初期層。
多晶矽之第二導電層49(多晶－2)係沉積在氧化物層48上，如第4H圖中所示。多晶－2層具有在1000至2000程度的厚度，並以磷、砷、或硼摻雜至每立方公分1020 至1021 程度的位準。多晶－2填補CVD/多晶－1堆疊之間的缺口並且回蝕刻至或稍微低於CVD層的頂部以在字線14與抹除閘17之間的記憶體通道之上形成浮閘11，如第4I圖中所示。
接著移除CVD層46的上部分以暴露出浮閘的上部分，如第4J圖中所示。可透過乾非等向性蝕刻回蝕刻CVD氧化物或氮化物，在字線與抹除閘之上留下約400至800的CVD材料。
在此時，浮閘具有以列的方向，亦即與第4J圖中的頁面垂直的方向，延伸之帶狀形式。為了在個別的單元之個別島狀物內形成浮閘，在其中將定位浮閘的區域中形成另一遮罩(未圖示)，並且蝕刻掉帶狀物之未遮罩的部分，只留下個別的浮閘。
接著透過磷或砷的高能量佈植使用另一光微影遮罩51在抹除閘17直接下方的基底中形成源極線擴散13，如第4K圖中所示。
具有在100至200程度之厚度的介電質層52係沉積在浮閘11、抹除閘17、及氧化物或氮化物層46的暴露表面上，如第4L圖中所示。介電質材料可為純氧薄膜、氮化氧化薄膜、或氧化物、氮化物、及氧化物(ONO)層之組合，如兩層氧化物之間一層氮化物。
接著沉積多晶矽之第三導電層53(多晶－3)在介電質層上，如第4M圖中所示。多晶－3層具有在1000至2500，並以每立方公分1020 至1021 程度的位準之磷、砷、或硼加以摻雜。在多晶－3層上形成遮罩54以界定耦合閘，如第4N圖中所示，並且在另一乾非等向性蝕刻步驟中移除多晶－3材料的未遮罩之部分以及其下之介電質層52的部分。CVD層46保護字線與抹除閘，但亦在此步驟中移除字線之間的多晶－2層49的未受保護部分與其下之氧化物層48的部分，留下第4O圖中所示的結構。
接著透過磷或砷之高能量佈植在字線之間以及分隔鄰接的行中之單元的隔離區域之間的基底中形成位元線擴散21，如第4P圖中所示，並且在整個晶圓上沉積諸如磷矽酸鹽玻璃(PSG)或硼磷矽酸鹽玻璃(BPSG)的玻璃材料32。位元線接觸開口33形成在玻璃中，以及金屬層沉積在玻璃上並且加以圖案化以形成位元線12與位元線接觸22，如第4Q圖中所示。
第5圖中所示的實施例與第1圖中的實施例類似，除了每一對單元具有單一耦合閘56而非各單元具有其自己的個別耦合閘。耦合閘56亦具有與耦合閘16不同的組態，可藉由比較第1與5圖看見。其中個別的耦合閘16的每一個在平面圖中具有矩形的形狀或組態，耦合閘56具有複數個大致上為矩形的臂部或指狀部57，其從中央矩形軀幹58以直角延伸出去。軀幹以列方向延伸，並且指狀物以行方向延伸，其中每一個指狀物覆蓋在浮閘11之一上。
第5圖之實施例可以與第1圖之實施例相同的製程製造，除了形成耦合閘以及浮閘的方式。除了使用一對矩形遮罩來界定耦合閘，如第4N圖中所示，圖案化耦合閘的遮罩以形成第5圖中所示之指狀的組態。藉由此遮罩，無須在多晶－2材料帶執行不同的遮罩以及蝕刻步驟，以形成浮閘之個別的島狀物，因為當蝕刻多晶－3層以形成耦合閘時，沒有被指狀物覆蓋之多晶－2帶的部分將會被蝕刻掉。因此，以與耦合閘之相同的步驟形成浮閘並且與耦合閘的指狀物自我對準。
第7圖所示的實施例為具有浮閘61的分裂閘快閃記憶體單元之無接觸陣列。如同其他的實施例，陣列以行與列配置，其中位元線擴散62與源極線擴散63以互相平行的一方向延伸。在此實施例中，然而，字線導體64以與擴散垂直的第二方向延伸，並作為其下之浮閘的耦合閘。陣列形成在基底66上。
各浮閘代表記憶體細胞或單元，其根據儲存在其中的邏輯狀態(「0」或「1」)可帶有負電或正電。
如第1與5圖之實施例中，記憶體單元成對地配置在基底中之位元線擴散62之間，其中每一對中的單元分享共同源極線擴散63，其位在兩位元線的中間。浮閘61位在源極線擴散的兩側上，假浮閘67位在位元限擴散之上，以及抹除閘68位在源極線擴散之上。
編程閘71與72位在位元線擴散的相對側上，並且以與位元線擴散以及源極線擴散平行的方向延伸。在位元線左側的編程閘71稱為左側編程閘並指定為PGL，以及在位元線右側的編程閘72稱為右側編程閘並指定為PGR。
浮閘61係以摻雜至每立方公分1020 至1021 程度的位準之磷、砷、或硼之多晶矽製造而成，並且具有在730至1900程度的厚度或高度，其中浮閘的外邊緣部分與源極線63的外邊緣部分對準。
抹除閘68以及編程閘71與72亦由摻雜至每立方公分1020 至1021 程度的位準之磷、砷、或硼之多晶矽製造而成，並且它們各具有在300至1000程度的厚度或高度。抹除閘直接位在源極線擴散之上並透過具有在150至250程度之厚度的氧化物層73與之絕緣。編程閘71與72透過氧化物層74而與基底的上表面分離，該氧化物層74具有在30至100程度的厚度。
浮閘61透過具有在100程度的厚度之氧化物層76與基底的上表面絕緣，以及透過具有在150程度的厚度之氧化物層77與78與抹除閘68以及編程閘71與72絕緣。由化學蒸氣沉積(CVD)形成並具有在400至800程度的厚度之氧化物或氮化物層79覆蓋在抹除閘與編程閘之上。
字線64在浮閘以及假浮閘上交叉，並且透過介電質層80與那些閘以及氧化物或氮化物78分離。介電質具有在100至200程度的厚度，並可為純氧薄膜、氮化氧化薄膜、或氧、氮、及氧化物(ONO)層之組合，例如兩層氧化物之間的一層氮化物。
字線的下部分與浮閘的上部分重疊並包含浮閘的上部分，以在字線與浮閘之間提供電容性耦合之延伸區域。
陣列之鄰接的列中之字線與浮閘互相分離，如第9－12圖中可見，以及硼或BF2 通道區塊擴散81係佈植入浮閘間的基底中，以電性隔離鄰接列中之記憶體單元之間的通道。
第13圖描繪具有4行與6列第7圖中所示的無接觸單元陣列之記憶體區塊或陣列。針對給定的應用，陣列可具有任何希望的列與行數量，以及典型的區塊可例如具有64列(64條字線)以及4K行(4096位元線)，陣列中無須任何接觸。源極線、抹除閘、左編程閘(PGL)以及右編程閘(PGR)可群集再一起並且各僅連接至一端子以簡化陣列解碼。可藉由定址希望的單元之源極線、抹除閘、及編程線，同時取消選擇其他字線、位元線、及編程線，來選擇個別的單元。在第13圖之實施例中，例如，藉由定址字線WLX 、位元線BLY 、及PGR線來選擇單元82。
透過到浮閘之熱載子注入，可編程或設定選擇的單元至邏輯0，並透過從浮閘到抹除閘之電子穿隧來抹除或返回到邏輯1狀態。
不同單元陣列操作的操作條件係總結在表2中。
可以一位元一位元的基礎進行編程，其中將9V施加至字線以選擇單元，並且在熱電子編程期間提供至浮閘的耦合，並將5.0伏特施加至源極線以及至抹除閘。將約1.6伏特的電壓施加至PGR線，並且將編程電流Ip 施加至位元線。電流典型在1－10μA的程度，雖然在某些應用中可低如0.1μA。
可以兩種方式之一進行抹除。在第一種方式中，將－10V施加至字線、5V施加至抹除閘、以及源極線可在0V或5V。抹除時間在1－10 ms的程度，其中電子從浮閘穿隧至抹除閘。亦可施加10V至抹除閘而不施加任何電壓至字線來進行抹除。
當施加負電壓至字線時，其耦合至浮閘，並且在浮閘上的高負電位增進電子耦合並且允許施加較低電壓至抹除閘。然而，若在抹除閘及源極線間的氧化物或介電質夠厚，抹除閘可承受電壓(如10－15V)，其夠高以導致從浮閘到抹除閘的電子穿隧，而不施加任何負電位至耦合閘以及不在抹除閘與源極線之間導致氧化物崩潰。
針對抹除的任一種，抹除持續直到記憶體單元的臨限電壓為約0.5V，並且可藉由施加0V至字線而將之關閉。針對無接觸陣列，應小心確保不過度抹除記憶體單元，亦即，不抹除到負臨限電壓。
藉由施加額外的－10V至字線，可一列一列地抹除單元陣列，或一次抹除整個陣列區塊，取決於－10V是否一列一列地施加或施加至整個陣列區塊。
當抹除閘上僅有10V來進行抹除時，無法一列一列地進行抹除，並且一次抹除整個單元陣列，因為所有的抹除閘皆連接至單一端子。
藉由施加Vcc至編程閘、5V至字線、以及Vr至位元線而讀取選定的單元。
第7圖之記憶體單元陣列可透過第14A－14M圖中所示的製程來製造。在此製程中，具有在100至200程度的厚度之氧化物層83係熱生長在P型矽基底66之上。光微影遮罩84形成在其中將形成抹除閘的區域中的氧化物層上。接著透過溼或乾蝕刻移除未受保護的氧化物，並且剝除遮罩，留下已與第14B圖中的頁垂直之方向延伸之氧化物帶，以形成抹除閘氧化物73。
具有在30至100程度的厚度之另一氧化物層86係熱生長或沉積在基底與抹除閘氧化物73上，如第14C圖中所示，增加抹除閘氧化物的厚度至約150至250。
多晶矽之導電層87(多晶－1)係沉積氧化物之上至300至1000程度的厚度，如第14D圖中所示。以每立方公分1020 至1021 程度的位準之磷、砷、或硼摻雜多晶矽。藉由化學蒸氣沉積(CVD)將具有600至1000程度的厚度之氧化物或氮化物層86形成在多晶－1層上並且作為遮罩以防止在後續的乾蝕刻步驟中蝕刻掉多晶－1材料。
如第14E圖中所示，在CVD層上使用另一遮罩89以界定編程閘與抹除閘。非等向性蝕刻掉CVD層88之未遮罩的部份以及多晶－1層87，僅留下形成編程閘71與72及抹除閘68之多晶－1材料的部分，如第14F圖中所示。同時，亦蝕刻掉氧化物層86的未遮罩之部分，僅留下形成抹除閘氧化物73以及編程閘之下的氧化物層74。
接著藉由透過光微影蝕刻遮罩91之磷或砷的佈植來在左與右編程閘間形成位元線擴散62，如第14G圖中所示。此佈植濃度夠高而形成埋入N＋擴散，其中導電層具有低片電阻。
接下來，在基底的暴露出之部分以及沿著編程閘71與72及抹除閘68的側壁以及其上之CVD層上熱生長或沉積另一氧化物層92，如第14H圖中所示。氧化物層92在基底上具有在100程度之厚度，以及在編程與抹除閘的側壁上約100至150程度之厚度。可透過多晶矽增進氧化或使用犧牲氧化來達成厚度差，其中犧牲氧化透過非等向性乾蝕刻回蝕刻，以在形成層92之前在側壁上留下具有約50的厚度之初期層。
多晶矽之第二導電層93(多晶－2)係沉積在氧化物層92上，如第14I圖中所示。多晶－2層具有在1000至2000程度的厚度，並以磷、砷、或硼摻雜至每立方公分1020 至1021 程度的位準。多晶－2填補CVD/多晶－1堆疊之間的缺口，並且回蝕刻至或稍微低於CVD層的頂部，以在位元線上之記憶體通道與假浮閘67之上形成浮閘61，如第14J圖中所示。在抹除閘與編程閘的側壁上之氧化物層92的部分形成氧化物層77與78。
移除CVD層88的上部分以暴露出浮閘61與假浮閘67的上部分，如第14K圖中所示。可透過乾非等向性蝕刻回蝕刻CVD氧化物或氮化物，在編程閘與抹除閘之上留下約400至800的CVD材料。
在此時，浮閘與假浮閘具有以與位元線與編程閘相同方向，亦即與第14K圖中的頁面垂直的方向，延伸之長帶狀形式。在後面的步驟中，將它們蝕刻成個別的島狀物以形成個別單元之浮閘。
茲透過磷或砷的高能量佈植，使用另一光微影遮罩94，在抹除閘68直接下方的基底中形成源極線擴散63，如第14L圖中所示。
具有在100至200程度之厚度的介電質層96係接著沉積在浮閘61、假浮閘67、抹除閘68、及氧化物或氮化物層88的暴露表面上，如第14L圖中所示。介電質材料可為純氧薄膜、氮化氧化薄膜、或氧化物、氮化物、及氧化物(ONO)層之組合，如兩層氧化物之間一層氮化物。
接著沉積多晶矽之第三導電層97(多晶－3)在介電質層上，如第14N圖中所示。多晶－3層具有在1000至2500程度的厚度，並以每立方公分1020 至1021 程度的位準之磷、砷、或硼加以摻雜。在多晶－3層上形成遮罩(未圖示)並且加以圖案化以界定字線，並且透過乾非等向性蝕刻多晶－3材料的未遮罩之部分、介電質層薄膜96、以及浮閘與假浮閘帶之未受保護的部分，以形成字線以及浮閘與假浮閘之個別的島狀物。在編程閘與抹除閘上的CVD氧化物或氮化物保護它們並且防止它們被蝕刻影響。
在形成字線與浮閘之後，藉由佈植硼或BF2 形成通道區塊擴散81。佈植劑量較佳在每立方公分1e13 －1e14 的程度，其濃度夠高而電性隔離鄰接記憶體單元之間的通道，而不會影響到N＋位元線與源極線擴散。
從上述很明顯地已經提供了新穎且改良的半導體記憶體裝置及其製造程序。雖僅詳細討論某些特定目前較佳的實施例，對熟悉該項技藝者，可做出某些改變與修改而不悖離由下列申請專利範圍所界定之本發明的範疇。
11．．．浮閘
12．．．位元線
13．．．源極線
14．．．字線
16．．．耦合閘
17．．．抹除閘
19．．．基底
20．．．淺溝槽隔離區域
22．．．位元線接觸
23、24、26、27、28．．．氧化物層
29．．．氧化物/氮化物層
31．．．介電質層
32．．．玻璃材料
33．．．開口
34．．．單元
41、43、48．．．氧化物層
42．．．光微影遮罩
44．．．導電層
46．．．氧化物或氮化物層
47．．．遮罩
52．．．介電質層
53．．．第三導電層
57．．．臂部或指狀部
61．．．浮閘
62．．．位元線擴散
63．．．源極線擴散
66．．．基底
67．．．假浮閘
68．．．抹除閘
71、72．．．編程閘
73、74、76、77、78．．．氧化物層
79．．．氧化物或氮化物層
80．．．介電質層
81．．．硼或BF2 通道區塊擴散
82．．．單元
83、86．．．氧化物層
84．．．光微影遮罩
87．．．導電層
89．．．遮罩
88．．．CVD層
91．．．光微影蝕刻遮罩
92．．．氧化物層
93．．．第二導電層
94．．．光微影遮罩
96．．．介電質層
97．．．第三導電層
第1圖為包含本發明之NOR型快閃記憶體單元的一實施例之上平面圖。
第2圖為沿著第1圖中的線2－2之剖面圖。
第3圖為在6×4單元陣列中之第1圖的實施例之電路圖。
第4A－4Q圖為描述根據本發明之製造第1圖的記憶體單元陣列之程序的一實施例中的步驟之剖面圖。
第5圖為包含本發明之NOR型快閃記憶體單元的另一實施例之上平面圖，其中以粗實線描繪耦合閘以更佳圖解其之輪廓。
第6圖為沿著第5圖中的線6－6之剖面圖。
第7圖為包含本發明之NOR型快閃記憶體單元的另一實施例之上平面圖。
第8圖為沿著第7圖中的線8－8之剖面圖。
第9－12圖為沿著第8圖中的線9－9、10－10、11－11、及12－12之剖面圖。
第13圖為在6×4單元陣列中之第7圖的實施例之電路圖。
第14A－14N圖為描述根據本發明之製造第7圖的記憶體單元陣列之程序的一實施例中的步驟之剖面圖。
11．．．浮閘
12．．．位元線
13．．．源極線
14．．．字線
16．．．耦合閘
17．．．抹除閘
19．．．基底
21．．．位元線擴散
22．．．位元線接觸
23、24、26、27、28．．．氧化物層
29．．．氧化物/氮化物層
31．．．介電質層
32．．．玻璃材料
33．．．開口

Claims (17)

  1. 一種記憶體單元陣列，包含：基底、在該基底中之第一與第二位元線擴散、與該些位元線擴散鄰接之第一與第二字線、在該基底中該些位元線擴散之間的中間之源極線擴散、在該源極線擴散上之抹除閘、配置在該些字線與該抹除閘之間且具有大於該些字線和該抹除閘之高度的第一與第二浮閘、在該些浮閘及該些字線和該抹除閘之邊緣部分上的耦合閘、以與該些字線垂直的方向延伸之位元線、及將該些位元線擴散與該位元線互連之位元線接觸。
  2. 如申請專利範圍第1項之記憶體單元陣列，其中該耦合閘較該浮閘更寬，以及耦合閘的下部分重疊並圍繞該些浮閘的上側邊部分，以在該些耦合閘與該些浮閘的上側邊部分之間及該些耦合閘與該些浮閘的頂部表面之間提供電容性耦合。
  3. 如申請專利範圍第1項之記憶體單元陣列，其中供應正電壓至選定的單元之該抹除閘以及供應負電壓至該選定單元的耦合閘以產生自該浮閘至該抹除閘的電子穿隧。
  4. 如申請專利範圍第1項之記憶體單元陣列，包含在該抹除閘與該源極線擴散間的足夠厚度之閘極氧化物，以使該抹除閘能承受夠高的電壓以產生自該些浮閘之一至該抹除閘的電子穿隧，而不會導致該閘極氧化物的崩潰。
  5. 如申請專利範圍第4項之記憶體單元陣列，其中該閘極氧化物具有在150Å至250Å程度的厚度，以及10至15V程度的電壓係供應至該抹除閘。
  6. 一種記憶體單元陣列，包含：基底、在該基底中之複數個位元線擴散、在該些位元線擴散之上以第一方向延伸的位元線、以及在該些位元線擴散之間形成對之記憶體單元，該些單元對的每一個具有與該些位元線擴散鄰接並與該些位元線垂直的字線、配置在該些字線旁且具有大於該些字線之高度的浮閘、電容性耦合至該些浮閘及該些字線的上部分之至少一耦合閘、在該些浮閘間的抹除閘、在該抹除閘下之該基底中的源極線擴散、以及將該些位元線擴散與該些位元線之一互連的位元線接觸。
  7. 如申請專利範圍第6項之記憶體單元陣列，其中不同的耦合閘係耦合至每一對中之該兩個單元中的該些浮閘。
  8. 如申請專利範圍第7項之記憶體單元陣列，其中該些耦合閘的下部分重疊並圍繞該些浮閘的上部分，以在該些耦合閘與該些浮閘的上側邊部分之間及該些耦合閘與該些浮閘的頂部表面之間提供延伸的電容性耦合。
  9. 如申請專利範圍第6項之記憶體單元陣列，其中單一耦合閘係耦合至每一對中之該兩個單元中的該些浮閘。
  10. 如申請專利範圍第9項之記憶體單元陣列，其中該耦合閘具有中央軀幹，以及自該軀幹延伸並在該些浮閘之上的複數個指狀物。
  11. 如申請專利範圍第9項之記憶體單元陣列，其中該些耦合閘的下部分重疊並圍繞該些浮閘的上部分，以在該些耦合閘與該些浮閘之間提供延伸的電容性耦合。
  12. 一種記憶體單元陣列，包含：基底、在該基底中之複數個位元線擴散、在該些位元線擴散之間形成對之記憶體單元，該些單元對的每一個具有與該些位元線擴散鄰接的第一與第二導體、配置在該第一與第二導體旁且具有大於該第一與第二導體之高度的浮閘、在該些浮閘之間的抹除閘、在該基底中該抹除閘下的源極線擴散、以及重疊並圍繞該些浮閘的上側邊部分以在該些耦合閘與該些浮閘的上側邊部分之間及該些耦合閘與該些浮閘的頂部表面之間提供電容性耦合的至少一額外的導體。
  13. 如申請專利範圍第12項之記憶體單元陣列，其中該至少一額外的導體包含一對耦合閘，其以與該抹除閘平行的方向延伸，並且耦合至在該對中之該些浮閘的個別者。
  14. 如申請專利範圍第12項之記憶體單元陣列，其中該至少一額外的導體為單一耦合閘，其以與該抹除閘平行的方向延伸，並且耦合至在該對中之該些浮閘的兩者。
  15. 如申請專利範圍第12項之記憶體單元陣列，其中該至少一額外的導體為一字線，其以與該第一及第二導體垂直的方向延伸，並且耦合至在該對中之該些浮閘的兩者。
  16. 一種記憶體單元陣列，包含：第一導電型之基底、在該基底中之第二導電型之相隔的第一與第二區域、與該第一與第二區域鄰接之第一與第二字線、在該第一與第二區域之間的該基底中之該第二導電型之第三區域、在 該第三區域上之抹除閘、配置在該些字線與該抹除閘之間並延伸至較該些字線和該抹除閘更大之高度的第一與第二浮閘、在該些浮閘上的耦合閘、以與該些字線垂直的方向延伸之位元線、及將該第一與第二區域與該位元線互連之位元線接觸。
  17. 一種記憶體單元陣列，包含：基底、在該基底中之複數個擴散、在該些擴散之間形成對之記憶體單元，該些單元對的每一個具有與該些擴散鄰接的第一與第二導體、配置在該第一與第二導體旁且具有大於該第一與第二導體之高度的浮閘、在該些浮閘之間的抹除閘、在該基底中該抹除閘下的額外擴散、以及電容性耦合至該些浮閘的至少一額外的導體。
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