JP2002151665A5 - 半導体集積回路装置 - Google Patents
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Claims (11)
- 複数のメモリセルを有する半導体集積回路装置であって、
前記メモリセルは、半導体基板上に形成されたメモリセル用ＭＩＳＦＥＴを有し、
前記メモリセル用ＭＩＳＦＥＴのゲート電極は、第１方向に延在するワード線と接続され、
前記メモリセル用ＭＩＳＦＥＴ上に形成された第１絶縁膜に配線溝が形成され、
前記配線溝は、前記第１方向と交差する第２方向に延在し、かつ前記複数のメモリセル上を前記第２方向に延在して形成され、
前記配線溝の側壁に酸化シリコンを主成分とする第２絶縁膜が形成され、
前記配線溝の内部には、前記メモリセル用ＭＩＳＦＥＴのソース、ドレインの一方と電気的に接続されたビット線が形成され、
前記ビット線の上部には、前記ソース、ドレインの他方と電気的に接続された容量素子が形成され、
前記ビット線は、タングステンを主成分とする第１導電膜からなり、
前記配線溝の内部の前記第２絶縁膜と前記第１導電膜との界面には、前記第２絶縁膜に対する接着力がタングステンよりも大きい第２導電膜からなる接着層が形成される半導体集積回路装置。 - 請求項１において、前記第１導電膜の配線幅は、０．２μｍ以下である半導体集積回路装置。
- 請求項１において、前記第１絶縁膜は、酸化シリコンを主成分として構成され、前記配線溝の底部の前記第１絶縁膜と前記第１導電膜との界面には、前記第１絶縁膜に対する接着力がタングステンよりも大きい第２導電膜からなる接着層が形成される半導体集積回路装置。
- 請求項１において、前記ビット線の表面は、研磨により平坦化されている半導体集積回路装置。
- 請求項１において、前記第１導電膜は、ＴｉＮ、ＴａＮ、ＷＮまたはＺｒＮで構成される半導体集積回路装置。
- 請求項１において、前記ビット線の幅は、隣接する他のビット線との間隔よりも狭い半導体集積回路装置。
- 請求項１において、前記ビット線は、前記第１絶縁膜の下層の第３絶縁膜に形成された第１接続孔内に埋め込まれたプラグを介して、前記ソース、ドレインの一方と電気的に接続されている半導体集積回路装置。
- 複数のメモリセルを有する半導体集積回路装置であって、
前記メモリセルは、半導体基板上に形成されたメモリセル用ＭＩＳＦＥＴを有し、
前記メモリセル用ＭＩＳＦＥＴのゲート電極は、ワード線に接続され、
前記ワード線上に第１絶縁膜が形成され、
前記第１絶縁膜に第１接続孔が形成され、
前記第１絶縁膜に第２接続孔が形成され、
前記第１接続孔の内部に、前記メモリセル用ＭＩＳＦＥＴのソース、ドレインの一方と電気的に接続された第１プラグが形成され、
前記第２接続孔の内部に、前記メモリセル用ＭＩＳＦＥＴのソース、ドレインの他方と電気的に接続された第２プラグが形成され、
前記第１絶縁膜上に第２絶縁膜が形成され、
前記第２絶縁膜に第３接続孔が形成され、
前記第３接続孔の内部に、前記第１プラグと電気的に接続された第３プラグが形成され、
前記第２絶縁膜上に第３絶縁膜が形成され、
前記第３絶縁膜に配線溝が形成され、
前記配線溝の内部に、前記第１プラグに接続され、タングステン膜で構成されたビット線が形成され、
前記ビット線の上部に、前記第２プラグに電気的に接続された容量素子が形成され、
前記配線溝の側壁に酸化シリコンを主成分とするサイドウォールスペーサが形成され、
前記ビット線と前記サイドウォールスペーサとの間に、前記サイドウォールスペーサに対して接着層として機能する導電膜が形成され、
前記導電膜の前記サイドウォールスペーサに対する接着力は、前記ビット線の前記サイドウォールスペーサに対する接着力よりも大きい半導体集積回路装置。 - 請求項８において、前記第１導電膜の配線幅は、０．２μｍ以下であり、前記第１絶縁膜は酸化シリコンを主成分として構成され、前記配線溝の底部の前記第１絶縁膜と前記第１導電膜との界面には、前記第１絶縁膜に対する接着力がタングステンよりも大きい第２導電膜からなる接着層が形成される半導体集積回路装置。
- 請求項８において、前記ビット線の表面は、研磨により平坦化され、前記第１導電膜は、ＴｉＮ、ＴａＮ、ＷＮまたはＺｒＮで構成される半導体集積回路装置。
- 複数のメモリセルを有する半導体集積回路装置であって、
前記メモリセルは、半導体基板上に形成されたメモリセル用ＭＩＳＦＥＴを有し
前記メモリセル用ＭＩＳＦＥＴのゲート電極は、第１方向に延在するワード線と接続され、
前記メモリセル用ＭＩＳＦＥＴ上に形成された第１絶縁膜に配線溝が形成され、
前記配線溝は、前記第１方向と交差する第２方向に延在し、かつ前記複数のメモリセル上を前記第２方向に延在して形成され、
前記配線溝の側壁に第２絶縁膜が形成され、
前記配線溝の内部には、前記メモリセル用ＭＩＳＦＥＴのソース、ドレインの一方と電気的に接続されたビット線が形成され、
前記ビット線の上部には、前記ソース、ドレインの他方と電気的に接続された容量素子が形成され、
前記ビット線は、タングステンを主成分とする第１導電膜からなり、
前記配線溝の内部の前記第２絶縁膜と前記第１導電膜との界面には、前記第２絶縁膜に対する接着力がタングステンよりも大きい第２導電膜からなる接着層が形成される半導体集積回路装置。
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