JP2000353793A5 - - Google Patents

Claims (17)

1. 第１方向に延びる複数のワード線と、前記第１方向に交差する第２方向に延びる複数のビット線と、それぞれの前記ワード線とビット線の交点に配置された１つのトランジスタと１つの容量素子とを有する複数のメモリセルとを備え、前記ビット線上に前記容量素子を配置した半導体集積回路装置であって、
   半導体基板上において、前記複数のワード線中の隣接する第１、第２ワード線及び前記複数のビット線中の第１ビット線と交差し、前記第１及び第２方向と異なる第３方向に延び、前記第３方向に対して直交する第４方向に所定の幅を有する活性領域と、
   前記活性領域内に形成され、前記トランジスタのソース、ドレインとして機能する第１及び第２半導体領域と、
   前記容量素子を構成する第１及び第２電極と、前記第１及び第２電極間に位置する誘電体膜と、
   前記ビット線と前記第１電極との間に位置する第１絶縁膜と、
   前記第１絶縁膜に形成された第１開孔内に形成され、前記第１及び第２半導体領域の一方と、前記第１電極（キャパシタ下部電極）とを電気的に接続するための第１導体層と、
   前記ビット線と前記第１及び第２半導体領域の他方を前記第１ビット線と前記活性領域の交点において接続する第３導体層とからなり、
   前記第１導体層は前記ワード線とビット線によって囲まれた領域の各々に配置され、前記第１導体層の中心は、前記第３方向に沿う前記活性領域の中心線からずれていることを特徴とする半導体集積回路装置。
2. 請求項１に記載の半導体集積回路装置において、更に前記第１導体層と前記第１及び第２半導体領域の一方との間に配置された第２導体層を有し、前記第１方向において、前記第２導体層の幅は、前記第１導体層の幅よりも大であることを特徴とする半導体集積回路装置。
3. 請求項２記載の半導体集積回路装置において、
   前記第１方向において隣接する第２導体層の中心間距離は、前記第２導体層の上に配置された前記第１導体層の中心間距離よりも小であることを特徴とする半導体集積回路装置。
4. 請求項２記載の半導体集積回路装置において、
   前記第２方向において隣接する第２導体層の中心間距離は、前記第２導体層の上に配置された前記第１導体層の中心間距離よりも大であることを特徴とする半導体集積回路装置。
5. 請求項２記載の半導体集積回路装置において、
   前記ワード線と前記第２導体層間には窒化珪素膜が存在し、前記ビット線と前記第１導体層間には窒化珪素膜は存在しないことを特徴とする半導体集積回路装置。
6. 請求項１記載の半導体集積回路装置において、
   前記第２方向において、前記第１導体層の幅は、前記ワード線の幅よりも小であることを特徴とする半導体集積回路装置。
7. 請求項１記載の半導体集積回路装置において、
   前記ビット線の幅は、前記ワード線の幅よりも小であることを特徴とする半導体集積回路装置。
8. 各々が第１方向に延び、互いに隣接する第１、第２ワード線と、前記第１ワード線に隣接し前記第２ワード線と反対側に配置された第３ワード線と、前記第２ワード線に隣接し前記第１ワード線と反対側に配置された第４ワード線と、
   前記第１方向に交差する第２方向に延び、連続的に隣接する第１,第２及び第３ビット線と、
   前記第１及び第２方向と交差する第３方向に延びる活性領域と、
   前記活性領域内であって、前記第１、第２ワード線間に位置する第１半導体領域と、前記活性領域内であって、前記第１、第３ワード線間及び第２、第４ワード線間に位置する第２半導体領域と、
   第１ , 第２及び第３ビット線上に第１絶縁膜を介して形成された第１電極及び第２電極と、前記第１及び第２電極間に位置する誘電体膜から構成される容量素子と、
   前記第２半導体領域と前記第１電極とを電気的に接続する前記第１絶縁膜内に形成された複数の第１導体層とを有し、
   前記第１導体層は、前記ワード線と前記ビット線で囲まれた領域の各々に配置され、前記第１、第３ワード線間に配置された第１導体層の中心と、前記第２、第４ワード線間に配置された第１導体層の中心とを結ぶ直線が前記第１方向に対してなす角度は、前記第３方向が前記第１方向に対してなす角度よりも小であることを特徴とする半導体集積回路装置。
9. 第１方向に延びる複数のワード線と、前記第１方向に交差する第２方向に延びる複数のビット線と、前記ワード線とビット線の交点に配置されたそれぞれが１つのトランジスタと１つの容量素子とを有する複数のメモリセルとを備え、前記ビット線上に前記容量素子を配置した半導体集積回路装置であって、
   半導体基板上において２つのワード線及び１つのビット線と交差し、前記第１及び第２方向と異なる第３方向に延びる活性領域と、
   前記活性領域内に形成され、前記トランジスタのソース、ドレインとして機能する第１及び第２半導体領域と、
   前記容量素子を構成する第１及び第２電極と、前記第１及び第２電極間に位置する誘電体膜と、
   前記ビット線と前記第１電極との間に位置する第１絶縁膜と、
   前記第１絶縁膜に設けられた第１開孔内に形成され、前記第１及び第２半導体領域の一方と、前記第１電極とを電気的に接続するための第１導体層と、
   前記ビット線と前記第１及び第２半導体領域の他方を前記第ビット線と前記活性領域の交点において接続する第３導体層とからなり、 前記第１導体層は、前記ワード線とビット線で囲まれた領域の各々に配置され、 前記第１導体層の前記第２方向における幅は、前記ワード線の幅よりも小であることを特徴とする半導体集積回路装置。
10. 請求項９記載の半導体集積回路装置において、更に前記第１導体層と前記第１及び第２半導体領域の一方との間に配置された第２導体層を有し、前記第１方向において、前記第２導体層の幅は、前記第１導体層の幅よりも大であることを特徴とする半導体集積回路装置。
11. 請求項１０記載の半導体集積回路装置において、
    前記第１方向において隣接する第２導体層の中心間距離は、前記第２導体層の上に配置された前記第１導体層の中心間距離よりも小であることを特徴とする半導体集積回路装置。
12. 請求項１０記載の半導体集積回路装置において、
    前記第２方向において隣接する第２導体層の中心間距離は、前記第２導体層の上に配置された前記第１導体層の中心間距離よりも大であることを特徴とする半導体集積回路装置。
13. 請求項９において、
    前記ビット線の幅は、前記ワード線の幅よりも小であることを特徴とする半導体集積回路装置。
14. 第１方向に延びる複数のワード線と、前記第１方向に交差する第２方向に延びる複数のビット線と、前記ワード線とビット線の交点に配置されたそれぞれが１つのトランジスタと１つの容量素子とを有する複数のメモリセルとを備え、前記ビット線上に前記容量素子を配置した半導体集積回路装置であって、
    半導体基板上に形成された前記容量素子を構成する第１及び第２電極と、前記第１及び第２電極間に位置する誘電体膜と、
    前記ビット線と前記第１電極との間に位置する第１絶縁膜と、
    前記第１絶縁膜に形成された第１開孔内に形成され、前記トランジスタと、前記第１電極とを電気的に接続するための第１導体層とからなり、
    前記第１導体層は前記ワード線とビット線によって囲まれた領域の各々に配置され、前記ビット線の幅は、前記ワード線の幅よりも小であり、前記第１導体層と前記第１及び第２半導体領域の一方との間に配置された第２導体層を有し、前記第１方向において、前記第２導体層の幅は、前記第１導体層の幅よりも大であり、前記第１方向において隣接する第２導体層の中心間距離は、前記第２導体層の上に配置された前記第１導体層の中心間距離よりも小であることを特徴とする半導体集積回路装置。
15. 請求項１４記載の半導体集積回路装置において、
    前記第２方向において隣接する第２導体層の中心間距離は、前記第２導体層の上に配置された前記第１導体層の中心間距離よりも大であることを特徴とする半導体集積回路装置。
16. 半導体基板上に、隣接する第１,第２及び第３導体層を形成する工程と、
    前記第１,第２及び第３導体層の上部及び側壁に第１絶縁膜を形成する工程と、 前記第１,第２及び第３導体層間が埋まるように、前記第１絶縁膜上に第２絶縁膜を形成する工程と、
    前記第１及び第２導体層間の半導体基板表面が露出するように、前記第２絶縁膜及び第１絶縁膜に第１開孔を形成する工程と、
    前記第１開孔内に第４導体層を形成する工程と、
    前記第２及び第３導体層間の半導体基板表面が露出するように、前記第２絶縁膜及び第１絶縁膜に第２開孔を形成する工程と、
    前記第２開孔内に第５導体層を形成する工程と、
    前記第４および第５導体層上に第３絶縁膜を形成し、前記第３絶縁膜に、前記第５導体層の一部を露出する第３開孔を形成する工程と、
    前記第３開孔内に第６絶縁膜を形成し、前記第６絶縁膜に異方性エッチングを施し、前記第３開孔の側壁に側壁絶縁膜を残す工程と、
    前記第３開孔内を第６導体層で埋める工程とからなる半導体集積回路装置の製造方法。
17. 半導体基板上のメモリセル形成領域に第１及び第２導体層を、周辺回路形成領域に第３導体層を形成する工程と、
    前記第１、第２及び第３導体層上に、前記第１及び第２導体層間が埋まらない程度の膜厚の第１絶縁膜を形成する工程と、
    前記第１、第２及び第３導体層上に、前記第１及び第２導体層間が埋まるような膜厚の第２絶縁膜を形成する工程と、
    前記メモリセル領域を第３絶縁膜で覆った状態で、前記第３導体層上の第１、第２絶縁膜に異方性エッチングを施し、前記第３導体層の側壁に側壁絶縁膜を形成する工程と、
    前記メモリセル領域の第２絶縁膜上に、第４絶縁膜を形成する工程と、
    前記第４、第２及び第１絶縁膜エッチングを施し、前記第１、第２導体層間に開孔を形成する工程とからなり、前記第１絶縁膜は窒化珪素膜であり、前記第２及び第４絶縁膜は酸化珪素膜であることを特徴とする半導体集積回路装置の製造方法。