KR100630683B1 - 6ｆ2 레이아웃을 갖는 디램 소자 - Google Patents

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Abstract

본 발명의 6F2 레이아웃을 갖는 디램 소자는, 제1 방향으로 길게 배치되는 워드라인들과 교차되도록 제2 방향으로 길게 배치되는 비트라인들을 갖는데, 아이솔레이션영역에 의해 한정되는 액티브영역 위로 워드라인들 중 하나의 워드라인만 지나가도록 배치되어 하나의 액티브영역에 하나의 단위셀이 구성된다. 또한 액티브영역은, 제1 방향으로 위쪽의 제1 비트라인과 제1 방향으로 아래쪽의 제2 비트라인 사이에서, 제2 방향과 나란하면서 제1 비트라인과 인접하는 제1 라인상에 배치되는 제1 액티브영역들, 및 제2 방향과 나란하면서 제2 비트라인과 인접하는 제2 라인상에 배치되는 제2 액티브영역들을 구비한다.

Description

6Ｆ2 레이아웃을 갖는 디램 소자{DRAM device having 6F2 layout}
도 1은 종래의 8F2 레이아웃을 갖는 디램 소자의 일 예로서 비스듬한 액티브를 갖는 경우를 나타내 보인 레이아웃도이다.
도 2는 종래의 8F2 레이아웃을 갖는 디램 소자의 다른 예로서 분리된 액티브를 갖는 경우를 나타내 보인 레이아웃도이다.
도 3은 본 발명에 따른 6F2 레이아웃을 갖는 디램 소자의 액티브영역과 워드라인을 나타내 보인 레이아웃도이다.
도 4는 도 3의 6F2 레이아웃을 갖는 디램 소자의 비트라인을 나타내 보인 레이아웃도이다.
도 5는 본 발명에 따른 6F2 레이아웃을 갖는 디램 소자의 매몰컨택(BC) 및 직접컨택(DC)의 일 예를 나타내 보인 레이아웃도이다.
도 6은 도 5의 매몰컨택 및 직접컨택의 상호 구조를 입체적으로 나타내 보인 도면이다.
도 7은 본 발명에 따른 6F2 레이아웃을 갖는 디램 소자의 매몰컨택(BC) 및 직접컨택(DC)의 다른 예를 나타내 보인 레이아웃도이다.
도 8은 도 7의 매몰컨택 및 직접컨택의 상호 구조를 입체적으로 나타내 보인 도면이다.
본 발명은 반도체 메모리 소자에 관한 것으로서, 보다 상세하게는 6F2 레이아웃을 갖는 디램 소자에 관한 것이다.
최근 디램(DRAM; Dynamic Random Access Memory) 소자의 대용량화 요구가 점점 커짐에도 불구하고 칩의 크기의 증가 한계에 의해 디램 소자의 용량 증가 또한 한계를 보이는 실정이다. 칩의 크기가 증가하게 되면 웨이퍼당 칩의 수가 감소하여 소자의 생산성이 감소하게 된다. 따라서 최근에는 셀 레이아웃을 변화시켜 셀 면적을 감소시키고, 그에 따라 많은 메모리셀을 하나의 웨이퍼에 형성시키고자 하는 노력을 기울이고 있다. 이와 같은 노력에 의해 최근에는 기존의 8F2 레이아웃에서 6F2 레이아웃으로 변화하고 있다.
도 1은 종래의 8F2 레이아웃을 갖는 디램 소자의 일 예로서 비스듬한 액티브(diagonal active)를 갖는 경우를 나타내 보인 레이아웃도이다.
도 1을 참조하면, 아이솔레이션영역(101)에 의해 한정되는 액티브영역(102)들이 상호 일정간격 이격되면서 반복적으로 배치된다. 액티브영역(102)은 양 단부 가 구부러진 막대형상으로 형성되는데, 경우에 따라서 다른 형상을 가질 수 있다는 것은 당연하다. 상기 액티브영역(102)은 가로방향, 즉 X 방향을 기준으로 비스듬한 경사를 갖도록 배치된다. 게이트도전막을 포함하는 워드라인(103)은 수직방향, 즉 가로방향인 X 방향과는 대략 수직인 Y 방향으로 길게 배치되는 스트라이프 형태를 갖는다. 또한 비트라인도전막을 포함하는 비트라인(104)은 X 방향으로 길게 배치되는 스트라이프 형태를 갖는다. 하나의 액티브영역(102) 위로 두 개의 워드라인(103) 및 하나의 비트라인(104)이 상호 교차되도록 지나간다. 이와 같은 디램 소자에 있어서, 단위셀(UC1)은 최소선폭인 F를 기준으로 가로길이는 4F가 되고, 세로길이는 2F가 되며, 따라서 단위셀(UC1)의 면적은 8F2가 되며, 하나의 액티브영역(102)은 두 개의 단위 셀을 갖는다.
도 2는 종래의 8F2 레이아웃을 갖는 디램 소자의 다른 예로서 분리된 액티브(split active)를 갖는 경우를 나타내 보인 레이아웃도이다.
도 2를 참조하면, 액티브영역(202)들은 양 단부가 구부러진 막대형상을 갖는데, X 방향을 따라 누워있는 형태로 배치되며, 상하의 액티브영역(202)들은 엇갈리게 배치된다. 워드라인(203)은 인접하여 엇갈리게 배치되는 액티브영역(202)들 중 적어도 하나의 액티브영역(202)과 중첩되도록 Y 방향을 따라 길게 스트라이프 형태로 배치된다. 그리고 비트라인(204)은 인접하여 엇갈리게 배치되는 액티브영역(202)들 사이에서 X 방향을 따라 길게 스트라이프 형태로 배치된다. 이와 같은 디램 소자에 있어서, 단위셀(UC2)은 최소선폭인 F를 기준으로 가로길이는 4F가 되고, 세로길이는 2F가 되며, 따라서 이 경우에도 단위셀(UC2)의 면적은 8F2가 된다. 그러나 비스듬한 액티브를 갖는 디램소자와는 달리, 하나의 액티브영역(202)에는 하나의 단위 셀만이 형성된다.
이와 같은 종래의 8F2 레이아웃을 갖는 디램소자들을 대신하여 최근 제안되고 있는 6F2 레이아웃을 갖는 디램소자들은 하나의 단위 셀의 가로길이가 3F이고 세로길이가 2F이며, 따라서 단위셀의 면적은 6F2가 되어 집적도가 증가된다. 이와 같은 6F2 레이아웃을 갖는 디램소자들은 모두 비스듬한 액티브 형상을 가지며, 하나의 액티브영역 내에 두 개의 단위 셀이 형성되는 것이 일반적이다. 단지 비트라인 사이에 매몰컨택(BC)이 두 개 배치되며, 모두 액티브영역내의 직접컨택(DC)을 지나간다는 점에서 8F2 레이아웃을 갖는 디램소자에 비하여 보다 더 집적도가 높다. 그러나 이와 같은 일반적인 6F2 레아아웃을 갖는 디램소자를 제조하는데 있어서, 비스듬한 액티브영역 형상을 보다 높은 집적도로 형성하는 것이 공정적인 측면에서 용이하지 않음에 따른 한계를 나타내고 있다. 예컨대 비스듬한 형태의 액티브영역을 마스크상에서 구현하기 위해서는 작은 세그먼트 단위로 그려져야 하는데, 이는 많은 제작 시간과 많은 비용을 요한다. 이 외에도 대칭적인 레이아웃이 아닌 경우 포토리소그라피를 적용한 패터닝이 더욱 더 어렵다는 문제도 있다.
본 발명이 이루고자 하는 기술적 과제는, 액티브영역의 레이아웃을 변경함으로써 보다 높은 집적도를 가지며 용이하게 제조할 수 있는 6F2 레이아웃을 갖는 디램 소자를 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 6F2 레이아웃을 갖는 디램 소자는, 제1 방향으로 길게 배치되는 워드라인들과 교차되도록 제2 방향으로 길게 배치되는 비트라인들을 갖는 디램소자에 있어서, 아이솔레이션영역에 의해 한정되는 액티브영역 위로 상기 워드라인들 중 하나의 워드라인만 지나가도록 배치되어 상기 하나의 액티브영역에 하나의 단위셀이 구성되는 것을 특징으로 한다.
상기 단위셀은 최소선폭인 F를 기준으로 6F2의 면적을 갖는 것이 바람직하다.
상기 액티브영역은 양 단부가 구부러진 막대형상을 가질 수 있다.
상기 액티브영역은, 제1 방향으로 위쪽의 제1 비트라인과 제1 방향으로 아래쪽의 제2 비트라인 사이에서, 상기 제2 방향과 나란하면서 상기 제1 비트라인과 인접하는 제1 라인상에 배치되는 제1 액티브영역들, 및 상기 제2 방향과 나란하면서 상기 제2 비트라인과 인접하는 제2 라인상에 배치되는 제2 액티브영역들을 구비할 수 있다.
이 경우 상기 제1 액티브영역들 및 제2 액티브영역들은 상호 엇갈리게 배치 되는 것이 바람직하다. 또한 상기 액티브영역과 상기 비트라인을 전기적으로 연결시키기 위한 직접컨택 및 상기 액티브영역과 커패시터의 하부전극을 전기적으로 연결시키기 위한 매몰컨택을 구비하는 것이 바람직하다.
상기 직접컨택은 상기 제1 액티브영역의 제1 불순물영역과 상기 제2 액티브영역의 제2 불순물영역 위에서 하나로 형성되고, 상기 매몰컨택은 상기 워드라인에 의해 구별되는 상기 제1 액티브영역의 제2 불순물영역과 상기 워드라인에 의해 구별되는 상기 제2 액티브영역의 제1 불순물영역 위에 각각 별개로 형성될 수 있다.
이 경우 상기 직접컨택위에 상기 직접컨택과 상기 비트라인을 연결시키는 직접컨택플러그를 더 구비하는 것이 바람직하다.
경우에 따라서 상기 직접컨택은 상기 제1 액티브영역의 제1 불순물영역과 상기 제2 액티브영역의 제2 불순물영역 위에 각각 별개로 형성되고, 상기 매몰컨택은 상기 워드라인에 의해 구별되는 상기 제1 액티브영역의 제2 불순물영역과 상기 워드라인에 의해 구별되는 상기 제2 액티브영역의 제1 불순물영역 위에 각각 별개로 형성될 수 있다.
이 경우 상기 제1 액티브영역 위의 직접컨택 및 상기 제2 액티브영역 위의 직접 컨택 위에 상기 제1 액티브영역 위의 직접컨택 및 상기 제2 액티브영역 위의 직접 컨택과 동시에 연결되는 직접컨택플러그를 더 구비하는 것이 바람직하다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 6F2 레이아웃을 갖는 디램 소자는, 제1 방향으로 길게 배치되는 워드라인들과 교차되도록 제2 방향으로 길게 배치되는 비트라인들을 갖는 디램소자에 있어서, 아이솔레이션영역에 의해 한정되는 액티브영역 위로 상기 워드라인들 중 하나의 워드라인만 지나가도록 배치되어 상기 하나의 액티브영역에 하나의 단위셀이 구성되며, 상기 비트라인들 사이에 상호 엇갈리도록 적어도 두 개의 액티브영역들이 상기 제1 방향을 따라 배치되는 것을 특징으로 한다.
상기 단위셀은 최소선폭인 F를 기준으로 6F2의 면적을 갖는 것이 바람직하다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.
도 3은 본 발명에 따른 6F2 레이아웃을 갖는 디램 소자의 액티브영역과 워드라인을 나타내 보인 레이아웃도이다. 그리고 도 4는 도 3의 6F2 레이아웃을 갖는 디램 소자의 비트라인을 나타내 보인 레이아웃도이다.
먼저 도 3을 참조하면, 본 발명에 따른 6F2 레이아웃을 갖는 디램 소자(300)는 복수개의 액티브영역(302)들을 갖는다. 이 액티브영역(302)들은 아이솔레이션영역(301)에 의해 한정된다. 특히 액티브영역(302)들은 양 단부가 볼록하게 구부러진 막대 모양으로 형성되며, 인접한 상하의 액티브영역(302)은 상호 엇갈리게 배치된 다. 즉 어떤 액티브영역(302)의 우측영역은 상부 및 하부에 각각 배치되는 액티브영역(302)의 좌측영역과 동일한 수직라인상에 배치된다. 마찬가지로 어떤 액티브영역(302)의 좌측영역은 상부 및 하부에 각각 배치되는 액티브영역(302)의 우측영역과 동일한 수직라인상에 배치된다. 워드라인(303)은, Y 방향을 따라 길게 형성되는 스트라이프 형태로 배치되며, 특히 인접하여 엇갈리게 배치되는 두 개의 액티브영역(302)들 중 하나의 액티브영역(302)의 중심부와 중첩되도록 배치된다. 워드라인(303)에 의해 상호 구별되는 액티브영역(302)의 양쪽 영역들은 각각 소스영역 또는 드레인영역과 같은 불순물영역이다.
다음에 도 4를 참조하면, 비트라인(304)은, Y 방향과는 수직인 X 방향을 따라 길게 형성되는 스트라이프 형태로 배치된다. 즉 비트라인(304)은 워드라인(303)과 상호 교차된다. 이때 인접하는 비트라인(304)들 사이의 영역에는, X 방향을 따라 하나의 제1 라인(L1)상에 배치되는 액티브영역(302)들과, 제1 라인(L2)에 인접한 제2 라인(L2)상에서 X 방향을 따라 상기 제1 라인(L1)상의 액티브영역(302)들과 엇갈리게 배치되는 액티브영역(302)들이 배치된다. 이때 각각의 액티브영역(302)은 각각 하나의 단위 셀을 구성하며, 따라서 인접하는 비트라인(304)들 사이에는 제1 라인(L1)을 따라 배치되는 단위 셀들과 제2 라인(L2)을 따라 배치되는 단위 셀들이 포함된다.
도 5는 본 발명에 따른 6F2 레이아웃을 갖는 디램 소자의 매몰컨택(BC) 및 직접컨택(DC)의 일 예를 나타내 보인 레이아웃도이다.
도 5를 참조하면, 직접컨택(DC)(505)은 액티브영역(302)의 불순물영역과 비트라인(304)이 전기적으로 연결되도록 배치된다. 그리고 매몰컨택(BC)(506)은 액티브영역(302)의 불순물영역과 커패시터의 하부전극이 전기적으로 연결되도록 배치된다. 직접컨택(505)은 하나의 비트라인(304)을 중심으로 비트라인(304) 위쪽의 액티브영역(302)의 불순물영역과 비트라인(304) 아래쪽의 액티브영역(302)의 불순물영역에 함께 연결되도록 배치된다. 그리고 매몰컨택(506)은 비트라인(304)을 중심으로 비트라인(304) 위쪽의 액티브영역(302)의 불순물영역에 연결되도록 배치되거나, 또한 비트라인(304) 아래쪽의 액티브영역(302)의 불순물영역에 연결되도록 배치된다.
도 6은 도 5의 매몰컨택 및 직접컨택의 상호 구조를 입체적으로 나타내 보인 도면이다.
도 6을 참조하면, 상호 엇갈리게 배치되는 제1 액티브영역(302a)의 좌측영역 및 제2 액티브영역(302b)의 우측영역은 직접컨택(505a)에 의해 상호 연결된다. 그리고 제1 액티브영역(302a)의 우측영역에는 제1 매몰컨택(506a)이 배치되고, 마찬가지로 제2 액티브영역(302b)의 좌측영역에도 제2 매몰컨택(506b)이 배치된다. 앞서 언급한 바와 같이, 직접컨택(505a)은 액티브영역과 비트라인을 연결시키기 위한 것이고, 매몰컨택(506a, 506b)은 액티브영역과 커패시터의 하부전극을 연결시키기 위한 것이다. 직접컨택(505a) 위에는 직접컨택플러그(610)가 배치되며, 도면에 나타내지는 않았지만 이 직접컨택플러그(610) 위에 비트라인이 형성된다.
도 7은 본 발명에 따른 6F2 레이아웃을 갖는 디램 소자의 매몰컨택(BC) 및 직접컨택(DC)의 다른 예를 나타내 보인 레이아웃도이다.
도 7을 참조하면, 워드라인(303)에 의해 구별되는 좌우의 불순물영역 위에는 각각 직접컨택(705) 및 매몰컨택(706)이 형성된다. 직접컨택(705) 및 매몰컨택(706)은 모두 하나의 비트라인(304)을 중심으로 비트라인(304) 위쪽의 액티브영역(302)의 불순물영역 위에 배치되고, 또한 비트라인(304) 아래쪽의 액티브영역(302)의 불순물영역 위에도 배치된다.
도 8은 도 7의 매몰컨택 및 직접컨택의 상호 구조를 입체적으로 나타내 보인 도면이다.
도 8을 참조하면, 상호 엇갈리게 배치되는 제1 액티브영역(302c)의 좌측영역 및 제2 액티브영역(302d)의 우측영역위에는 각각 제1 직접컨택(705a) 및 제2 직접컨택(705b)이 배치된다. 그리고 제1 액티브영역(302c)의 우측영역에는 제1 매몰컨택(706a)이 배치되고, 마찬가지로 제2 액티브영역(302d)의 좌측영역에도 제2 매몰컨택(706b)이 배치된다. 제1 직접컨택(705a) 및 제2 직접컨택(705b) 위에는 제1 직접컨택(705a) 및 제2 직접컨택(705b)을 상호 연결시키는 직접컨택플러그(810)가 배치되며, 도면에 나타내지는 않았지만 이 직접컨택플러그(810) 위에 비트라인이 형성된다.
한편 상기 직접컨택 및 매몰컨택은 다른 유사한 방법을 사용하여 형성할 수도 있다. 예컨대 도 5 및 도 7의 컨택 형태의 마스크막패턴 대신에 바 형태 또는 라인 형태의 마스크막패턴을 이용하여 형성할 수도 있다는 것은 당연하다. 이 경우에도 직접컨택의 위치가 대칭적으로 배치되므로 종래의 경우에 비하여 더 유리하다는 것을 쉽게 알 수 있다.
이상의 설명에서와 같이, 본 발명에 따른 6F2 레이아웃을 갖는 디램 소자 및 그 제조방법에 의하면, 비트라인 사이에 비트라인과 나란한 두 개의 라인상에서 상호 엇갈리도록 액티브영역들을 배치시키고, 각각의 액티브영역에는 하나의 단위셀을 형성함으로써, 집적효율이 증대된 6F2 레이아웃을 갖는 디램 소자를 제공할 수 있으며, 이 외에도 자기정렬컨택 공정에 의한 직접컨택 및 매몰컨택의 대칭성이 향상되어 그 제조가 보다 더 용이해진다는 이점도 제공한다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.

Claims (12)

  1. 삭제
  2. 제1 방향으로 길게 배치되는 워드라인들과 교차되도록 제2 방향으로 길게 배치되는 비트라인들을 갖는 디램소자에 있어서,
    아이솔레이션영역에 의해 한정되는 액티브영역 위로 상기 워드라인들 중 하나의 워드라인만 지나가도록 배치되어 상기 하나의 액티브영역에 하나의 단위셀이 구성되며,
    상기 액티브영역은, 제1 방향으로 위쪽의 제1 비트라인과 제1 방향으로 아래쪽의 제2 비트라인 사이에서, 상기 제2 방향과 나란하면서 상기 제1 비트라인과 인접하는 제1 라인상에 배치되는 제1 액티브영역들, 및 상기 제2 방향과 나란하면서 상기 제2 비트라인과 인접하는 제2 라인상에 배치되는 제2 액티브영역들을 구비하되, 상기 제1 액티브영역들 및 상기 제2 액티브영역들은 상호 엇갈리게 배치되며,
    상기 액티브영역과 상기 비트라인을 전기적으로 연결시키기 위한 직접컨택 및 상기 액티브영역과 커패시터의 하부전극을 전기적으로 연결시키기 위한 매몰컨택을 구비하는 것을 특징으로 하는 디램소자.
  3. 제2항에 있어서,
    상기 단위셀은 최소선폭인 F를 기준으로 6F2의 면적을 갖는 것을 특징으로 하는 디램소자.
  4. 제2항에 있어서,
    상기 액티브영역은 양 단부가 구부러진 막대형상을 갖는 것을 특징으로 하는 디램소자.
  5. 삭제
  6. 삭제
  7. 제2항에 있어서,
    상기 직접컨택은 상기 제1 액티브영역의 제1 불순물영역과 상기 제2 액티브영역의 제2 불순물영역 위에서 하나로 형성되고, 상기 매몰컨택은 상기 워드라인에 의해 구별되는 상기 제1 액티브영역의 제2 불순물영역과 상기 워드라인에 의해 구별되는 상기 제2 액티브영역의 제1 불순물영역 위에 각각 별개로 형성되는 것을 특징으로 하는 디램소자.
  8. 제7항에 있어서,
    상기 직접컨택위에 상기 직접컨택과 상기 비트라인을 연결시키는 직접컨택플러그를 더 구비하는 것을 특징으로 하는 디램소자.
  9. 제2항에 있어서,
    상기 직접컨택은 상기 제1 액티브영역의 제1 불순물영역과 상기 제2 액티브영역의 제2 불순물영역 위에 각각 별개로 형성되고, 상기 매몰컨택은 상기 워드라인에 의해 구별되는 상기 제1 액티브영역의 제2 불순물영역과 상기 워드라인에 의해 구별되는 상기 제2 액티브영역의 제1 불순물영역 위에 각각 별개로 형성되는 것을 특징으로 하는 디램소자.
  10. 제9항에 있어서,
    상기 제1 액티브영역 위의 직접컨택 및 상기 제2 액티브영역 위의 직접 컨택 위에 상기 제1 액티브영역 위의 직접컨택 및 상기 제2 액티브영역 위의 직접 컨택과 동시에 연결되는 직접컨택플러그를 더 구비하는 것을 특징으로 하는 디램소자.
  11. 제1 방향으로 길게 배치되는 워드라인들과 교차되도록 제2 방향으로 길게 배치되는 비트라인들을 갖는 디램소자에 있어서,
    아이솔레이션영역에 의해 한정되는 액티브영역 위로 상기 워드라인들 중 하나의 워드라인만 지나가도록 배치되어 상기 하나의 액티브영역에 하나의 단위셀이 구성되며, 상기 비트라인들 사이에 상호 엇갈리도록 적어도 두 개의 액티브영역들이 상기 제1 방향을 따라 배치되는 것을 특징으로 하는 디램소자.
  12. 제11항에 있어서,
    상기 단위셀은 최소선폭인 F를 기준으로 6F2의 면적을 갖는 것을 특징으로 하는 디램소자.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070085152A1 (en) * 2005-10-14 2007-04-19 Promos Technologies Pte.Ltd. Singapore Reduced area dynamic random access memory (DRAM) cell and method for fabricating the same
JP4945619B2 (ja) * 2009-09-24 2012-06-06 株式会社東芝 半導体記憶装置
EP2498291B1 (en) 2011-03-09 2014-12-24 Imec Resistive memory element and related control method
KR20170109874A (ko) * 2016-03-22 2017-10-10 삼성전자주식회사 반도체 장치 및 그의 제조 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003273245A (ja) 2002-03-15 2003-09-26 Hitachi Ltd 半導体記憶装置
KR100532458B1 (ko) 2003-08-16 2005-12-01 삼성전자주식회사 마스크 및 포토리소그래피 친화성을 가지며 전기적 특성이향상된 반도체 메모리 소자

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2950265B2 (ja) 1996-07-30 1999-09-20 日本電気株式会社 半導体記憶装置
US6297129B2 (en) 1997-04-22 2001-10-02 Micron Technology, Inc. Methods of forming integrated circuitry, and methods of forming dynamic random access memory circuitry
US6097621A (en) * 1998-05-04 2000-08-01 Texas Instruments Incorporated Memory cell array architecture for random access memory device
JP4063450B2 (ja) * 1999-06-14 2008-03-19 エルピーダメモリ株式会社 半導体集積回路装置
KR100891249B1 (ko) 2002-05-31 2009-04-01 주식회사 하이닉스반도체 6ｆ2 ｄｒａｍ 셀을 구비한 반도체 메모리 소자
DE10234945B3 (de) 2002-07-31 2004-01-29 Infineon Technologies Ag Halbleiterspeicher mit einer Anordnung von Speicherzellen

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003273245A (ja) 2002-03-15 2003-09-26 Hitachi Ltd 半導体記憶装置
KR100532458B1 (ko) 2003-08-16 2005-12-01 삼성전자주식회사 마스크 및 포토리소그래피 친화성을 가지며 전기적 특성이향상된 반도체 메모리 소자

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