CN101414599A - 反熔丝结构和反熔丝阵列结构 - Google Patents

反熔丝结构和反熔丝阵列结构 Download PDF

Info

Publication number
CN101414599A
CN101414599A CNA2008101449455A CN200810144945A CN101414599A CN 101414599 A CN101414599 A CN 101414599A CN A2008101449455 A CNA2008101449455 A CN A2008101449455A CN 200810144945 A CN200810144945 A CN 200810144945A CN 101414599 A CN101414599 A CN 101414599A
Authority
CN
China
Prior art keywords
fuse
bit line
structures
dopant
doped
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2008101449455A
Other languages
English (en)
Inventor
金德起
朴允童
李承勋
宋利宪
金元主
陈暎究
崔赫洵
金锡必
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN101414599A publication Critical patent/CN101414599A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5252—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising anti-fuses, i.e. connections having their state changed from non-conductive to conductive
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/20—Programmable ROM [PROM] devices comprising field-effect components
    • H10B20/25—One-time programmable ROM [OTPROM] devices, e.g. using electrically-fusible links
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Non-Volatile Memory (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

提供一种反熔丝结构和反熔丝阵列结构。反熔丝结构包括：位线，在半导体基底内被形成为第一扩散区；绝缘层，形成在位线上；字线，形成在绝缘层上。反熔丝阵列结构包括以阵列形式布置的多个反熔丝结构。

Description

反熔丝结构和反熔丝阵列结构
技术领域
本发明涉及一种反熔丝结构和反熔丝阵列结构。
背景技术
传统的半导体装置(例如，传统的半导体存储装置)可包括相当大数量的单元。即使一个单元有缺陷，半导体存储装置也可能不正常工作。如果半导体存储装置不正常工作，则需要将其废弃。这样会降低(例如，严重降低)产品良率。
为了有助于提高产品良率，传统的半导体存储装置可包括用于替换有缺陷的单元的多个多余单元(例如，预先形成的多余单元)。所述多个多余单元可包括多个备用行和多个备用列，其每个可形成在相隔几个(例如，1，2，3，...)单元阵列的间隔中。可通过使用多余存储单元的备用行和/或列来替换有缺陷的行和/或列，来执行使用多余单元的修复操作。
图1是传统的反熔丝的示图。参照图1，传统的反熔丝可包括n型阱区110，其形成在p型半导体基底112之上或之内。n型源极扩散区114和n型漏极扩散区116可形成在n型阱区110之内。n型源极扩散区114和n型漏极扩散区116可与n型阱区110形成欧姆接触。
栅极介电层122和栅电极120可顺序地形成在n型阱区110上。隔离件123可形成在栅极介电层122和栅电极120的每一端。栅电极120可连接到反熔丝100的第一端124。源极扩散区114和漏极扩散区116可连接到反熔丝100的第二端126。p型扩散区130也可形成在半导体基底112之内。P型扩散区130可提供结合在半导体基底112和电压Vbb之间的欧姆接触。
在图1中，传统的反熔丝100可具有普通的晶体管结构，其中，可使用n型阱结构使源极和漏极彼此连接。然而，如果图1示出的结构以阵列的形式布置，则阵列结构可需要相当大的区域或面积，和/或需要相当高的驱动电压。因此，提高半导体装置的集成度会相当困难。
发明内容
示例实施例涉及反熔丝结构和反熔丝阵列结构，例如，其中通过单个触点连接到位线的所有或基本所有的熔丝单元可彼此连接，以便可通过垂直于位线的字线来选择连接到位线的所有或基本所有的反熔丝单元。示例实施例涉及制造及操作反熔丝和反熔丝阵列的方法。
至少一个示例实施例提供较简单的熔丝结构，其中，可通过位线和字线连接所有或基本所有的反熔丝单元，以便可同时地选择所有或基本所有的反熔丝单元，以写入/读取数据。
根据至少一个示例实施例，反熔丝结构可包括：位线，在半导体基底内被形成为第一扩散区；绝缘层，形成在位线上；字线，形成在绝缘层上。
根据至少一些示例实施例，反熔丝结构还可包括：第二扩散区，围绕位线形成在半导体基底的区域中。位线可以是掺杂有第一掺杂剂的区域，第二扩散区可以是掺杂有第二掺杂剂的区域。反熔丝结构还可包括：浅槽隔离，形成在位线的两端。位线可以是掺杂有第一掺杂剂的区域，第二扩散区可以是掺杂有第二掺杂剂的区域。
至少一个另外的示例实施例提供反熔丝阵列结构。至少根据这个示例实施例，所述反熔丝阵列结构包括：多个位线，在半导体基底内沿第一方向被形成为第一扩散区；绝缘层，形成在位线上；字线，沿与位线交叉的方向形成在绝缘层上。
附图说明
通过详细描述附图，示例实施例将会变得更加清楚，其中：
图1是传统的反熔丝的示图；
图2A是根据示例实施例的反熔丝结构的示图；
图2B是根据示例性实施例的反熔丝阵列结构的透视图；
图3A是根据另一示例实施例的反熔丝结构的示图；
图3B是根据另一示例实施例的反熔丝阵列结构的透视图；
图4A至图4C是示出根据示例实施例的制造反熔丝结构的方法的示图；
图5A至图5F是示出根据另一示例实施例的制造反熔丝结构的方法的示图；
图6A和图6B是示出根据示例实施例的操作反熔丝结构的方法的示图；
图7A和图7B是示出根据另一示例实施例的操作反熔丝结构的方法的示图。
具体实施方式
现在，将参照附图更充分地描述不同的示例实施例，其中，一些示例实施例在附图中示出。在附图中，为了清楚起见，夸大了层和区的厚度。
这里公开详细示出的示例实施例。然而，这里公开的特定结构和功能细节仅是有代表性的，目的是描述示例实施例。然而，可以以多种变形实施本发明，并且本发明不能被解释为仅限于在此阐述的示例实施例。
因此，当示例实施例能够进行各种修改和变形时，其实施例以附图中的示例的形式被示出，并且将在这里进行详细描述。然而，应该理解，不是为了将示例实施例限于公开的特定形式，相反，示例实施例意在覆盖落入本发明的范围内的所有修改、等同物和替换。贯穿对附图的描述，相同的标号表示相同的元件。
应该理解，尽管在这里可使用术语第一、第二等来描述不同的元件，但是这些元件不应被这些术语所限制。这些术语仅用于区分一个元件与另一元件。例如，在不脱离示例实施例的范围的情况下，第一元件可被称为第二元件，类似地，第二元件可被称为第一元件。在这里使用的术语“和/或”包括一个或多个相关列出的项的任意和全部组合。
应该理解，当元件或层被称作“形成在”另一元件或层“之上”时，该元件或层可能直接或间接地形成在所述另一元件或层之上。即，例如，可能存在中间元件或层。相反，当元件或层被称作“直接形成在”另一元件或层“之上”时，不存在中间元件或层。应该以类似的方式解释用于描述元件或层之间的关系的其他词语(例如，“在...之间”与“直接在...之间”、“相邻”与“直接相邻”等)。
在这里使用的术语仅用于描述特定实施例，而不是为了限制示例实施例。这里使用的单数形式也意图包括复数形式，除非上下文另有清楚的指示。还应该理解，当在这里使用术语“包括”和/或“包含”时，其表示存在叙述的特征、整体、步骤、操作、元件和/或组件，但不排除存在或添加一个或多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。
图2A是根据示例实施例的反熔丝结构的示图。参照图2A，反熔丝结构20可包括半导体基底21，半导体基底21具有至少部分地形成在基底21之内的位线23。位线23可形成为第一扩散区。位线23可形成在基底21之内(例如，整个地形成在基底21之内)，从而位线23的上表面与基底21的上表面共面或基本共面。反熔丝结构20还可包括形成(例如，顺序形成)在半导体基底21上的绝缘层24和字线25。如果位线23是由第一类型的掺杂剂形成的区域，则字线25可以是由第二类型的掺杂剂形成的区域。第一类型的掺杂剂和第二类型的掺杂剂可以不同。
例如，如果位线23由n型掺杂剂形成，则字线25可由掺杂有p型掺杂剂的多晶硅形成。在该示例中，半导体基底21可以是p型半导体基底。反熔丝结构20还可包括形成在位线23的每一端的浅槽隔离区22。在基底21中，浅槽隔离区22形成至的位置可比位线23形成至的位置深。如图2A所示，位线23可被形成为半圆形或基本半圆形。然而，位线23可具有任意合适的形状。
仍然参照图2A，位线23可形成在半导体基底21的第一部分中，浅槽隔离区22可形成在基底21的第二部分和第三部分中。每个浅槽隔离区22可比位线23宽。位线23和浅槽隔离区22的上表面可包括基底21的上表面(例如，整个上表面)。
图2B是根据示例性实施例的反熔丝阵列结构的透视图。图2B的反熔丝阵列结构可包括根据图1示出的示例实施例的多个反熔丝结构。
如图2B所示，反熔丝阵列结构可包括多个位线23以及垂直于或基本垂直于多个位线23形成的多个字线25。例如，多个位线23和多个字线25可互相交叉地形成。绝缘层24可形成在每个字线25和多个位线23之间。根据至少一个示例实施例，每个绝缘层24可形成为具有与相应的字线25的形状相同或基本相同的形状。
仍然参照图2B，每个位线23可具有第一长度和第一宽度，其中，第一长度可大于第一宽度。第一宽度可沿第一方向D1延伸，第一长度可沿第二方向D2延伸。多个位线23可沿第一方向D1彼此隔开。位线23可彼此相隔第一距离。第一距离可大于位线23的宽度。
每个字线25可具有第一长度和第一宽度，其中，第一长度可大于第一宽度。第一长度可沿第一方向D1延伸，第一宽度可沿第二方向D2延伸。多个字线25可沿第二方向彼此隔开。
图3A是根据另一示例实施例的反熔丝结构的示图。参照图3A，反熔丝结构30可包括形成在半导体基底31内作为第一扩散区的位线34和同样形成在半导体基底31内的第二扩散区33。第二扩散区33可在半导体基底31内围绕位线34。位线34和第二扩散区33可形成在基底31内(例如，整个地形成在基底31内)，以便位线34的上表面与基底31的上表面共面或基本共面。第二扩散区33的上表面也与基底31的上表面共面或基本共面。
位线34可掺杂有第一类型的掺杂剂，第二扩散区33可掺杂有第二类型的掺杂剂。第一类型的掺杂剂可不同于第二类型的掺杂剂。例如，如果位线34是掺杂有p型掺杂剂的区域，则第二扩散区33可以掺杂有n型掺杂剂。在该示例中，第二掺杂区33和位线34可形成p型二极管结构。反熔丝结构30还可包括形成(例如，顺序地形成)在半导体基底31上的绝缘层35和字线36。浅槽隔离区32可形成在第二扩散区33的每一端。
仍然参照图3A，位线34可形成在半导体基底31的第一部分中，第二扩散区33可形成在基底31的第二部分中，浅槽隔离区32可形成在基底31的第三部分和第四部分中。每个浅槽隔离区32可比第二扩散区33宽，其中，第二扩散区33可在半导体基底31内围绕位线34。位线34、第二扩散区33和浅槽隔离区22的上表面可包括基底31的上表面(例如，整个上表面)。
图3B是根据另一示例实施例的反熔丝阵列结构的透视图。图3B的反熔丝阵列结构可包括多个图3A的反熔丝结构30。如图3B所示，位线34和字线36可彼此垂直或基本垂直地形成。例如，位线34和字线36可形成为彼此垂直或基本垂直地交叉。
除了图3B所示的反熔丝阵列结构可包括诸如图3A所示的反熔丝结构的反熔丝结构外，图3B所示的反熔丝结构可类似于或基本类似于图2B所示的反熔丝阵列结构。
参照图2A和图3A，反熔丝结构的不同之处可在于：图3A的反熔丝结构30可包括在半导体基底31内围绕位线34的第二扩散区33，图3A中的反熔丝结构30中的位线34可小于图2A中的反熔丝结构20的位线23。位线34和第二扩散区33的大小和/或形状可以与图2A中的位线23的大小和/或形成相似或基本相似。
图4A至图4C是示出根据示例实施例的制造反熔丝结构的方法的示图。图4A至图4C示出的示例方法可用于制造或加工图2A所示的反熔丝结构20。
参照图4A和图4B，在半导体基底21中，多个(例如，两个或更多个)浅槽隔离或浅槽隔离区22可被形成至第一深度。掩膜26可形成在浅槽隔离区22上，可通过使用第一类型的掺杂剂将半导体基底21的在浅槽隔离区22之间的区域(以下，第一扩散区)掺杂至第二深度来形成位线23。第二深度可小于第一深度。在形成位线23时，半导体基底21可被掺杂，以使得第一扩散区或位线23为半圆形、基本半圆形或类似的形状。然而，位线23可具有任意合适的形状。第一类型的掺杂剂可以是n型掺杂剂或p型掺杂剂。
参照图4C，掩膜26可被去除，绝缘层24和字线25可形成(例如，顺序地形成)在半导体基底21上。绝缘层24可由半导体绝缘材料(例如，SiO2、Si3N4等)形成。可使用掺杂有第二类型的掺杂剂的材料形成字线25。第二类型的掺杂剂可以不同于第一类型的掺杂剂。例如，如果通过使用n型掺杂剂对第一扩散区掺杂来形成位线23，则字线25可由例如掺杂有p型掺杂剂的多晶硅形成。
图5A至图5F是示出根据另一示例实施例的制造反熔丝的方法的示图。
参照图5A，在半导体基底531中，多个(例如，两个或更多个)浅槽隔离或浅槽隔离区532可被形成至第一深度。在图5B中，掩膜538可形成在每个浅槽隔离区532上，可通过使用第一类型的掺杂剂将的半导体基底531的在浅槽隔离532之间的区域掺杂至第二深度来形成第二扩散区533。第二深度可小于第一深度。在形成第二扩散区533时，半导体基底531可被掺杂，以使得第二掺杂区533为半圆形或类似的形状。然而，第二掺杂区533可具有任意合适的形状。在一个示例中，第一类型的掺杂剂可以是n型掺杂剂。
掩膜536可形成在第二扩散区533的表面上，以使得第二扩散区533的一部分保持暴露。例如，掩膜536可形成在第二扩散区533的外部(例如，每一端)，以使得第二扩散区533的中心部分保持暴露。可使用第二类型的掺杂剂将半导体基底531的暴露部分掺杂至第三深度，以形成位线534。第三深度可小于第一深度和第二深度。位线534可被掺杂，以使得位线534为半圆形或类似的形状。然而，位线534可具有任意合适的形状。
掺杂有第二类型的掺杂剂的第二扩散区533的部分被称为第一扩散区。第二类型的掺杂剂可不同于第一类型的掺杂剂。在一个示例中，第二类型的掺杂剂可以是p型掺杂剂。然而，如果第一类型的掺杂剂是p型掺杂剂，则第二类型的掺杂剂可以是n型掺杂剂。
参照图5C至图5E，通过使用热氧化工艺等将氧化物材料涂覆到半导体基底531的顶表面，可在半导体基底531上形成第一绝缘层541。第一绝缘层541可包含例如半导体绝缘材料(例如，SiO2、Si3N4等)。
如图5D所示，可去除位线534的顶表面上的第一绝缘层541的至少一部分，以暴露位线534的顶表面。至少根据这个示例实施例，第一绝缘层541的第一部分541a和第二部分541b可保留。第二绝缘层542可形成在位线534的暴露的顶表面上。第二绝缘层542可比第一绝缘层541薄。或者，可仅部分地去除位线534的顶表面上的第一绝缘层541的部分，以便位线534的顶表面上的第一绝缘层541的所述部分的厚度小于第一绝缘层541的保留部分541a和541b的厚度。结果，绝缘层535可形成在半导体基底531上。
如图5E所示，所得绝缘层535可包括第一部分541a、第二部分541b以及第三部分542。第一部分541a和第二部分541b可覆盖第二扩散区533的上表面。第三部分542可覆盖位线534的上表面。第三部分542的高度或厚度可小于部分541a和541b的高度或厚度。
如图5F所示，可通过将导电材料涂覆到绝缘层535上来形成字线536。绝缘层541a、541b和542可以是通过使用热氧化(或类似的)工艺形成在半导体基底531的顶表面上的氧化物层。或者，可通过将SiO2、Si3N4等涂覆到半导体基底531的顶表面上来形成绝缘层部分541a、541b和542。
在一个示例中，字线536可由掺杂有第一类型的掺杂剂的材料形成。例如，如果位线534掺杂有p型掺杂剂，则字线536可使用掺杂有n型掺杂剂的材料形成。因为位线534的顶表面上的第二绝缘层542比第一绝缘层的部分541a、541b薄，所以通过字线536和位线534施加的电压可更集中到第二绝缘层542中。
现在将更详细地描述根据示例实施例的驱动或操作反熔丝单元的方法。
图6A和图6B是示出根据示例实施例的操作反熔丝结构的方法的示图。图6A和图6B示出的方法可结合图2A、图2B、图3A和/或图3B所示的反熔丝结构和/或反熔丝阵列结构来实现。
如图6A和图6B所示，多个位线b1至b6与多个字线w1至w6可形成为彼此交叉。反熔丝单元可形成在位线b1至b6与字线w1至w6的交叉区域(交叉点)。
参照图2A和图6A，例如，位线23、绝缘层24和字线25可顺序地形成在单元区A中。下面将参照图6A更详细地描述根据示例实施例的在单元区A将数据写到反熔丝的方法。至少在这个示例实施例中，位线b2至b6可处于浮置状态，而位线b1可接地。
字线w2至w6可处于浮置状态，写入(或编程)电压Vp可被施加到字线w1，以在单元区A将数据写入反熔丝单元。在数据写入操作之后，每个单元可用作二极管。
至少根据这个示例实施例，可同时地选择并编程位线b1上的每个单元。
以下，将参照图6B更详细地描述根据示例实施例的在单元区A读取写入反熔丝单元的数据的方法。
参照图6B，在该示例中，位线b2至b6可处于浮置状态，而位线b1可接地。字线w2至w6可处于浮置状态，读取电压Vs可被施加到字线w1，以在单元区A中读取写入反熔丝单元的数据。
至少根据这个示例实施例，可同时地选择并读取位线b1上的每个单元。
根据至少这个示例实施例，可使用连接到位线b2至b6或字线w2至w6的单个触点，使所有或基本所有的反熔丝单元彼此连接，因此可同时地将数据写入所有或基本所有的反熔丝单元，并可同时地从所有或基本所有的反熔丝单元读取数据。
图7A和图7B是用于说明根据另一示例实施例的驱动或操作反熔丝结构的方法的示图。图7A和图7B示出的方法可结合图2A、图2B、图3A和/或图3B所示的反熔丝结构和/或反熔丝阵列结构来实现。
参照图7A和图7B，多个位线b1至b6与多个字线w1至w6可形成为彼此交叉。反熔丝单元可形成在位线b1至b6与字线w1至w6的交叉区域(交叉点)。例如，图3A所示的反熔丝单元30可形成在单元区B，因此，可以以串联的形式形成二极管和电容器。
以下，参照图7A描述在单元区B将数据写入(编程)反熔丝单元的方法的示例实施例。
参照图7A，位线b2至b6可处于浮置状态，而位线b1可接地。字线w2至w6可处于浮置状态，写入电压Vp可被施加到字线w1，以将数据写入反熔丝单元。
至少根据这个示例实施例，可同时地选择并编程位线b1上的每个单元。
以下，参照图7B描述在单元区B读取写入反熔丝单元的数据的方法的示例实施例。
参照图7B，位线b2至b6可处于浮置状态，而位线b1可接地。字线w2至w6可处于浮置状态，读取电压Vs可被施加到字线w1，以在单元区B读取写入反熔丝单元的数据。
至少根据这个示例实施例，可同时地选择并读取位线b1上的每个单元。
根据示例实施例，可通过位线和字线使所有或基本所有的反熔丝单元彼此连接，因为可同时地选择所有或基本所有的反熔丝单元，所以可同时地将数据写入所有或基本所有的反熔丝单元，并可同时地从所有或基本所有的反熔丝单元读取数据。示例实施例也可提供较简单的反熔丝结构。
尽管已经参照示出的示例实施例具体显示和描述了示例实施例，但是本领域的普通技术人员应该理解，在不脱离权利要求所限定的本发明的精神和范围的情况下，可以对其进行形式和细节上的各种改变。

Claims (20)

1、一种反熔丝结构，包括：
位线，在半导体基底内被形成为第一扩散区；
绝缘层，布置在位线上；
字线，布置在绝缘层上。
2、如权利要求1所述的反熔丝结构，还包括：
第二扩散区，围绕位线形成在半导体基底的区域中。
3、如权利要求2所述的反熔丝结构，其中，位线是掺杂有第一掺杂剂的区域，第二扩散区是掺杂有第二掺杂剂的区域。
4、如权利要求3所述的反熔丝结构，其中，字线掺杂有第二掺杂剂。
5、如权利要求2所述的反熔丝结构，其中，第二扩散区和位线中的至少一个为半圆形。
6、如权利要求1所述的反熔丝结构，还包括：
浅槽隔离，形成在位线的每一端。
7、如权利要求1所述的反熔丝结构，其中，位线是掺杂有第一掺杂剂的区域，字线是掺杂有第二掺杂剂的区域。
8、如权利要求1所述的反熔丝结构，其中，位线的顶表面与半导体基底的上表面共面。
9、如权利要求1所述的反熔丝结构，其中，位线具有第一长度和第一宽度，第一长度大于第一宽度。
10、如权利要求1所述的反熔丝结构，其中，位线为半圆形。
11、一种反熔丝阵列结构，包括：
多个位线，在半导体基底内沿第一方向被形成为第一扩散区；
绝缘层，形成在所述多个位线上；
多个字线，沿与所述多个位线交叉的方向形成在绝缘层上。
12、如权利要求11所述的反熔丝阵列结构，还包括：
第二扩散区，围绕所述多个位线的每个形成的基底的区域中。
13、如权利要求12所述的反熔丝阵列结构，其中，所述多个位线是掺杂有第一掺杂剂的区域，所述第二扩散区掺杂有第二掺杂剂。
14、如权利要求12所述的反熔丝阵列结构，其中，所述多个第二扩散区和所述多个位线中的至少一个为半圆形。
15、如权利要求11所述的反熔丝阵列结构，还包括：
浅槽隔离，形成在所述多个位线的每个的每一端。
16、如权利要求11所述的反熔丝阵列结构，其中，所述多个位线是掺杂有第一掺杂剂的区域，所述多个字线掺杂有第二掺杂剂。
17、如权利要求11所述的反熔丝阵列结构，其中，所述多个位线的每个的顶表面与半导体基底的上表面共面。
18、如权利要求11所述的反熔丝阵列结构，其中，所述多个位线的每个具有第一长度和第一宽度，第一长度大于第一宽度。
19、如权利要求11所述的反熔丝阵列结构，其中，所述多个位线的每个沿第一方向彼此隔开第一距离，第一距离大于所述多个位线的每个的宽度。
20、如权利要求11所述的反熔丝阵列结构，其中，所述多个位线的每个为半圆形。
CNA2008101449455A 2007-10-16 2008-08-13 反熔丝结构和反熔丝阵列结构 Pending CN101414599A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR20070104060 2007-10-16
KR1020070104060 2007-10-16

Publications (1)

Publication Number Publication Date
CN101414599A true CN101414599A (zh) 2009-04-22

Family

ID=40533368

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2008101449455A Pending CN101414599A (zh) 2007-10-16 2008-08-13 反熔丝结构和反熔丝阵列结构

Country Status (3)

Country Link
US (1) US8058701B2 (zh)
JP (1) JP2009099961A (zh)
CN (1) CN101414599A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102467971A (zh) * 2010-11-15 2012-05-23 三星电子株式会社 包括熔丝阵列的半导体器件和操作其的方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010079984A (ja) * 2008-09-25 2010-04-08 Semiconductor Energy Lab Co Ltd 半導体記憶装置の駆動方法
KR101140106B1 (ko) * 2010-10-14 2012-04-30 에스케이하이닉스 주식회사 반도체 소자의 안티퓨즈 및 그 제조 방법
CN108470676A (zh) * 2018-04-04 2018-08-31 睿力集成电路有限公司 击穿式电熔丝结构及其形成方法、半导体器件
CN113540045A (zh) * 2020-04-15 2021-10-22 合肥晶合集成电路股份有限公司 一种反熔丝电路

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0509631A1 (en) * 1991-04-18 1992-10-21 Actel Corporation Antifuses having minimum areas
JP2003086768A (ja) * 2001-09-14 2003-03-20 Sharp Corp 不揮発性半導体記憶装置
KR101144218B1 (ko) * 2004-05-06 2012-05-10 싸이던스 코포레이션 분리 채널 안티퓨즈 어레이 구조
US7638855B2 (en) * 2005-05-06 2009-12-29 Macronix International Co., Ltd. Anti-fuse one-time-programmable nonvolatile memory
DE102005038939B4 (de) * 2005-08-17 2015-01-08 Qimonda Ag Halbleiterspeicherbauelement mit oberseitig selbstjustiert angeordneten Wortleitungen und Verfahren zur Herstellung von Halbleiterspeicherbauelementen
US7564707B2 (en) * 2007-08-22 2009-07-21 Zerog Wireless, Inc. One-time programmable non-volatile memory

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102467971A (zh) * 2010-11-15 2012-05-23 三星电子株式会社 包括熔丝阵列的半导体器件和操作其的方法
CN102467971B (zh) * 2010-11-15 2016-08-03 三星电子株式会社 包括熔丝阵列的半导体器件和操作其的方法

Also Published As

Publication number Publication date
US8058701B2 (en) 2011-11-15
JP2009099961A (ja) 2009-05-07
US20090096060A1 (en) 2009-04-16

Similar Documents

Publication Publication Date Title
KR100423896B1 (ko) 축소가능한 2개의 트랜지스터 기억 소자
US10770159B2 (en) Antifuse device and method of operating the same
CN111710678B (zh) 半导体存储器件
US7566615B2 (en) Methods of fabricating scalable two transistor memory devices
CN106057780A (zh) 反熔丝、反熔丝阵列及其操作方法
CN101414599A (zh) 反熔丝结构和反熔丝阵列结构
CN111261612B (zh) 半导体结构
KR101073640B1 (ko) 고집적 수직형 반도체 메모리 셀 스트링, 셀 스트링 어레이, 및 그 제조 방법
CN1828900B (zh) 含具有垂直栅电极的晶体管的半导体器件及其制造方法
US20040150022A1 (en) Semiconductor memory device having a multiple tunnel junction pattern and method of fabricating the same
CN100589248C (zh) 一种可编程非易失性存储器单元、阵列及其制造方法
US8084801B2 (en) Cell structure for a semiconductor memory device and method of fabricating the same
CN212182325U (zh) 半导体存储器件
CN111627919B (zh) 半导体存储装置
TWI786947B (zh) 一次性可程式化記憶體陣列及其製備方法
KR101037501B1 (ko) 고집적 반도체 기억 장치
US7157333B1 (en) Non-volatile memory and fabricating method thereof
US6891751B2 (en) Charge trapping memory cell, method for fabricating it, and semiconductor memory device
KR20110115969A (ko) 감소된 단위 셀 면적을 갖는 반도체 집적 회로 장치 및 그 제조방법
KR20090001193A (ko) 상 변화 기억 소자 및 그의 제조방법
KR100945509B1 (ko) 상변화 기억 소자
US20050281117A1 (en) Nonvolatile semiconductor memory device
JP2024037619A (ja) 半導体記憶装置
CN118588683A (zh) 反熔丝单元及制作方法、反熔丝阵列及操作方法
CN100378959C (zh) 非易失性存储器及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Open date: 20090422