JP4063450B2 - 半導体集積回路装置 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、微細であってかつ蓄積容量が大きな半導体記憶装置に関する。特に、高集積化に好適なダイナミックランダムアクセスメモリ（ＤＲＡＭ）に関する。
【０００２】
【従来の技術】
これまで、３年に４倍のペースで集積化の向上を実現してきたダイナミックランダムアクセスメモリ（ＤＲＡＭ：Dynamic Random Access Memory）は、近年のパーソナルコンピュータの爆発的な売上に牽引されて、その需要はますます高まりつつある。
【０００３】
ＤＲＡＭのメモリセルの配列には、折り返しビット線配置と開放型ビット線配置、の２つがある。図１には代表的な折り返しビット線配置構造を有するＤＲＡＭのメモリセルレイアウトを示している。メモリセル面積を最小にする為に、ワード線及びビット線は最小寸法をＦとして、線幅＝Ｆ、ピッチ＝２Ｆでレイアウトされている。横長のアクティブ領域に２つのメモリセルが形成され、縦長のビット線コンタクトがそれら２つのセルに共用されている。一方、図２には'１９９３ Symposium on VLSI circuits P.９１'に記された、代表的な開放型ビット線配置の場合のメモリセルレイアウトを示す。この場合、ワード線は線幅＝Ｆ、ピッチ＝２Ｆとなるが、ビット線は線幅＝Ｆ、ピッチ＝３Ｆとなる。さて、これら２つのビット線配置構造に対して、データ読出し工程を考える。１本のワード線がオンした場合を考えると、折り返しビット線構造の場合、ビット線からは一本おきにデータが出てくる。即ち、図３(ａ)に示したように、１つのセンスアンプに繋がるペアのビット線が、同一マットの中の隣り合う２つのビット線となる。こうしたことから、折り返しビット線構造と呼ばれる。一方、開放型ビット線配置の場合は、全てのビット線からデータが出てくるので、ペアとなるビット線は図３(ｂ)に示したように、別マットに開放的に存在することになる。即ち、ペアビット線とカップルする駆動ワードが、折り返しビット線配置では共通であるのに対し、開放型では共通ではない。これは、雑音という観点で言い換えるならば、ワード線駆動雑音が、折り返しビット線配置ではペアビット線間でキャンセルするのに対し、開放型ではキャンセルしない、ということであり、折り返しビット線構造がノイズに強いということを意味する。このように、開放型ビット線配置はノイズに対して弱いが、その最大の特長は、その小さいセル面積にある。折り返しビット線配置においては、図１に示したように８Ｆ2であるのに対し、開放型では図２のように６Ｆ2である。
【０００４】
量産ということを考えると、製品コストを下げる為には、チップ面積の縮小、即ちメモリセル面積の縮小が極めて効果的である。この観点からすると、開放型ビット線配置の方が、折り返し線配置よりも望ましい。課題は耐ノイズ性能をいかにして向上するかである。
【０００５】
実際の製品では、１６Kの世代までは開放型ビット線配置が用いられていたが、以降はノイズに対して強い、折り返しビット線配置が用いられており、現在に至っている。
【０００６】
開放型ビット線配置を有するＤＲＡＭに関して、図２に類似した構造の提案は、特開平０７−０６６２９９にもある。この場合、原理的なセルレイアウトは図２に示したものに極めて類似しているが、ビット線ピッチが４Ｆに緩和されており、その結果として、隣接キャパシタ下部電極コンタクトの間隔を広げ、セル間リーク電流を低減させている。
【０００７】
【発明が解決しようとする課題】
上述した従来技術には次に示すような課題がある。
【０００８】
まず、上述の'１９９３ Symposium on VLSI circuits'に記された実施例においては、次のような問題点がある。図２から明らかなように、キャパシタ下部電極コンタクト（５）がビット線（３）に近接したレイアウトになっており、ビット線（３）と接することなく、キャパシタ下部電極コンタクト（５）を開口する為には、所謂自己整合コンタクト技術が必須である。自己整合コンタクト技術とは以下のようなものである。図２のＡＡ方向の断面に着目してビット線形成以降のプロセスを説明する。図４に示すように、ビット線コンタクトプラグ（１０）形成後、ビット線となるタングステン及びシリコンナイトライドの積層膜を堆積する。次にリソグラフィ、ドライエッチ工程を経てビット線（１１）を形成して、図５のようになる。更に、シリコンナイトライド（１２０１）を堆積し、図６のようになる。続いて、シリコン酸化膜からなる層間膜（９０１）を堆積平坦化した後に、シリコンナイトライドに対して高選択性を有する酸化膜エッチングにより、キャパシタ下部電極コンタクトを開口する。更に、プラグ（１３）を形成して、図７のようになる。このように、自己整合コンタクト開口技術を用いることによって、ビット線（１１）に短絡することなく、下部電極コンタクトを開口できる。本技術により、余裕が十分に無いときにも、面積を増大することなく、コンタクト開口が可能である。しかし、自己整合コンタクト開口技術には次のような問題点がある。シリコンナイトライドの誘電率はシリコン酸化膜の約２倍である。自己整合コンタクト技術では、図７に示したように、ビット線（１１）をシリコンナイトライド（１２,１２０１）で囲む構造となり、しかも下部電極プラグとビット線の間がシリコンナイトライドで絶縁されることになるので、ビット線容量が増大することを意味する。すでに述べたように、開放型ビット線配置は折り返し配置よりもノイズに対して弱いので、こうした構造ではビット線容量を低減することが極めて重要である。この点で、開放型ビット線配置を有するＤＲＡＭにおいて、自己整合コンタクト形成プロセスを用いることは、適切ではない。
【０００９】
また、特開平０７−０６６２９９では、図２に類似したレイアウトで、ビット線ピッチを広げることにより、キャパシタ下部電極コンタクトの間隔を広げている。しかし、これでは、セル面積が増大してしまい、開放型ビット線配置の最大の特長を活かしていない。
【００１０】
本発明は、上記課題を同時に解決するものである。即ち、ビット線容量が小さい結果ノイズ耐性に優れ、しかもセル面積の小さい、開放型ビット線配置を有するＤＲＡＭのレイアウト並びに製造方法を提案するものである。
【００１１】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１２】
すなわち、請求項１に記載の発明は、第１方向に延びる複数のワード線と、前記第１方向に交差する第２方向に延びる複数のビット線と、それぞれの前記ワード線とビット線の交点に配置された１つのトランジスタと１つの容量素子とを有する複数のメモリセルと、複数のビット線のうち交差するワード線が異なる２本のビット線が夫々接続される複数のセンスアンプとを備え、前記ビット線上に前記容量素子を配置した半導体集積回路装置であって、半導体基板上において、前記複数のワード線中の隣接する第１、第２ワード線及び前記複数のビット線中の第１ビット線と交差し、前記第１及び第２方向と異なる第３方向に延び、前記第３方向に対して直交する第４方向に所定の幅を有する活性領域と、前記活性領域内に形成され、前記トランジスタのソース、ドレインとして機能する第１及び第２半導体領域と、前記容量素子を構成する第１及び第２電極と、前記第１及び第２電極間に位置する誘電体膜と、前記ビット線と前記第１電極との間に位置する第１絶縁膜と、前記第１絶縁膜に形成された第１開孔内に形成され、前記第１及び第２半導体領域の一方と、前記第１電極とを電気的に接続するための第１導体層と、前記ビット線と前記第１及び第２半導体領域の他方を前記ビット線と前記活性領域の交点において接続する第３導体層とからなり、前記第１導体層は前記ワード線とビット線によって囲まれた領域の各々に配置され、前記第１導体層の中心は、前記第３方向に沿う前記活性領域の中心線から対応する前記第３導体層が接続されるビット線から離れる方向にずれている半導体集積回路装置構造とするものである。
【００１３】
また、請求項８に記載の発明は、交差するワード線が異なる２本のビット線が夫々接続される複数のセンスアンプを備える半導体集積回路装置であって、各々が第１方向に延び、互いに隣接する第１、第２ワード線と、前記第１ワード線に隣接し前記第２ワード線と反対側に配置された第３ワード線と、前記第２ワード線に隣接し前記第１ワード線と反対側に配置された第４ワード線と、前記第１方向に交差する第２方向に延び、連続的に隣接する第１、第２及び第３ビット線と、前記第１及び第２方向と交差する第３方向に延びる活性領域と、前記活性領域内であって、前記第１、第２ワード線間に位置する第１半導体領域と、前記活性領域内であって、前記第１、第３ワード線間及び第２、第４ワード線間に位置する第２半導体領域と、第１、第２及び第３ビット線上に第１絶縁膜を介して形成された第１電極および第２電極と、前記第１及び第２電極間に位置する誘電体膜から構成される容量素子と、前記第２半導体領域と前記第１電極とを電気的に接続する前記第１絶縁膜内に形成された複数の第１導体層とを有し、前記第１導体層は、前記ワード線と前記ビット線で囲まれた領域の各々に配置され、前記第１、第３ワード線間に配置された第１導体層の中心と、前記第２、第４ワード線間に配置された第１導体層の中心とを結ぶ直線が前記第１方向に対してなす角度は、前記第３方向が前記第１方向に対してなす角度よりも小である半導体集積回路装置構造とするものである。
【００１４】
また、請求項９に記載の発明は、第１方向に延びる複数のワード線と、前記第１方向に交差する第２方向に延びる複数のビット線と、前記ワード線とビット線の交点に配置されたそれぞれが１つのトランジスタと１つの容量素子とを有する複数のメモリセルと、前記複数のビット線のうち交差する複数のワード線が異なる２本のビット線が夫々接続される複数のセンスアンプとを備え、前記ビット線上に前記容量素子を配置した半導体集積回路装置であって、半導体基板上において２つのワード線及び１つのビット線と交差し、前記第１及び第２方向と異なる第３方向に延びる活性領域と、前記活性領域内に形成され、前記トランジスタのソース、ドレインとして機能する第１及び第２半導体領域と、前記容量素子を構成する第１及び第２電極と、前記第１及び第２電極間に位置する誘電体膜と、前記ビット線と前記第１電極との間に位置する第１絶縁膜と、前記第１絶縁膜に設けられた第１開孔内に形成され、前記第１及び第２半導体領域の一方と、前記第１電極とを電気的に接続するための第１導体層と、前記ビット線と前記第１及び第２半導体領域の他方を前記ビット線と前記活性領域の交点において接続する第３導体層とからなり、前記第１導体層は、前記ワード線とビット線で囲まれた領域の各々に配置され、前記第１導体層の前記第２方向における幅は、前記ワード線の幅よりも小である半導体集積回路装置構造とするものである。
【００１５】
また、請求項１４に記載の発明は、第１方向に延びる複数のワード線と、前記第１方向に交差する第２方向に延びる複数のビット線と、前記ワード線とビット線の交点に配置されたそれぞれが１つのトランジスタと１つの容量素子とを有する複数のメモリセルと、前記複数のビット線のうち交差するワード線が異なる２本のビット線が夫々接続される複数のセンスアンプとを備え、前記ビット線上に前記容量素子を配置した半導体集積回路装置であって、半導体基板上に形成された前記容量素子を構成する第１及び第２電極と、前記第１及び第２電極間に位置する誘電体膜と、前記ビット線と前記第１電極との間に位置する第１絶縁膜と、前記第１絶縁膜に形成された第１開孔内に形成され、前記トランジスタと、前記第１電極とを電気的に接続するための第１導体層とからなり、前記第１導体層は前記ワード線とビット線によって囲まれた領域の各々に配置され、前記第１導体層と前記第１及び第２半導体領域の一方との間に配置された第２導体層を有し、前記第１方向において、前記第２の導体層の幅は、前記第１導体層の幅よりも大であり、前記第１方向において隣接する第２導体層の中心間距離は、前記第２導体層の上に配置された前記第１導体層の中心間距離よりも小である半導体集積回路装置構造とするものである。
【００１８】
上記半導体集積回路装置の構造により、ビット線容量が小さくできてノイズ耐性に優れた、しかもセル面積の小さい半導体集積回路装置を提供できるものであります。
【００１９】
【発明の実施の形態】
（実施例１）
以下、本発明の実施例を、レイアウト図及びプロセスフロー断面図を用いて説明する。
【００２０】
まず始めに、半導体基板（７）を用意して、図８に示すような浅溝素子分離領域（８）を形成する。続いて、ウエル及びパンチスルーストッパ領域を形成する為に、不純物イオンを打ち込む。ゲート酸化膜を形成した後に、５０ｎｍのノンドープのポリシリコンを公知のＣＶＤ（Chemical Vapor Deposition）法を用いて堆積する。２極性ゲート形成の為に、Ｎゲート領域にはリンイオンをエネルギー５ｋｅＶ、ドーズ量２ｅ１５ｃｍ−２の条件で打ち込み、Pゲート領域にはボロンイオンをエネルギー２ｋｅＶ、ドーズ量２ｅ１５ｃｍ−２の条件で打ち込む。勿論、リンの代わりにヒソを、ボロンの代わりにＢＦ2を用いても構わない。続いて、ワード線抵抗を低減する為にＴｉＮを１０ｎｍ、Ｗを８０ｎｍスパッタする。ＴｉＮはポリシリコンとＷの間のシリサイド化反応を抑える為であり、ＷＮを代わりに用いることもできる。さらに、自己整合コンタクト用として、ＣＶＤ法を用いてＳｉＮを１００ｎｍ堆積する。つづいて、公知のドライエッチ法を用いて、ＳｉＮ／Ｗ／ＴｉＮ／ｐｏｌｙ−Ｓｉを加工し、ゲート電極（１４）を形成して図９のようになった。ワード線（２）レイアウトは図１０に示すようになる。次に、周辺ＭＯＳＦＥＴの拡散層形成の為に、レジストマスクを用いて、Ｎ型ＭＯＳＦＥＴにはヒソイオンをエネルギー２０ｋｅＶ、ドーズ量１ｅ１４ｃｍ−２の条件で、P型のＭＯＳＦＥＴにはＢＦ2イオンをエネルギー２０ｋｅＶ、ドーズ量１ｅ１４ｃｍ−２の条件で、打ち込む。さらにＣＶＤ法を用いてＳｉＮ（１２０３）を３０ｎｍ堆積し、図１１のようになる。続いて、ゲート側壁膜を形成するために、周辺回路領域のＳｉＮをエッチバックし、レジストをマスクに拡散層抵抗低減を目的にイオン打ち込みを行う。先ず、P型拡散層領域をレジストで開口し、ＢＦ2イオンをエネルギー２０ｋｅＶ、ドーズ量２ｅ１５ｃｍ−２の条件で打ち込む。続いて、レジストを除去した後、Ｎ型拡散層領域をレジストで開口し、ヒソイオンをエネルギー１５ｋｅＶ、ドーズ量２ｅ１５ｃｍ−２で打ち込む。
【００２１】
次に、３５０ｎｍの酸化膜をＣＶＤ法を用いて堆積し平坦化を行い、レジストをマスクにメモリアレー内において、ビット線やキャパシタ電極用の直径約０.２ミクロンのプラグ穴を開口し、下地ＳｉＮを露出させる。ゲート電極はＳｉＮで完全に覆われているので、酸化膜加工の際にゲート電極が露出することはなかった。この時の、プラグのレイアウトパタン（１６）を図１２に示す。続いて、３０ｎｍのＳｉＮドライエッチを行い、基板に形成された拡散層表面を露出させて図１３のようになる。続いて、メモリセルトランジスタの電界緩和を目的として、リンをエネルギー２５ｋｅＶ、ドーズ量６ｅ１２ｃｍ−２の条件で打ち込む。次に、メモリセルプラグとなるポリシリコンを５００ｎｍ堆積する。勿論、このポリシリコンにはリンを４ｅ２０ｃｍ−３の濃度でドープされている。次にポリシリコンの平坦化を行い、図１４のようにメモリセル下部電極プラグ（１６）が形成された。
【００２２】
続いて、ＣＶＤによりシリコン酸化膜（９０３）を５０ｎｍ堆積した後に、図１５のように直径０.１８ミクロンのメモリセルアレー部のビット線コンタクトと、周辺回路のコンタクトを開口する。この時の、ビット線コンタクトのレイアウトパタン（１７）を図１６に示す。次に、ＴｉＮプラグの形成を行う。ＣＶＤにより１００ｎｍのＴｉＮ（１８）を堆積し、さらにＴｉＮエッチバック工程を行い、ＴｉＮプラグ（１８,１９）を形成し図１７を得る。本実施例ではＴｉＮプラグを用いたが、プラグ材料としてＷ／ＴｉＮ積層膜を用いても構わない。
【００２３】
次にビット線に用いるＷを５０ｎｍスパッタする。続いて、レジストをマスクにＷをドライエッチし、メモリセルアレー部ではビット線（２０）、周辺回路部ではインターコネクト配線（２１）が図１８のように形成される。尚、図１９にはメモリセルアレーにおけるビット線（２０）レイアウトを示している。ビット線ピッチは、ワード線ピッチを２Ｆとして、３Ｆである。
【００２４】
この時、後のキャパシタ下部電極コンタクト開口の際に、ビット線との短絡を防ぐ為に、ビット線をレジストアッシングにより約５０ｎｍ細線化し、８０ｎｍとした。更に、層間絶縁膜として酸化膜（９０４）を２００ｎｍ堆積し、エッチバック工程により平坦化した。次に、キャパシタ下部電極コンタクトを形成する。自己整合プロセスを用いることなく、コンタクトを開口する目的で、キャパシタ下部電極コンタクト（２２）は図２０に示したように、下部電極プラグに対してビット線から離れる方向にオフセットし、しかも、その直径を下地プラグよりも小さくしている。メモリセルコンタクトのレイアウトの特徴を言い換えると次のようになる。まず、ワード線方向に関しては、隣接上部キャパシタ電極プラグ（２２）の中心距離が、隣接下部キャパシタ電極プラグ（１６）の中心距離よりも大きい。またビット線方向に関しては、隣接上部キャパシタ電極プラグ（２２）の中心距離が、隣接下部キャパシタ電極プラグ（１６）の中心距離よりも小さくなっている。この結果、自己整合コンタクト形成技術を用いること無く、ビット線との短絡を防止することが可能になる。また、下部キャパシタ電極プラグ（１６）が大きく開口されている結果、たとえ上部キャパシタ下部電極プラグ（２２）がオフセットされていても、必要十分なプラグの重なりが確保されている。続いて、リンを高濃度に含む多結晶シリコンを３００ｎｍ堆積し、エッチバック工程により平坦化し、プラグ（２２）を形成して、図２０中のＢＢ方向の断面図は図２１のようになった。
【００２５】
続いて、公知の製造方法を用いて、メモリキャパシタ（２３）及び配線２（２６）の形成を行い、図２２に示す所望の半導体記憶装置を得た。勿論、必要に応じて配線層を増やすことは可能である。
【００２６】
以上述べたように本実施例によれば、キャパシタ下部電極プラグを下地プラグからオフセットさせ、しかもその径を下地プラグよりも小さくすることによって、セル面積を増大させることなく、自己整合プロセスを用いずに開放型ビット線配置のＤＲＡＭを形成できた。また、本実施例には以下のような特長もある。即ち、開放型ビット線配置を有するＤＲＡＭにおいては、寄生抵抗及び容量の低減が、ノイズの観点からは極めて重要である。本実施例では、ワードにポリシリコンとタングステンの積層膜、ビット線にタングステンを用いることによって、ワード線とビット線の低抵抗化を達成し、その結果ノイズに対して強い構造となっている。
【００２７】
（実施例２）
本実施例の目的は、実施例１と同様に、ノイズに対して強く、セル面積の小さい開放型ビット線配置を有するＤＲＡＭの製造方法を提案するものである。実施例１との違いは製造工程の簡略化、即ちマスク枚数の削減にある。具体的には、実施例１においては、キャパシタ下部電極プラグが積層プラグ構造になっていたが、本実施例では、単一プラグ構造としている。その製造工程を以下、図面を用いて説明する。
【００２８】
図１１に示したワード線形成までは実施例１と同様である。続いて、層間絶縁膜（９０２）を堆積し、ビット線コンタクト及び、周辺回路コンタクトを開口する。次に、プラグ電極（１８,１９）を形成し、タングステンから成るビット線（２０）及びローカルインタコネクト配線（２１）を形成して、図２３のようになった。この時、実施例１と同様にビット線は細線化され、その幅は約８０ｎｍであった。さらに、層間絶縁膜として、シリコン酸化膜（９０４）を堆積平坦化し、キャパシタ電極プラグコンタクト（２２）を開口する。この時の、平面レイアウトを図２４に示す。この特長は、キャパシタプラグコンタクトが下地の素子形成領域に対して、ビット線との短絡余裕を増大させる方向にオフセットされている点である。尚、キャパシタプラグコンタクトの直径は約１００ｎｍである。この結果、ビット線間隔を広げることなく、ビット線との短絡を回避して、図２５に示すようにキャパシタ下部電極プラグコンタクトを開口し、プラグ電極（２２）を形成できた。この実施例には、プラグと素子形成領域の重なりが減少する結果、コンタクト抵抗が増大するという懸念がある。しかし、実際にはメモリセルの特性を劣化させる程のコンタクト抵抗の増大は観測されなかった。以降のキャパシタ形成及び配線工程は実施例１と同様である。こうして、所望の半導体記憶装置を得た。
【００２９】
以上述べたように、本実施例においては、キャパシタ下部電極と基板活性化領域をつなぐプラグを単一構造とし、プラグのレイアウトをワード線が走る方向に、ビット線との距離を増大させる向きにオフセットさせ、かつその直径を１００ｎｍにすることによって、セル面積を増大することなく、しかも自己整合プロセスを用いない結果ビット線容量の小さい開放型ビット線配置のＤＲＡＭを形成できた。
【００３０】
（実施例３）
本実施例は、開放型ビット線配置を有するＤＲＡＭにおいて、特に、実施例１のプロセスフローに関して、メモリセル周りの合わせ余裕を増大させるものである。
【００３１】
実施例１においては、次のような順序でメモリセルプラグを形成している。即ち、まず、ビット線及びキャパシタの下部プラグ（１６）を形成（図２６）、ビット線上部プラグ（１８）を形成（図２７）、ビット線（２０）を形成し、キャパシタ電極の上部プラグ（２２）を形成（図２８）、の順となっている。これに対して、本実施例では次のようなフローで形成した。まず、図２９に示したように、多結晶Ｓｉからなるキャパシタ下部電極プラグ（１６）を形成する。次に、図３０に示したように、層間膜を堆積した後に、ビット線コンタクトを開口し、多結晶Ｓｉからなるビット線プラグを形成する。続いて、ビット線プラグをエッチバックすることによりくぼませ、その中に、Ｗ／ＴｉＮプラグ（１８）を形成し図３１のようになる。この時、同時に、周辺回路コンタクトプラグ（１９）も形成する。続いて、Ｗからなるビット線（２０）を形成し、さらにキャパシタ下部プラグ（２２）を形成し、図３２を得る。本実施例においては、プラグと拡散層の接触部にはすべて多結晶Ｓｉを用いたが、工程簡略化の観点から、Ｗ／ＴｉＮ等のメタル材料を用いることも勿論可能である。
【００３２】
本実施例においては、ビット線上部コンタクトプラグ（１８）を実効的に、ビット線下部コンタクトプラグ（１６）に対して自己整合的に形成することになる。この結果、実施例１よりもメモリセルのプラグ形成プロセスにおいて、合わせマージンを大きく確保することに成功した。
【００３３】
（実施例４）
本実施例は、開放型ビット線配置を有するＤＲＡＭにおいて、周辺回路の高性能化を実現する手法に関するものである。実施例１に示したように、フィーチャーサイズ０.１３ｕｍを有するＤＲＡＭにおいては、メモリセルプラグの拡散層とのコンタクト面積確保の観点から、メモリセルにおいては側壁膜は３０ｎｍ程度に制限される。工程簡略化の観点からは、これを周辺回路の側壁膜として使用するのが望ましい。しかし、トランジスタの高性能化と信頼性両立の為には、側壁膜は１００ｎｍ程度必要である。そこで、本実施例においては、メモリセルトランジスタと周辺回路トランジスタの側壁膜の膜厚を異なるものとした。具体的には、図３３に示したように、メモリセルにおいては、側壁膜として３０ｎｍのシリコンナイトライド（１２０３）を、周辺回路においては、シリコンナイトライド３０ｎｍ（１２０３）とシリコン酸化膜４０ｎｍ（２７）の積層膜とした。
【００３４】
こうして、本実施例においては、周辺回路トランジスタの側壁膜をメモリセルトランジスタのそれよりも厚く形成することにより、高性能化と信頼性の両立を可能にした。
【００３５】
（実施例５）
本実施例は開放型ビット線配置を有するＤＲＡＭのセンスアンプレイアウトに関するものである。従来の折り返しビット線配置を有するＤＲＡＭにおいては、センスアンプは図３４(ａ)に示したように、ビット線ピッチを２Ｆとして、８Ｆ内に収めればよい。この場合の典型的なセンスアンプのレイアウトを図３５(ａ)に示す。しかし、開放型ビット線配置を有するＤＲＡＭにおいては、セル面積を増大させない為には、図３４(ｂ)に示したように、６Ｆの範囲に入れる必要がある。即ち、センスアンプの短辺方向の長さを短縮する必要がある。そこで、センスアンプを形成するトランジスタに関しては、ゲート電極とコンタクトの間隔を縮小できる、自己整合コンタクトプロセスを適用した。この時のレイアウトを図３５(ｂ)に示す。この結果、所望のピッチの中にセンスアンプを配置することができた。従来は、センスアンプにおいて技術的に難度の高い自己整合コンタクト技術を用いることはなかった。
【００３６】
このように、本実施例においては、開放型ビット線配置を有するＤＲＡＭのセンスアンプにおいて、ゲートに対する自己整合コンタクト開口プロセスを適用することによって、６Ｆのピッチの中でのレイアウトを可能にした。この結果、ビット線ピッチを緩和することなく、所望の半導体記憶装置を実現できた。
【００３７】
（実施例６）
本実施例は開放型ビット線配置を有するＤＲＡＭのメモリセルレイアウトに関するものである。実施例１や２におけるレイアウトでは、ワード線とビット線が互いに直交し、それらに対して素子形成領域が斜めに交差していた。本実施例では、ワード線と素子形成領域が互いに直交し、ビット線がそれらに対して斜めに交差するレイアウトを提案する。
【００３８】
図３６に本実施例におけるメモリセルの１レイアウト図を示す。セル面積は実施例１と同様、にフィーチャーサイズをＦとして、６Ｆ2である。実施例１と同様の製造工程を経て、所望の半導体記憶装置を得た。また、図３７には、別のメモリセルレイアウトを示す。この場合、実施例２と同様の製造工程を経て、所望の半導体記憶装置を得た。図３６と図３７のレイアウトの違いは、キャパシタ下部電極に繋がるプラグが図３６の場合は積層構造であるのに対し、図３７の場合は単層構造である点である。いずれの場合も、キャパシタ下部電極プラグをビット線から離す方向にオフセットすることにより、セル面積を増大させることなく、ノイズに対して強い、開放型ビット線配置を有する、半導体記憶装置を実現できた。また本実施例には、素子形成領域の分離幅を実施例１や２よりも大きく確保でき、その結果として、メモリセル間のリークを低減できるという特長をも有する。
【００３９】
【発明の効果】
本発明には、開放型ビット線配置を有するＤＲＡＭにおいて、ノイズに対する耐性を向上し、しかも同時にセル面積の縮小を可能にする、という効果がある。
【図面の簡単な説明】
【図１】従来の折り返しビット線配置構造を有するＤＲＡＭのメモリセルレイアウト。
【図２】従来の開放型ビット線配置を有するＤＲＡＭのメモリセルレイアウト。
【図３】 (ａ)折り返しビット線配置構造の原理図。 (ｂ)開放型ビット線配置構造の原理図。
【図４】自己整合コンタクトプロセスの説明図。
【図５】自己整合コンタクトプロセスの説明図。
【図６】自己整合コンタクトプロセスの説明図。
【図７】自己整合コンタクトプロセスの説明図。
【図８】本発明の半導体記憶装置の１製造工程における断面図。
【図９】本発明の半導体記憶装置の１製造工程における断面図。
【図１０】本発明の半導体記憶装置の１製造工程におけるレイアウト図。
【図１１】本発明の半導体記憶装置の１製造工程における断面図。
【図１２】本発明の半導体記憶装置の１製造工程におけるレイアウト図。
【図１３】本発明の半導体記憶装置の１製造工程における断面図。
【図１４】本発明の半導体記憶装置の１製造工程における断面図。
【図１５】本発明の半導体記憶装置の１製造工程における断面図。
【図１６】本発明の半導体記憶装置の１製造工程におけるレイアウト図。
【図１７】本発明の半導体記憶装置の１製造工程における断面図。
【図１８】本発明の半導体記憶装置の１製造工程における断面図。
【図１９】本発明の半導体記憶装置の１製造工程におけるレイアウト図。
【図２０】本発明の半導体記憶装置の１製造工程におけるレイアウト図。
【図２１】本発明の半導体記憶装置の１製造工程における断面図。
【図２２】本発明の半導体記憶装置の１製造工程における断面図。
【図２３】本発明の半導体記憶装置の１製造工程における断面図。
【図２４】本発明の半導体記憶装置の１製造工程におけるレイアウト図。
【図２５】本発明の半導体記憶装置の１製造工程における断面図。
【図２６】本発明の半導体記憶装置の１製造工程における断面図。
【図２７】本発明の半導体記憶装置の１製造工程における断面図。
【図２８】本発明の半導体記憶装置の１製造工程における断面図。
【図２９】本発明の半導体記憶装置の１製造工程における断面図。
【図３０】本発明の半導体記憶装置の１製造工程における断面図。
【図３１】本発明の半導体記憶装置の１製造工程における断面図。
【図３２】本発明の半導体記憶装置の１製造工程における断面図。
【図３３】本発明の半導体記憶装置の１製造工程における断面図。
【図３４】 (ａ)折り返しビット線構造におけるセンスアンプ配置。 (ｂ)開放型ビット線構造におけるセンスアンプ配置。
【図３５】 (ａ)従来のセンスアンプレイアウト。 (ｂ)本発明の１実施例におけるセンスアンプレイアウト。
【図３６】本発明の半導体記憶装置の１実施例におけるメモリレイアウト。
【図３７】本発明の半導体記憶装置の１実施例におけるメモリレイアウト。
【符号の説明】
１…活性化領域、２…ワード線、３…ビット線、４…ビット線コンタクト、５…キャパシタ下部電極コンタクト１、６…センスアンプ、７…メモリセル、７…Ｓｉ基板、８…素子分離領域、９，９０１，９０２，９０３，９０４，９０５，９０６…層間絶縁膜、１０…ビット線コンタクトプラグ、１１…タングステン、１２，１２０１，１２０２，１２０３…シリコンナイトライド、１３…キャパシタ下部電極コンタクトプラグ、１４…ワード線（Ｗ／ＴｉＮ／ポリシリコン）、１５…ゲート電極（周辺回路）、１６…メモリセルプラグ、１７…ビット線コンタクト、１８…ビット線コンタクトプラグ、１９…周辺トランジスタコンタクトプラグ、２０…ビット線、２１…配線１、２２…キャパシタ下部電極コンタクト２、２３…キャパシタ下部電極、２４…プレート電極、２５…周辺回路配線接続プラグ、２６…配線２、２７…側壁酸化膜、２８…Ｙ選択ゲート、２９…プリチャージ回路、３０…センスアンプＮＭＯＳ、３１…センスアンプＰＭＯＳ、３２…Ｎ型ウエル領域。

Claims (15)

  1. 第１方向に延びる複数のワード線と、前記第１方向に交差する第２方向に延びる複数のビット線と、それぞれの前記ワード線とビット線の交点に配置された１つのトランジスタと１つの容量素子とを有する複数のメモリセルと、複数のビット線のうち交差するワード線が異なる２本のビット線が夫々接続される複数のセンスアンプとを備え、前記ビット線上に前記容量素子を配置した半導体集積回路装置であって、
    半導体基板上において、前記複数のワード線中の隣接する第１、第２ワード線及び前記複数のビット線中の第１ビット線と交差し、前記第１及び第２方向と異なる第３方向に延び、前記第３方向に対して直交する第４方向に所定の幅を有する活性領域と、
    前記活性領域内に形成され、前記トランジスタのソース、ドレインとして機能する第１及び第２半導体領域と、
    前記容量素子を構成する第１及び第２電極と、前記第１及び第２電極間に位置する誘電体膜と、
    前記ビット線と前記第１電極との間に位置する第１絶縁膜と、
    前記第１絶縁膜に形成された第１開孔内に形成され、前記第１及び第２半導体領域の一方と、前記第１電極とを電気的に接続するための第１導体層と、
    前記ビット線と前記第１及び第２半導体領域の他方を前記ビット線と前記活性領域の交点において接続する第３導体層とからなり、
    前記第１導体層は前記ワード線とビット線によって囲まれた領域の各々に配置され、前記第１導体層の中心は、前記第３方向に沿う前記活性領域の中心線から対応する前記第３導体層が接続されるビット線から離れる方向にずれていることを特徴とする半導体集積回路装置。
  2. 請求項１に記載の半導体集積回路装置において、更に前記第１導体層と前記第１及び第２半導体領域の一方との間に配置された第２導体層を有し、前記第１方向において、前記第２導体層の幅は、前記第１導体層の幅よりも大であることを特徴とする半導体集積回路装置。
  3. 請求項２記載の半導体集積回路装置において、
    前記第１方向において隣接する第２導体層の中心間距離は、前記第２導体層の上に配置された前記第１導体層の中心間距離よりも小であることを特徴とする半導体集積回路装置。
  4. 請求項２記載の半導体集積回路装置において、
    前記第２方向において隣接する第２導体層の中心間距離は、前記第２導体層の上に配置された前記第１導体層の中心間距離よりも大であることを特徴とする半導体集積回路装置。
  5. 請求項２記載の半導体集積回路装置において、
    前記ワード線と前記第２導体層間には窒化珪素膜が存在し、前記ビット線と前記第１導体層間には窒化珪素膜は存在しないことを特徴とする半導体集積回路装置。
  6. 請求項１記載の半導体集積回路装置において、
    前記第２方向において、前記第１導体層の幅は、前記ワード線の幅よりも小であることを特徴とする半導体集積回路装置。
  7. 請求項１記載の半導体集積回路装置において、
    前記ビット線の幅は、前記ワード線の幅よりも小であることを特徴とする半導体集積回路装置。
  8. 交差するワード線が異なる２本のビット線が夫々接続される複数のセンスアンプとを備える半導体集積回路装置であって、
    各々が第１方向に延び、互いに隣接する第１、第２ワード線と、前記第１ワード線に隣接し前記第２ワード線と反対側に配置された第３ワード線と、前記第２ワード線に隣接し前記第１ワード線と反対側に配置された第４ワード線と、
    前記第１方向に交差する第２方向に延び、連続的に隣接する第１,第２及び第３ビット線と、
    前記第１及び第２方向と交差する第３方向に延びる活性領域と、
    前記活性領域内であって、前記第１、第２ワード線間に位置する第１半導体領域と、前記活性領域内であって、前記第１、第３ワード線間及び第２、第４ワード線間に位置する第２半導体領域と、
    第１,第２及び第３ビット線上に第１絶縁膜を介して形成された第１電極及び第２電極と、前記第１及び第２電極間に位置する誘電体膜から構成される容量素子と、
    前記第２半導体領域と前記第１電極とを電気的に接続する前記第１絶縁膜内に形成された複数の第１導体層とを有し、
    前記第１導体層は、前記ワード線と前記ビット線で囲まれた領域の各々に配置され、前記第１、第３ワード線間に配置された第１導体層の中心と、前記第２、第４ワード線間に配置された第１導体層の中心とを結ぶ直線が前記第１方向に対してなす角度は、前記第３方向が前記第１方向に対してなす角度よりも小であることを特徴とする半導体集積回路装置。
  9. 第１方向に延びる複数のワード線と、前記第１方向に交差する第２方向に延びる複数のビット線と、前記ワード線とビット線の交点に配置されたそれぞれが１つのトランジスタと１つの容量素子とを有する複数のメモリセルと、前記複数のビット線のうち交差する複数のワード線が異なる２本のビット線が夫々接続される複数のセンスアンプとを備え、前記ビット線上に前記容量素子を配置した半導体集積回路装置であって、
    半導体基板上において２つのワード線及び１つのビット線と交差し、前記第１及び第２方向と異なる第３方向に延びる活性領域と、
    前記活性領域内に形成され、前記トランジスタのソース、ドレインとして機能する第１及び第２半導体領域と、
    前記容量素子を構成する第１及び第２電極と、前記第１及び第２電極間に位置する誘電体膜と、
    前記ビット線と前記第１電極との間に位置する第１絶縁膜と、
    前記第１絶縁膜に設けられた第１開孔内に形成され、前記第１及び第２半導体領域の一方と、前記第１電極とを電気的に接続するための第１導体層と、
    前記ビット線と前記第１及び第２半導体領域の他方を前記第ビット線と前記活性領域の交点において接続する第３導体層とからなり、 前記第１導体層は、前記ワード線とビット線で囲まれた領域の各々に配置され、 前記第１導体層の前記第２方向における幅は、前記ワード線の幅よりも小であることを特徴とする半導体集積回路装置。
  10. 請求項９記載の半導体集積回路装置において、更に前記第１導体層と前記第１及び第２半導体領域の一方との間に配置された第２導体層を有し、前記第１方向において、前記第２導体層の幅は、前記第１導体層の幅よりも大であることを特徴とする半導体集積回路装置。
  11. 請求項１０記載の半導体集積回路装置において、
    前記第１方向において隣接する第２導体層の中心間距離は、前記第２導体層の上に配置された前記第１導体層の中心間距離よりも小であることを特徴とする半導体集積回路装置。
  12. 請求項１０記載の半導体集積回路装置において、
    前記第２方向において隣接する第２導体層の中心間距離は、前記第２導体層の上に配置された前記第１導体層の中心間距離よりも大であることを特徴とする半導体集積回路装置。
  13. 請求項９において、
    前記ビット線の幅は、前記ワード線の幅よりも小であることを特徴とする半導体集積回路装置。
  14. 第１方向に延びる複数のワード線と、前記第１方向に交差する第２方向に延びる複数のビット線と、前記ワード線とビット線の交点に配置されたそれぞれが１つのトランジスタと１つの容量素子とを有する複数のメモリセルと、前記複数のビット線うち交差するワード線が異なる２本のビット線が夫々接続される複数のセンスアンプとを備え、前記ビット線上に前記容量素子を配置した半導体集積回路装置であって、
    半導体基板上に形成された前記容量素子を構成する第１及び第２電極と、前記第１及び第２電極間に位置する誘電体膜と、
    前記ビット線と前記第１電極との間に位置する第１絶縁膜と、
    前記第１絶縁膜に形成された第１開孔内に形成され、前記トランジスタと、前記第１電極とを電気的に接続するための第１導体層とからなり、
    前記第１導体層は前記ワード線とビット線によって囲まれた領域の各々に配置され、前記第１導体層と前記第１及び第２半導体領域の一方との間に配置された第２導体層を有し、前記第１方向において、前記第２導体層の幅は、前記第１導体層の幅よりも大であり、前記第１方向において隣接する第２導体層の中心間距離は、前記第２導体層の上に配置された前記第１導体層の中心間距離よりも小であることを特徴とする半導体集積回路装置。
  15. 請求項１４記載の半導体集積回路装置において、
    前記第２方向において隣接する第２導体層の中心間距離は、前記第２導体層の上に配置された前記第１導体層の中心間距離よりも大であることを特徴とする半導体集積回路装置。
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