JP2000353793A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- Semiconductor Memories (AREA)
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Abstract
(57)【要約】
【課題】 開放型ビット線配置を有するＤＲＡＭは、折
り返しビット線配置を有するＤＲＡＭに比べて、セル面
積を低減できるという特長を有するが、ノイズに弱いと
いう問題点がある。従来の開放型ビット線配置を有する
ＤＲＡＭは、ビット線容量が大きい為にノイズに弱い、
あるいはセル面積が大きいという問題があり、ビット線
容量が小さい結果としてノイズに強く、かつセル面積が
小さい開放型ビット線を有するＤＲＡＭは無かった。 【解決手段】 本発明では、ビット線容量を低減するた
めに、キャパシタ下部電極プラグ開口工程を、ビット線
に対して非自己整合プロセスとする。同時にセル面積を
増大させない為に、ビット線を細線化し、しかもキャパ
シタ下部電極プラグを、ビット線との間隔を増大させる
方向にずらし、かつコンタクト径を縮小する、構造とす
る。 【効果】 ノイズ耐性に優れ、セル面積の小さい開放型
ビット線配置を有する半導体記憶装置を実現できる。
り返しビット線配置を有するＤＲＡＭに比べて、セル面
積を低減できるという特長を有するが、ノイズに弱いと
いう問題点がある。従来の開放型ビット線配置を有する
ＤＲＡＭは、ビット線容量が大きい為にノイズに弱い、
あるいはセル面積が大きいという問題があり、ビット線
容量が小さい結果としてノイズに強く、かつセル面積が
小さい開放型ビット線を有するＤＲＡＭは無かった。 【解決手段】 本発明では、ビット線容量を低減するた
めに、キャパシタ下部電極プラグ開口工程を、ビット線
に対して非自己整合プロセスとする。同時にセル面積を
増大させない為に、ビット線を細線化し、しかもキャパ
シタ下部電極プラグを、ビット線との間隔を増大させる
方向にずらし、かつコンタクト径を縮小する、構造とす
る。 【効果】 ノイズ耐性に優れ、セル面積の小さい開放型
ビット線配置を有する半導体記憶装置を実現できる。
Description
【０００１】
【発明の属する技術分野】本発明は、微細であってかつ
蓄積容量が大きな半導体記憶装置に関する。特に、高集
積化に好適なダイナミックランダムアクセスメモリ（Ｄ
ＲＡＭ）に関する。
蓄積容量が大きな半導体記憶装置に関する。特に、高集
積化に好適なダイナミックランダムアクセスメモリ（Ｄ
ＲＡＭ）に関する。
【０００２】
【従来の技術】これまで、３年に４倍のペースで集積化
の向上を実現してきたダイナミックランダムアクセスメ
モリ（ＤＲＡＭ：Dynamic Random Access Memory）は、
近年のパーソナルコンピュータの爆発的な売上に牽引さ
れて、その需要はますます高まりつつある。
の向上を実現してきたダイナミックランダムアクセスメ
モリ（ＤＲＡＭ：Dynamic Random Access Memory）は、
近年のパーソナルコンピュータの爆発的な売上に牽引さ
れて、その需要はますます高まりつつある。
【０００３】ＤＲＡＭのメモリセルの配列には、折り返
しビット線配置と開放型ビット線配置、の２つがある。
図１には代表的な折り返しビット線配置構造を有するＤ
ＲＡＭのメモリセルレイアウトを示している。メモリセ
ル面積を最小にする為に、ワード線及びビット線は最小
寸法をＦとして、線幅＝Ｆ、ピッチ＝２Ｆでレイアウト
されている。横長のアクティブ領域に２つのメモリセル
が形成され、縦長のビット線コンタクトがそれら２つの
セルに共用されている。一方、図２には'１９９３ Symp
osium on VLSI circuits P.９１'に記された、代表的な
開放型ビット線配置の場合のメモリセルレイアウトを示
す。この場合、ワード線は線幅＝Ｆ、ピッチ＝２Ｆとな
るが、ビット線は線幅＝Ｆ、ピッチ＝３Ｆとなる。さ
て、これら２つのビット線配置構造に対して、データ読
出し工程を考える。１本のワード線がオンした場合を考
えると、折り返しビット線構造の場合、ビット線からは
一本おきにデータが出てくる。即ち、図３(ａ)に示した
ように、１つのセンスアンプに繋がるペアのビット線
が、同一マットの中の隣り合う２つのビット線となる。
こうしたことから、折り返しビット線構造と呼ばれる。
一方、開放型ビット線配置の場合は、全てのビット線か
らデータが出てくるので、ペアとなるビット線は図３
(ｂ)に示したように、別マットに開放的に存在すること
になる。即ち、ペアビット線とカップルする駆動ワード
が、折り返しビット線配置では共通であるのに対し、開
放型では共通ではない。これは、雑音という観点で言い
換えるならば、ワード線駆動雑音が、折り返しビット線
配置ではペアビット線間でキャンセルするのに対し、開
放型ではキャンセルしない、ということであり、折り返
しビット線構造がノイズに強いということを意味する。
このように、開放型ビット線配置はノイズに対して弱い
が、その最大の特長は、その小さいセル面積にある。折
り返しビット線配置においては、図１に示したように８
Ｆ2であるのに対し、開放型では図２のように６Ｆ2であ
る。
しビット線配置と開放型ビット線配置、の２つがある。
図１には代表的な折り返しビット線配置構造を有するＤ
ＲＡＭのメモリセルレイアウトを示している。メモリセ
ル面積を最小にする為に、ワード線及びビット線は最小
寸法をＦとして、線幅＝Ｆ、ピッチ＝２Ｆでレイアウト
されている。横長のアクティブ領域に２つのメモリセル
が形成され、縦長のビット線コンタクトがそれら２つの
セルに共用されている。一方、図２には'１９９３ Symp
osium on VLSI circuits P.９１'に記された、代表的な
開放型ビット線配置の場合のメモリセルレイアウトを示
す。この場合、ワード線は線幅＝Ｆ、ピッチ＝２Ｆとな
るが、ビット線は線幅＝Ｆ、ピッチ＝３Ｆとなる。さ
て、これら２つのビット線配置構造に対して、データ読
出し工程を考える。１本のワード線がオンした場合を考
えると、折り返しビット線構造の場合、ビット線からは
一本おきにデータが出てくる。即ち、図３(ａ)に示した
ように、１つのセンスアンプに繋がるペアのビット線
が、同一マットの中の隣り合う２つのビット線となる。
こうしたことから、折り返しビット線構造と呼ばれる。
一方、開放型ビット線配置の場合は、全てのビット線か
らデータが出てくるので、ペアとなるビット線は図３
(ｂ)に示したように、別マットに開放的に存在すること
になる。即ち、ペアビット線とカップルする駆動ワード
が、折り返しビット線配置では共通であるのに対し、開
放型では共通ではない。これは、雑音という観点で言い
換えるならば、ワード線駆動雑音が、折り返しビット線
配置ではペアビット線間でキャンセルするのに対し、開
放型ではキャンセルしない、ということであり、折り返
しビット線構造がノイズに強いということを意味する。
このように、開放型ビット線配置はノイズに対して弱い
が、その最大の特長は、その小さいセル面積にある。折
り返しビット線配置においては、図１に示したように８
Ｆ2であるのに対し、開放型では図２のように６Ｆ2であ
る。
【０００４】量産ということを考えると、製品コストを
下げる為には、チップ面積の縮小、即ちメモリセル面積
の縮小が極めて効果的である。この観点からすると、開
放型ビット線配置の方が、折り返し線配置よりも望まし
い。課題は耐ノイズ性能をいかにして向上するかであ
る。
下げる為には、チップ面積の縮小、即ちメモリセル面積
の縮小が極めて効果的である。この観点からすると、開
放型ビット線配置の方が、折り返し線配置よりも望まし
い。課題は耐ノイズ性能をいかにして向上するかであ
る。
【０００５】実際の製品では、１６Kの世代までは開放
型ビット線配置が用いられていたが、以降はノイズに対
して強い、折り返しビット線配置が用いられており、現
在に至っている。
型ビット線配置が用いられていたが、以降はノイズに対
して強い、折り返しビット線配置が用いられており、現
在に至っている。
【０００６】開放型ビット線配置を有するＤＲＡＭに関
して、図２に類似した構造の提案は、特開平０７−０６
６２９９にもある。この場合、原理的なセルレイアウト
は図２に示したものに極めて類似しているが、ビット線
ピッチが４Ｆに緩和されており、その結果として、隣接
キャパシタ下部電極コンタクトの間隔を広げ、セル間リ
ーク電流を低減させている。
して、図２に類似した構造の提案は、特開平０７−０６
６２９９にもある。この場合、原理的なセルレイアウト
は図２に示したものに極めて類似しているが、ビット線
ピッチが４Ｆに緩和されており、その結果として、隣接
キャパシタ下部電極コンタクトの間隔を広げ、セル間リ
ーク電流を低減させている。
【０００７】
【発明が解決しようとする課題】上述した従来技術には
次に示すような課題がある。
次に示すような課題がある。
【０００８】まず、上述の'１９９３ Symposium on VLS
I circuits'に記された実施例においては、次のような
問題点がある。図２から明らかなように、キャパシタ下
部電極コンタクト（５）がビット線（３）に近接したレ
イアウトになっており、ビット線（３）と接することな
く、キャパシタ下部電極コンタクト（５）を開口する為
には、所謂自己整合コンタクト技術が必須である。自己
整合コンタクト技術とは以下のようなものである。図２
のＡＡ方向の断面に着目してビット線形成以降のプロセ
スを説明する。図４に示すように、ビット線コンタクト
プラグ（１０）形成後、ビット線となるタングステン及
びシリコンナイトライドの積層膜を堆積する。次にリソ
グラフィ、ドライエッチ工程を経てビット線（１１）を
形成して、図５のようになる。更に、シリコンナイトラ
イド（１２０１）を堆積し、図６のようになる。続い
て、シリコン酸化膜からなる層間膜（９０１）を堆積平
坦化した後に、シリコンナイトライドに対して高選択性
を有する酸化膜エッチングにより、キャパシタ下部電極
コンタクトを開口する。更に、プラグ（１３）を形成し
て、図７のようになる。このように、自己整合コンタク
ト開口技術を用いることによって、ビット線（１１）に
短絡することなく、下部電極コンタクトを開口できる。
本技術により、余裕が十分に無いときにも、面積を増大
することなく、コンタクト開口が可能である。しかし、
自己整合コンタクト開口技術には次のような問題点があ
る。シリコンナイトライドの誘電率はシリコン酸化膜の
約２倍である。自己整合コンタクト技術では、図７に示
したように、ビット線（１１）をシリコンナイトライド
（１２,１２０１）で囲む構造となり、しかも下部電極
プラグとビット線の間がシリコンナイトライドで絶縁さ
れることになるので、ビット線容量が増大することを意
味する。すでに述べたように、開放型ビット線配置は折
り返し配置よりもノイズに対して弱いので、こうした構
造ではビット線容量を低減することが極めて重要であ
る。この点で、開放型ビット線配置を有するＤＲＡＭに
おいて、自己整合コンタクト形成プロセスを用いること
は、適切ではない。
I circuits'に記された実施例においては、次のような
問題点がある。図２から明らかなように、キャパシタ下
部電極コンタクト（５）がビット線（３）に近接したレ
イアウトになっており、ビット線（３）と接することな
く、キャパシタ下部電極コンタクト（５）を開口する為
には、所謂自己整合コンタクト技術が必須である。自己
整合コンタクト技術とは以下のようなものである。図２
のＡＡ方向の断面に着目してビット線形成以降のプロセ
スを説明する。図４に示すように、ビット線コンタクト
プラグ（１０）形成後、ビット線となるタングステン及
びシリコンナイトライドの積層膜を堆積する。次にリソ
グラフィ、ドライエッチ工程を経てビット線（１１）を
形成して、図５のようになる。更に、シリコンナイトラ
イド（１２０１）を堆積し、図６のようになる。続い
て、シリコン酸化膜からなる層間膜（９０１）を堆積平
坦化した後に、シリコンナイトライドに対して高選択性
を有する酸化膜エッチングにより、キャパシタ下部電極
コンタクトを開口する。更に、プラグ（１３）を形成し
て、図７のようになる。このように、自己整合コンタク
ト開口技術を用いることによって、ビット線（１１）に
短絡することなく、下部電極コンタクトを開口できる。
本技術により、余裕が十分に無いときにも、面積を増大
することなく、コンタクト開口が可能である。しかし、
自己整合コンタクト開口技術には次のような問題点があ
る。シリコンナイトライドの誘電率はシリコン酸化膜の
約２倍である。自己整合コンタクト技術では、図７に示
したように、ビット線（１１）をシリコンナイトライド
（１２,１２０１）で囲む構造となり、しかも下部電極
プラグとビット線の間がシリコンナイトライドで絶縁さ
れることになるので、ビット線容量が増大することを意
味する。すでに述べたように、開放型ビット線配置は折
り返し配置よりもノイズに対して弱いので、こうした構
造ではビット線容量を低減することが極めて重要であ
る。この点で、開放型ビット線配置を有するＤＲＡＭに
おいて、自己整合コンタクト形成プロセスを用いること
は、適切ではない。
【０００９】また、特開平０７−０６６２９９では、図
２に類似したレイアウトで、ビット線ピッチを広げるこ
とにより、キャパシタ下部電極コンタクトの間隔を広げ
ている。しかし、これでは、セル面積が増大してしま
い、開放型ビット線配置の最大の特長を活かしていな
い。
２に類似したレイアウトで、ビット線ピッチを広げるこ
とにより、キャパシタ下部電極コンタクトの間隔を広げ
ている。しかし、これでは、セル面積が増大してしま
い、開放型ビット線配置の最大の特長を活かしていな
い。
【００１０】本発明は、上記課題を同時に解決するもの
である。即ち、ビット線容量が小さい結果ノイズ耐性に
優れ、しかもセル面積の小さい、開放型ビット線配置を
有するＤＲＡＭのレイアウト並びに製造方法を提案する
ものである。
である。即ち、ビット線容量が小さい結果ノイズ耐性に
優れ、しかもセル面積の小さい、開放型ビット線配置を
有するＤＲＡＭのレイアウト並びに製造方法を提案する
ものである。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１２】すなわち、請求項１に記載の発明は、第１
方向に延びる複数のワード線と、前記第１方向に交差す
る第２方向に延びる複数のビット線と、それぞれが１つ
のトランジスタと１つの容量素子とを有する複数のメモ
リセルとを備え、前記ビット線上に前記容量素子を配置
した半導体集積回路装置であって、半導体基板上におい
て、前記複数のワード線中の隣接する第１、第２ワード
線及び前記複数のビット線中の第１ビット線と交差し、
前記第１及び第２方向と異なる第３方向に延び、前記第
３方向に対して直交する第４方向に所定の幅を有する活
性領域と、前記活性領域内に形成され、前記トランジス
タのソース、ドレインとして機能する第１及び第２半導
体領域と、前記容量素子を構成する第１（キャパシタ下
部電極）及び第２電極（フ゜レート）と、前記第１及び第２
電極間に位置する誘電体膜と、前記ビット線と前記第１
電極との間に位置する第１絶縁膜と、前記第１絶縁膜に
形成された第１開孔内に形成され、前記第１（ソース）
及び第２半導体領域（ドレイン）の一方と、前記第１電
極（キャパシタ下部電極）とを電気的に接続するための
第１導体層（ＳＮＣＴ）とからなり、前記第１導体層は
前記ワード線とビット線によって囲まれた領域の各々に
配置され、前記第１導体層（ＳＮＣＴ）の中心は、前記
第３方向に沿う前記活性領域の中心線からずらした半導
体集積回路装置構造とするものである。
方向に延びる複数のワード線と、前記第１方向に交差す
る第２方向に延びる複数のビット線と、それぞれが１つ
のトランジスタと１つの容量素子とを有する複数のメモ
リセルとを備え、前記ビット線上に前記容量素子を配置
した半導体集積回路装置であって、半導体基板上におい
て、前記複数のワード線中の隣接する第１、第２ワード
線及び前記複数のビット線中の第１ビット線と交差し、
前記第１及び第２方向と異なる第３方向に延び、前記第
３方向に対して直交する第４方向に所定の幅を有する活
性領域と、前記活性領域内に形成され、前記トランジス
タのソース、ドレインとして機能する第１及び第２半導
体領域と、前記容量素子を構成する第１（キャパシタ下
部電極）及び第２電極（フ゜レート）と、前記第１及び第２
電極間に位置する誘電体膜と、前記ビット線と前記第１
電極との間に位置する第１絶縁膜と、前記第１絶縁膜に
形成された第１開孔内に形成され、前記第１（ソース）
及び第２半導体領域（ドレイン）の一方と、前記第１電
極（キャパシタ下部電極）とを電気的に接続するための
第１導体層（ＳＮＣＴ）とからなり、前記第１導体層は
前記ワード線とビット線によって囲まれた領域の各々に
配置され、前記第１導体層（ＳＮＣＴ）の中心は、前記
第３方向に沿う前記活性領域の中心線からずらした半導
体集積回路装置構造とするものである。
【００１３】また、請求項８に記載の発明は、各々が第
１方向に延び、互いに隣接する第１、第２ワード線と、
前記第１ワード線に隣接し前記第２ワード線と反対側に
配置された第３ワード線と、前記第２ワード線に隣接し
前記第１ワード線と反対側に配置された第４ワード線
と、前記第１方向に交差する第２方向に延び、連続的に
隣接する第１,第２及び第３ビット線と、前記第１及び
第２方向と交差する第３方向に延びる活性領域と、前記
活性領域内であって、前記第１、第２ワード線間に位置
する第１半導体領域と、前記活性領域内であって、前記
第１、第３ワード線間及び第２、第４ワード線間に位置
する第２半導体領域と、前記容量素子を構成する第１及
び第２電極と、前記第１及び第２電極間に位置する誘電
体膜と、前記第２半導体領域と前記第１電極とを電気的
に接続する複数の第１導体層とを有し、前記第１導体層
は、前記ワード線と前記ビット線で囲まれた領域の各々
に配置され、前記第１、第３ワード線間に配置された第
１導体層の中心と、前記第２、第４ワード線間に配置さ
れた第１導体層の中心とを結ぶ直線が前記第１方向に対
してなす角度は、前記第３方向が前記第１方向に対して
なす角度よりも小である半導体集積回路装置構造とする
ものである。
１方向に延び、互いに隣接する第１、第２ワード線と、
前記第１ワード線に隣接し前記第２ワード線と反対側に
配置された第３ワード線と、前記第２ワード線に隣接し
前記第１ワード線と反対側に配置された第４ワード線
と、前記第１方向に交差する第２方向に延び、連続的に
隣接する第１,第２及び第３ビット線と、前記第１及び
第２方向と交差する第３方向に延びる活性領域と、前記
活性領域内であって、前記第１、第２ワード線間に位置
する第１半導体領域と、前記活性領域内であって、前記
第１、第３ワード線間及び第２、第４ワード線間に位置
する第２半導体領域と、前記容量素子を構成する第１及
び第２電極と、前記第１及び第２電極間に位置する誘電
体膜と、前記第２半導体領域と前記第１電極とを電気的
に接続する複数の第１導体層とを有し、前記第１導体層
は、前記ワード線と前記ビット線で囲まれた領域の各々
に配置され、前記第１、第３ワード線間に配置された第
１導体層の中心と、前記第２、第４ワード線間に配置さ
れた第１導体層の中心とを結ぶ直線が前記第１方向に対
してなす角度は、前記第３方向が前記第１方向に対して
なす角度よりも小である半導体集積回路装置構造とする
ものである。
【００１４】また、請求項９に記載の発明は、第１方向
に延びる複数のワード線と、前記第１方向に交差する第
２方向に延びる複数のビット線と、それぞれが１つのト
ランジスタと１つの容量素子とを有する複数のメモリセ
ルとを備え、前記ビット線上に前記容量素子を配置した
半導体集積回路装置であって、半導体基板上において２
つのワード線及び１つのビット線と交差し、前記第１及
び第２方向と異なる第３方向に延びる活性領域と、前記
活性領域内に形成され、前記トランジスタのソース、ド
レインとして機能する第１及び第２半導体領域と、前記
容量素子を構成する第１及び第２電極と、前記第１及び
第２電極間に位置する誘電体膜と、前記ビット線と前記
第１電極との間に位置する第１絶縁膜と、前記第１絶縁
膜に設けられた第１開孔内に形成され、前記第１及び第
２半導体領域の一方と、前記第１電極とを電気的に接続
するための第１導体層とからなり、前記第１導体層は、
前記ワード線とビット線で囲まれた領域の各々に配置さ
れ、前記第１導体層の前記第２方向における幅は、前記
ワード線の幅よりも小である半導体集積回路装置構造と
するものである。
に延びる複数のワード線と、前記第１方向に交差する第
２方向に延びる複数のビット線と、それぞれが１つのト
ランジスタと１つの容量素子とを有する複数のメモリセ
ルとを備え、前記ビット線上に前記容量素子を配置した
半導体集積回路装置であって、半導体基板上において２
つのワード線及び１つのビット線と交差し、前記第１及
び第２方向と異なる第３方向に延びる活性領域と、前記
活性領域内に形成され、前記トランジスタのソース、ド
レインとして機能する第１及び第２半導体領域と、前記
容量素子を構成する第１及び第２電極と、前記第１及び
第２電極間に位置する誘電体膜と、前記ビット線と前記
第１電極との間に位置する第１絶縁膜と、前記第１絶縁
膜に設けられた第１開孔内に形成され、前記第１及び第
２半導体領域の一方と、前記第１電極とを電気的に接続
するための第１導体層とからなり、前記第１導体層は、
前記ワード線とビット線で囲まれた領域の各々に配置さ
れ、前記第１導体層の前記第２方向における幅は、前記
ワード線の幅よりも小である半導体集積回路装置構造と
するものである。
【００１５】また、請求項１５に記載の発明は、第１方
向に延びる複数のワード線と、前記第１方向に交差する
第２方向に延びる複数のビット線と、それぞれが１つの
トランジスタと１つの容量素子とを有する複数のメモリ
セルとを備え、前記ビット線上に前記容量素子を配置し
た半導体集積回路装置であって、半導体基板上に形成さ
れた前記容量素子を構成する第１及び第２電極と、前記
第１及び第２電極間に位置する誘電体膜と、前記ビット
線と前記第１電極との間に位置する第１絶縁膜と、前記
第１絶縁膜に形成された第１開孔内に形成され、前記ト
ランジスタと、前記第１電極とを電気的に接続するため
の第１導体層とからなり、前記第１導体層は前記ワード
線とビット線によって囲まれた領域の各々に配置され、
前記ビット線の幅は、前記ワード線の幅よりも小である
半導体集積回路装置構造とするものである。
向に延びる複数のワード線と、前記第１方向に交差する
第２方向に延びる複数のビット線と、それぞれが１つの
トランジスタと１つの容量素子とを有する複数のメモリ
セルとを備え、前記ビット線上に前記容量素子を配置し
た半導体集積回路装置であって、半導体基板上に形成さ
れた前記容量素子を構成する第１及び第２電極と、前記
第１及び第２電極間に位置する誘電体膜と、前記ビット
線と前記第１電極との間に位置する第１絶縁膜と、前記
第１絶縁膜に形成された第１開孔内に形成され、前記ト
ランジスタと、前記第１電極とを電気的に接続するため
の第１導体層とからなり、前記第１導体層は前記ワード
線とビット線によって囲まれた領域の各々に配置され、
前記ビット線の幅は、前記ワード線の幅よりも小である
半導体集積回路装置構造とするものである。
【００１６】請求項２０に記載の発明は、前記半導体集
積回路装置の製造方法であって、半導体基板上に、隣接
する第１,第２及び第３導体層を形成する工程と、前記
第１,第２及び第３導体層の上部及び側壁に第１絶縁膜
を形成する工程と、前記第１,第２及び第３導体層間が
埋まるように、前記第１絶縁膜上に第２絶縁膜を形成す
る工程と、前記第１及び第２導体層間の半導体基板表面
が露出するように、前記第２絶縁膜及び第１絶縁膜に第
１開孔を形成する工程と、前記第１開孔内に第４導体層
を形成する工程と、前記第２及び第３導体層間の半導体
基板表面が露出するように、前記第２絶縁膜及び第１絶
縁膜に第２開孔を形成する工程と、前記第２開孔内に第
５導体層を形成する工程とを有する半導体集積回路装置
の製造方法である。
積回路装置の製造方法であって、半導体基板上に、隣接
する第１,第２及び第３導体層を形成する工程と、前記
第１,第２及び第３導体層の上部及び側壁に第１絶縁膜
を形成する工程と、前記第１,第２及び第３導体層間が
埋まるように、前記第１絶縁膜上に第２絶縁膜を形成す
る工程と、前記第１及び第２導体層間の半導体基板表面
が露出するように、前記第２絶縁膜及び第１絶縁膜に第
１開孔を形成する工程と、前記第１開孔内に第４導体層
を形成する工程と、前記第２及び第３導体層間の半導体
基板表面が露出するように、前記第２絶縁膜及び第１絶
縁膜に第２開孔を形成する工程と、前記第２開孔内に第
５導体層を形成する工程とを有する半導体集積回路装置
の製造方法である。
【００１７】請求項２２に記載の発明は、前記半導体集
積回路装置の製造方法であって、半導体基板上のメモリ
セル形成領域に第１及び第２導体層を、周辺回路形成領
域に第３導体層を形成する工程と、前記第１、第２及び
第３導体層上に、前記第１及び第２導体層間が埋まらな
い程度の膜厚の第１絶縁膜を形成する工程と、前記第
１、第２及び第３導体層上に、前記第１及び第２導体層
間が埋まるような膜厚の第２絶縁膜を形成する工程と、
前記メモリセル領域を第３絶縁膜で覆った状態で、前記
第３導体層上の第１、第２絶縁膜に異方性エッチングを
施し、前記第３導体層の側壁に側壁絶縁膜を形成する工
程とを有する半導体集積回路装置の製造方法である。
積回路装置の製造方法であって、半導体基板上のメモリ
セル形成領域に第１及び第２導体層を、周辺回路形成領
域に第３導体層を形成する工程と、前記第１、第２及び
第３導体層上に、前記第１及び第２導体層間が埋まらな
い程度の膜厚の第１絶縁膜を形成する工程と、前記第
１、第２及び第３導体層上に、前記第１及び第２導体層
間が埋まるような膜厚の第２絶縁膜を形成する工程と、
前記メモリセル領域を第３絶縁膜で覆った状態で、前記
第３導体層上の第１、第２絶縁膜に異方性エッチングを
施し、前記第３導体層の側壁に側壁絶縁膜を形成する工
程とを有する半導体集積回路装置の製造方法である。
【００１８】上記半導体集積回路装置の構造，製造方法
により、ビット線容量が小さくできてノイズ耐性に優れ
た、しかもセル面積の小さい半導体集積回路装置を提
供，製造できるものであります。
により、ビット線容量が小さくできてノイズ耐性に優れ
た、しかもセル面積の小さい半導体集積回路装置を提
供，製造できるものであります。
【００１９】
【発明の実施の形態】（実施例１）以下、本発明の実施
例を、レイアウト図及びプロセスフロー断面図を用いて
説明する。
例を、レイアウト図及びプロセスフロー断面図を用いて
説明する。
【００２０】まず始めに、半導体基板（７）を用意し
て、図８に示すような浅溝素子分離領域（８）を形成す
る。続いて、ウエル及びパンチスルーストッパ領域を形
成する為に、不純物イオンを打ち込む。ゲート酸化膜を
形成した後に、５０ｎｍのノンドープのポリシリコンを
公知のＣＶＤ（Chemical Vapor Deposition）法を用い
て堆積する。２極性ゲート形成の為に、Ｎゲート領域に
はリンイオンをエネルギー５ｋｅＶ、ドーズ量２ｅ１５
ｃｍ−２の条件で打ち込み、Pゲート領域にはボロンイ
オンをエネルギー２ｋｅＶ、ドーズ量２ｅ１５ｃｍ−２
の条件で打ち込む。勿論、リンの代わりにヒソを、ボロ
ンの代わりにＢＦ2を用いても構わない。続いて、ワー
ド線抵抗を低減する為にＴｉＮを１０ｎｍ、Ｗを８０ｎ
ｍスパッタする。ＴｉＮはポリシリコンとＷの間のシリ
サイド化反応を抑える為であり、ＷＮを代わりに用いる
こともできる。さらに、自己整合コンタクト用として、
ＣＶＤ法を用いてＳｉＮを１００ｎｍ堆積する。つづい
て、公知のドライエッチ法を用いて、ＳｉＮ／Ｗ／Ｔｉ
Ｎ／ｐｏｌｙ−Ｓｉを加工し、ゲート電極（１４）を形
成して図９のようになった。ワード線（２）レイアウト
は図１０に示すようになる。次に、周辺ＭＯＳＦＥＴの
拡散層形成の為に、レジストマスクを用いて、Ｎ型ＭＯ
ＳＦＥＴにはヒソイオンをエネルギー２０ｋｅＶ、ドー
ズ量１ｅ１４ｃｍ−２の条件で、P型のＭＯＳＦＥＴに
はＢＦ2イオンをエネルギー２０ｋｅＶ、ドーズ量１ｅ
１４ｃｍ−２の条件で、打ち込む。さらにＣＶＤ法を用
いてＳｉＮ（１２０３）を３０ｎｍ堆積し、図１１のよ
うになる。続いて、ゲート側壁膜を形成するために、周
辺回路領域のＳｉＮをエッチバックし、レジストをマス
クに拡散層抵抗低減を目的にイオン打ち込みを行う。先
ず、P型拡散層領域をレジストで開口し、ＢＦ2イオンを
エネルギー２０ｋｅＶ、ドーズ量２ｅ１５ｃｍ−２の条
件で打ち込む。続いて、レジストを除去した後、Ｎ型拡
散層領域をレジストで開口し、ヒソイオンをエネルギー
１５ｋｅＶ、ドーズ量２ｅ１５ｃｍ−２で打ち込む。
て、図８に示すような浅溝素子分離領域（８）を形成す
る。続いて、ウエル及びパンチスルーストッパ領域を形
成する為に、不純物イオンを打ち込む。ゲート酸化膜を
形成した後に、５０ｎｍのノンドープのポリシリコンを
公知のＣＶＤ（Chemical Vapor Deposition）法を用い
て堆積する。２極性ゲート形成の為に、Ｎゲート領域に
はリンイオンをエネルギー５ｋｅＶ、ドーズ量２ｅ１５
ｃｍ−２の条件で打ち込み、Pゲート領域にはボロンイ
オンをエネルギー２ｋｅＶ、ドーズ量２ｅ１５ｃｍ−２
の条件で打ち込む。勿論、リンの代わりにヒソを、ボロ
ンの代わりにＢＦ2を用いても構わない。続いて、ワー
ド線抵抗を低減する為にＴｉＮを１０ｎｍ、Ｗを８０ｎ
ｍスパッタする。ＴｉＮはポリシリコンとＷの間のシリ
サイド化反応を抑える為であり、ＷＮを代わりに用いる
こともできる。さらに、自己整合コンタクト用として、
ＣＶＤ法を用いてＳｉＮを１００ｎｍ堆積する。つづい
て、公知のドライエッチ法を用いて、ＳｉＮ／Ｗ／Ｔｉ
Ｎ／ｐｏｌｙ−Ｓｉを加工し、ゲート電極（１４）を形
成して図９のようになった。ワード線（２）レイアウト
は図１０に示すようになる。次に、周辺ＭＯＳＦＥＴの
拡散層形成の為に、レジストマスクを用いて、Ｎ型ＭＯ
ＳＦＥＴにはヒソイオンをエネルギー２０ｋｅＶ、ドー
ズ量１ｅ１４ｃｍ−２の条件で、P型のＭＯＳＦＥＴに
はＢＦ2イオンをエネルギー２０ｋｅＶ、ドーズ量１ｅ
１４ｃｍ−２の条件で、打ち込む。さらにＣＶＤ法を用
いてＳｉＮ（１２０３）を３０ｎｍ堆積し、図１１のよ
うになる。続いて、ゲート側壁膜を形成するために、周
辺回路領域のＳｉＮをエッチバックし、レジストをマス
クに拡散層抵抗低減を目的にイオン打ち込みを行う。先
ず、P型拡散層領域をレジストで開口し、ＢＦ2イオンを
エネルギー２０ｋｅＶ、ドーズ量２ｅ１５ｃｍ−２の条
件で打ち込む。続いて、レジストを除去した後、Ｎ型拡
散層領域をレジストで開口し、ヒソイオンをエネルギー
１５ｋｅＶ、ドーズ量２ｅ１５ｃｍ−２で打ち込む。
【００２１】次に、３５０ｎｍの酸化膜をＣＶＤ法を用
いて堆積し平坦化を行い、レジストをマスクにメモリア
レー内において、ビット線やキャパシタ電極用の直径約
０.２ミクロンのプラグ穴を開口し、下地ＳｉＮを露出
させる。ゲート電極はＳｉＮで完全に覆われているの
で、酸化膜加工の際にゲート電極が露出することはなか
った。この時の、プラグのレイアウトパタン（１６）を
図１２に示す。続いて、３０ｎｍのＳｉＮドライエッチ
を行い、基板に形成された拡散層表面を露出させて図１
３のようになる。続いて、メモリセルトランジスタの電
界緩和を目的として、リンをエネルギー２５ｋｅＶ、ド
ーズ量６ｅ１２ｃｍ−２の条件で打ち込む。次に、メモ
リセルプラグとなるポリシリコンを５００ｎｍ堆積す
る。勿論、このポリシリコンにはリンを４ｅ２０ｃｍ−
３の濃度でドープされている。次にポリシリコンの平坦
化を行い、図１４のようにメモリセル下部電極プラグ
（１６）が形成された。
いて堆積し平坦化を行い、レジストをマスクにメモリア
レー内において、ビット線やキャパシタ電極用の直径約
０.２ミクロンのプラグ穴を開口し、下地ＳｉＮを露出
させる。ゲート電極はＳｉＮで完全に覆われているの
で、酸化膜加工の際にゲート電極が露出することはなか
った。この時の、プラグのレイアウトパタン（１６）を
図１２に示す。続いて、３０ｎｍのＳｉＮドライエッチ
を行い、基板に形成された拡散層表面を露出させて図１
３のようになる。続いて、メモリセルトランジスタの電
界緩和を目的として、リンをエネルギー２５ｋｅＶ、ド
ーズ量６ｅ１２ｃｍ−２の条件で打ち込む。次に、メモ
リセルプラグとなるポリシリコンを５００ｎｍ堆積す
る。勿論、このポリシリコンにはリンを４ｅ２０ｃｍ−
３の濃度でドープされている。次にポリシリコンの平坦
化を行い、図１４のようにメモリセル下部電極プラグ
（１６）が形成された。
【００２２】続いて、ＣＶＤによりシリコン酸化膜（９
０３）を５０ｎｍ堆積した後に、図１５のように直径
０.１８ミクロンのメモリセルアレー部のビット線コン
タクトと、周辺回路のコンタクトを開口する。この時
の、ビット線コンタクトのレイアウトパタン（１７）を
図１６に示す。次に、ＴｉＮプラグの形成を行う。ＣＶ
Ｄにより１００ｎｍのＴｉＮ（１８）を堆積し、さらに
ＴｉＮエッチバック工程を行い、ＴｉＮプラグ（１８,
１９）を形成し図１７を得る。本実施例ではＴｉＮプラ
グを用いたが、プラグ材料としてＷ／ＴｉＮ積層膜を用
いても構わない。
０３）を５０ｎｍ堆積した後に、図１５のように直径
０.１８ミクロンのメモリセルアレー部のビット線コン
タクトと、周辺回路のコンタクトを開口する。この時
の、ビット線コンタクトのレイアウトパタン（１７）を
図１６に示す。次に、ＴｉＮプラグの形成を行う。ＣＶ
Ｄにより１００ｎｍのＴｉＮ（１８）を堆積し、さらに
ＴｉＮエッチバック工程を行い、ＴｉＮプラグ（１８,
１９）を形成し図１７を得る。本実施例ではＴｉＮプラ
グを用いたが、プラグ材料としてＷ／ＴｉＮ積層膜を用
いても構わない。
【００２３】次にビット線に用いるＷを５０ｎｍスパッ
タする。続いて、レジストをマスクにＷをドライエッチ
し、メモリセルアレー部ではビット線（２０）、周辺回
路部ではインターコネクト配線（２１）が図１８のよう
に形成される。尚、図１９にはメモリセルアレーにおけ
るビット線（２０）レイアウトを示している。ビット線
ピッチは、ワード線ピッチを２Ｆとして、３Ｆである。
タする。続いて、レジストをマスクにＷをドライエッチ
し、メモリセルアレー部ではビット線（２０）、周辺回
路部ではインターコネクト配線（２１）が図１８のよう
に形成される。尚、図１９にはメモリセルアレーにおけ
るビット線（２０）レイアウトを示している。ビット線
ピッチは、ワード線ピッチを２Ｆとして、３Ｆである。
【００２４】この時、後のキャパシタ下部電極コンタク
ト開口の際に、ビット線との短絡を防ぐ為に、ビット線
をレジストアッシングにより約５０ｎｍ細線化し、８０
ｎｍとした。更に、層間絶縁膜として酸化膜（９０４）
を２００ｎｍ堆積し、エッチバック工程により平坦化し
た。次に、キャパシタ下部電極コンタクトを形成する。
自己整合プロセスを用いることなく、コンタクトを開口
する目的で、キャパシタ下部電極コンタクト（２２）は
図２０に示したように、下部電極プラグに対してビット
線から離れる方向にオフセットし、しかも、その直径を
下地プラグよりも小さくしている。メモリセルコンタク
トのレイアウトの特徴を言い換えると次のようになる。
まず、ワード線方向に関しては、隣接上部キャパシタ電
極プラグ（２２）の中心距離が、隣接下部キャパシタ電
極プラグ（１６）の中心距離よりも大きい。またビット
線方向に関しては、隣接上部キャパシタ電極プラグ（２
２）の中心距離が、隣接下部キャパシタ電極プラグ（１
６）の中心距離よりも小さくなっている。この結果、自
己整合コンタクト形成技術を用いること無く、ビット線
との短絡を防止することが可能になる。また、下部キャ
パシタ電極プラグ（１６）が大きく開口されている結
果、たとえ上部キャパシタ下部電極プラグ（２２）がオ
フセットされていても、必要十分なプラグの重なりが確
保されている。続いて、リンを高濃度に含む多結晶シリ
コンを３００ｎｍ堆積し、エッチバック工程により平坦
化し、プラグ（２２）を形成して、図２０中のＢＢ方向
の断面図は図２１のようになった。
ト開口の際に、ビット線との短絡を防ぐ為に、ビット線
をレジストアッシングにより約５０ｎｍ細線化し、８０
ｎｍとした。更に、層間絶縁膜として酸化膜（９０４）
を２００ｎｍ堆積し、エッチバック工程により平坦化し
た。次に、キャパシタ下部電極コンタクトを形成する。
自己整合プロセスを用いることなく、コンタクトを開口
する目的で、キャパシタ下部電極コンタクト（２２）は
図２０に示したように、下部電極プラグに対してビット
線から離れる方向にオフセットし、しかも、その直径を
下地プラグよりも小さくしている。メモリセルコンタク
トのレイアウトの特徴を言い換えると次のようになる。
まず、ワード線方向に関しては、隣接上部キャパシタ電
極プラグ（２２）の中心距離が、隣接下部キャパシタ電
極プラグ（１６）の中心距離よりも大きい。またビット
線方向に関しては、隣接上部キャパシタ電極プラグ（２
２）の中心距離が、隣接下部キャパシタ電極プラグ（１
６）の中心距離よりも小さくなっている。この結果、自
己整合コンタクト形成技術を用いること無く、ビット線
との短絡を防止することが可能になる。また、下部キャ
パシタ電極プラグ（１６）が大きく開口されている結
果、たとえ上部キャパシタ下部電極プラグ（２２）がオ
フセットされていても、必要十分なプラグの重なりが確
保されている。続いて、リンを高濃度に含む多結晶シリ
コンを３００ｎｍ堆積し、エッチバック工程により平坦
化し、プラグ（２２）を形成して、図２０中のＢＢ方向
の断面図は図２１のようになった。
【００２５】続いて、公知の製造方法を用いて、メモリ
キャパシタ（２３）及び配線２（２６）の形成を行い、
図２２に示す所望の半導体記憶装置を得た。勿論、必要
に応じて配線層を増やすことは可能である。
キャパシタ（２３）及び配線２（２６）の形成を行い、
図２２に示す所望の半導体記憶装置を得た。勿論、必要
に応じて配線層を増やすことは可能である。
【００２６】以上述べたように本実施例によれば、キャ
パシタ下部電極プラグを下地プラグからオフセットさ
せ、しかもその径を下地プラグよりも小さくすることに
よって、セル面積を増大させることなく、自己整合プロ
セスを用いずに開放型ビット線配置のＤＲＡＭを形成で
きた。また、本実施例には以下のような特長もある。即
ち、開放型ビット線配置を有するＤＲＡＭにおいては、
寄生抵抗及び容量の低減が、ノイズの観点からは極めて
重要である。本実施例では、ワードにポリシリコンとタ
ングステンの積層膜、ビット線にタングステンを用いる
ことによって、ワード線とビット線の低抵抗化を達成
し、その結果ノイズに対して強い構造となっている。
パシタ下部電極プラグを下地プラグからオフセットさ
せ、しかもその径を下地プラグよりも小さくすることに
よって、セル面積を増大させることなく、自己整合プロ
セスを用いずに開放型ビット線配置のＤＲＡＭを形成で
きた。また、本実施例には以下のような特長もある。即
ち、開放型ビット線配置を有するＤＲＡＭにおいては、
寄生抵抗及び容量の低減が、ノイズの観点からは極めて
重要である。本実施例では、ワードにポリシリコンとタ
ングステンの積層膜、ビット線にタングステンを用いる
ことによって、ワード線とビット線の低抵抗化を達成
し、その結果ノイズに対して強い構造となっている。
【００２７】（実施例２）本実施例の目的は、実施例１
と同様に、ノイズに対して強く、セル面積の小さい開放
型ビット線配置を有するＤＲＡＭの製造方法を提案する
ものである。実施例１との違いは製造工程の簡略化、即
ちマスク枚数の削減にある。具体的には、実施例１にお
いては、キャパシタ下部電極プラグが積層プラグ構造に
なっていたが、本実施例では、単一プラグ構造としてい
る。その製造工程を以下、図面を用いて説明する。
と同様に、ノイズに対して強く、セル面積の小さい開放
型ビット線配置を有するＤＲＡＭの製造方法を提案する
ものである。実施例１との違いは製造工程の簡略化、即
ちマスク枚数の削減にある。具体的には、実施例１にお
いては、キャパシタ下部電極プラグが積層プラグ構造に
なっていたが、本実施例では、単一プラグ構造としてい
る。その製造工程を以下、図面を用いて説明する。
【００２８】図１１に示したワード線形成までは実施例
１と同様である。続いて、層間絶縁膜（９０２）を堆積
し、ビット線コンタクト及び、周辺回路コンタクトを開
口する。次に、プラグ電極（１８,１９）を形成し、タ
ングステンから成るビット線（２０）及びローカルイン
タコネクト配線（２１）を形成して、図２３のようにな
った。この時、実施例１と同様にビット線は細線化さ
れ、その幅は約８０ｎｍであった。さらに、層間絶縁膜
として、シリコン酸化膜（９０４）を堆積平坦化し、キ
ャパシタ電極プラグコンタクト（２２）を開口する。こ
の時の、平面レイアウトを図２４に示す。この特長は、
キャパシタプラグコンタクトが下地の素子形成領域に対
して、ビット線との短絡余裕を増大させる方向にオフセ
ットされている点である。尚、キャパシタプラグコンタ
クトの直径は約１００ｎｍである。この結果、ビット線
間隔を広げることなく、ビット線との短絡を回避して、
図２５に示すようにキャパシタ下部電極プラグコンタク
トを開口し、プラグ電極（２２）を形成できた。この実
施例には、プラグと素子形成領域の重なりが減少する結
果、コンタクト抵抗が増大するという懸念がある。しか
し、実際にはメモリセルの特性を劣化させる程のコンタ
クト抵抗の増大は観測されなかった。以降のキャパシタ
形成及び配線工程は実施例１と同様である。こうして、
所望の半導体記憶装置を得た。
１と同様である。続いて、層間絶縁膜（９０２）を堆積
し、ビット線コンタクト及び、周辺回路コンタクトを開
口する。次に、プラグ電極（１８,１９）を形成し、タ
ングステンから成るビット線（２０）及びローカルイン
タコネクト配線（２１）を形成して、図２３のようにな
った。この時、実施例１と同様にビット線は細線化さ
れ、その幅は約８０ｎｍであった。さらに、層間絶縁膜
として、シリコン酸化膜（９０４）を堆積平坦化し、キ
ャパシタ電極プラグコンタクト（２２）を開口する。こ
の時の、平面レイアウトを図２４に示す。この特長は、
キャパシタプラグコンタクトが下地の素子形成領域に対
して、ビット線との短絡余裕を増大させる方向にオフセ
ットされている点である。尚、キャパシタプラグコンタ
クトの直径は約１００ｎｍである。この結果、ビット線
間隔を広げることなく、ビット線との短絡を回避して、
図２５に示すようにキャパシタ下部電極プラグコンタク
トを開口し、プラグ電極（２２）を形成できた。この実
施例には、プラグと素子形成領域の重なりが減少する結
果、コンタクト抵抗が増大するという懸念がある。しか
し、実際にはメモリセルの特性を劣化させる程のコンタ
クト抵抗の増大は観測されなかった。以降のキャパシタ
形成及び配線工程は実施例１と同様である。こうして、
所望の半導体記憶装置を得た。
【００２９】以上述べたように、本実施例においては、
キャパシタ下部電極と基板活性化領域をつなぐプラグを
単一構造とし、プラグのレイアウトをワード線が走る方
向に、ビット線との距離を増大させる向きにオフセット
させ、かつその直径を１００ｎｍにすることによって、
セル面積を増大することなく、しかも自己整合プロセス
を用いない結果ビット線容量の小さい開放型ビット線配
置のＤＲＡＭを形成できた。
キャパシタ下部電極と基板活性化領域をつなぐプラグを
単一構造とし、プラグのレイアウトをワード線が走る方
向に、ビット線との距離を増大させる向きにオフセット
させ、かつその直径を１００ｎｍにすることによって、
セル面積を増大することなく、しかも自己整合プロセス
を用いない結果ビット線容量の小さい開放型ビット線配
置のＤＲＡＭを形成できた。
【００３０】（実施例３）本実施例は、開放型ビット線
配置を有するＤＲＡＭにおいて、特に、実施例１のプロ
セスフローに関して、メモリセル周りの合わせ余裕を増
大させるものである。
配置を有するＤＲＡＭにおいて、特に、実施例１のプロ
セスフローに関して、メモリセル周りの合わせ余裕を増
大させるものである。
【００３１】実施例１においては、次のような順序でメ
モリセルプラグを形成している。即ち、まず、ビット線
及びキャパシタの下部プラグ（１６）を形成（図２
６）、ビット線上部プラグ（１８）を形成（図２７）、
ビット線（２０）を形成し、キャパシタ電極の上部プラ
グ（２２）を形成（図２８）、の順となっている。これ
に対して、本実施例では次のようなフローで形成した。
まず、図２９に示したように、多結晶Ｓｉからなるキャ
パシタ下部電極プラグ（１６）を形成する。次に、図３
０に示したように、層間膜を堆積した後に、ビット線コ
ンタクトを開口し、多結晶Ｓｉからなるビット線プラグ
を形成する。続いて、ビット線プラグをエッチバックす
ることによりくぼませ、その中に、Ｗ／ＴｉＮプラグ
（１８）を形成し図３１のようになる。この時、同時
に、周辺回路コンタクトプラグ（１９）も形成する。続
いて、Ｗからなるビット線（２０）を形成し、さらにキ
ャパシタ下部プラグ（２２）を形成し、図３２を得る。
本実施例においては、プラグと拡散層の接触部にはすべ
て多結晶Ｓｉを用いたが、工程簡略化の観点から、Ｗ／
ＴｉＮ等のメタル材料を用いることも勿論可能である。
モリセルプラグを形成している。即ち、まず、ビット線
及びキャパシタの下部プラグ（１６）を形成（図２
６）、ビット線上部プラグ（１８）を形成（図２７）、
ビット線（２０）を形成し、キャパシタ電極の上部プラ
グ（２２）を形成（図２８）、の順となっている。これ
に対して、本実施例では次のようなフローで形成した。
まず、図２９に示したように、多結晶Ｓｉからなるキャ
パシタ下部電極プラグ（１６）を形成する。次に、図３
０に示したように、層間膜を堆積した後に、ビット線コ
ンタクトを開口し、多結晶Ｓｉからなるビット線プラグ
を形成する。続いて、ビット線プラグをエッチバックす
ることによりくぼませ、その中に、Ｗ／ＴｉＮプラグ
（１８）を形成し図３１のようになる。この時、同時
に、周辺回路コンタクトプラグ（１９）も形成する。続
いて、Ｗからなるビット線（２０）を形成し、さらにキ
ャパシタ下部プラグ（２２）を形成し、図３２を得る。
本実施例においては、プラグと拡散層の接触部にはすべ
て多結晶Ｓｉを用いたが、工程簡略化の観点から、Ｗ／
ＴｉＮ等のメタル材料を用いることも勿論可能である。
【００３２】本実施例においては、ビット線上部コンタ
クトプラグ（１８）を実効的に、ビット線下部コンタク
トプラグ（１６）に対して自己整合的に形成することに
なる。この結果、実施例１よりもメモリセルのプラグ形
成プロセスにおいて、合わせマージンを大きく確保する
ことに成功した。
クトプラグ（１８）を実効的に、ビット線下部コンタク
トプラグ（１６）に対して自己整合的に形成することに
なる。この結果、実施例１よりもメモリセルのプラグ形
成プロセスにおいて、合わせマージンを大きく確保する
ことに成功した。
【００３３】（実施例４）本実施例は、開放型ビット線
配置を有するＤＲＡＭにおいて、周辺回路の高性能化を
実現する手法に関するものである。実施例１に示したよ
うに、フィーチャーサイズ０.１３ｕｍを有するＤＲＡ
Ｍにおいては、メモリセルプラグの拡散層とのコンタク
ト面積確保の観点から、メモリセルにおいては側壁膜は
３０ｎｍ程度に制限される。工程簡略化の観点からは、
これを周辺回路の側壁膜として使用するのが望ましい。
しかし、トランジスタの高性能化と信頼性両立の為に
は、側壁膜は１００ｎｍ程度必要である。そこで、本実
施例においては、メモリセルトランジスタと周辺回路ト
ランジスタの側壁膜の膜厚を異なるものとした。具体的
には、図３３に示したように、メモリセルにおいては、
側壁膜として３０ｎｍのシリコンナイトライド（１２０
３）を、周辺回路においては、シリコンナイトライド３
０ｎｍ（１２０３）とシリコン酸化膜４０ｎｍ（２７）
の積層膜とした。
配置を有するＤＲＡＭにおいて、周辺回路の高性能化を
実現する手法に関するものである。実施例１に示したよ
うに、フィーチャーサイズ０.１３ｕｍを有するＤＲＡ
Ｍにおいては、メモリセルプラグの拡散層とのコンタク
ト面積確保の観点から、メモリセルにおいては側壁膜は
３０ｎｍ程度に制限される。工程簡略化の観点からは、
これを周辺回路の側壁膜として使用するのが望ましい。
しかし、トランジスタの高性能化と信頼性両立の為に
は、側壁膜は１００ｎｍ程度必要である。そこで、本実
施例においては、メモリセルトランジスタと周辺回路ト
ランジスタの側壁膜の膜厚を異なるものとした。具体的
には、図３３に示したように、メモリセルにおいては、
側壁膜として３０ｎｍのシリコンナイトライド（１２０
３）を、周辺回路においては、シリコンナイトライド３
０ｎｍ（１２０３）とシリコン酸化膜４０ｎｍ（２７）
の積層膜とした。
【００３４】こうして、本実施例においては、周辺回路
トランジスタの側壁膜をメモリセルトランジスタのそれ
よりも厚く形成することにより、高性能化と信頼性の両
立を可能にした。
トランジスタの側壁膜をメモリセルトランジスタのそれ
よりも厚く形成することにより、高性能化と信頼性の両
立を可能にした。
【００３５】（実施例５）本実施例は開放型ビット線配
置を有するＤＲＡＭのセンスアンプレイアウトに関する
ものである。従来の折り返しビット線配置を有するＤＲ
ＡＭにおいては、センスアンプは図３４(ａ)に示したよ
うに、ビット線ピッチを２Ｆとして、８Ｆ内に収めれば
よい。この場合の典型的なセンスアンプのレイアウトを
図３５(ａ)に示す。しかし、開放型ビット線配置を有す
るＤＲＡＭにおいては、セル面積を増大させない為に
は、図３４(ｂ)に示したように、６Ｆの範囲に入れる必
要がある。即ち、センスアンプの短辺方向の長さを短縮
する必要がある。そこで、センスアンプを形成するトラ
ンジスタに関しては、ゲート電極とコンタクトの間隔を
縮小できる、自己整合コンタクトプロセスを適用した。
この時のレイアウトを図３５(ｂ)に示す。この結果、所
望のピッチの中にセンスアンプを配置することができ
た。従来は、センスアンプにおいて技術的に難度の高い
自己整合コンタクト技術を用いることはなかった。
置を有するＤＲＡＭのセンスアンプレイアウトに関する
ものである。従来の折り返しビット線配置を有するＤＲ
ＡＭにおいては、センスアンプは図３４(ａ)に示したよ
うに、ビット線ピッチを２Ｆとして、８Ｆ内に収めれば
よい。この場合の典型的なセンスアンプのレイアウトを
図３５(ａ)に示す。しかし、開放型ビット線配置を有す
るＤＲＡＭにおいては、セル面積を増大させない為に
は、図３４(ｂ)に示したように、６Ｆの範囲に入れる必
要がある。即ち、センスアンプの短辺方向の長さを短縮
する必要がある。そこで、センスアンプを形成するトラ
ンジスタに関しては、ゲート電極とコンタクトの間隔を
縮小できる、自己整合コンタクトプロセスを適用した。
この時のレイアウトを図３５(ｂ)に示す。この結果、所
望のピッチの中にセンスアンプを配置することができ
た。従来は、センスアンプにおいて技術的に難度の高い
自己整合コンタクト技術を用いることはなかった。
【００３６】このように、本実施例においては、開放型
ビット線配置を有するＤＲＡＭのセンスアンプにおい
て、ゲートに対する自己整合コンタクト開口プロセスを
適用することによって、６Ｆのピッチの中でのレイアウ
トを可能にした。この結果、ビット線ピッチを緩和する
ことなく、所望の半導体記憶装置を実現できた。
ビット線配置を有するＤＲＡＭのセンスアンプにおい
て、ゲートに対する自己整合コンタクト開口プロセスを
適用することによって、６Ｆのピッチの中でのレイアウ
トを可能にした。この結果、ビット線ピッチを緩和する
ことなく、所望の半導体記憶装置を実現できた。
【００３７】（実施例６）本実施例は開放型ビット線配
置を有するＤＲＡＭのメモリセルレイアウトに関するも
のである。実施例１や２におけるレイアウトでは、ワー
ド線とビット線が互いに直交し、それらに対して素子形
成領域が斜めに交差していた。本実施例では、ワード線
と素子形成領域が互いに直交し、ビット線がそれらに対
して斜めに交差するレイアウトを提案する。
置を有するＤＲＡＭのメモリセルレイアウトに関するも
のである。実施例１や２におけるレイアウトでは、ワー
ド線とビット線が互いに直交し、それらに対して素子形
成領域が斜めに交差していた。本実施例では、ワード線
と素子形成領域が互いに直交し、ビット線がそれらに対
して斜めに交差するレイアウトを提案する。
【００３８】図３６に本実施例におけるメモリセルの１
レイアウト図を示す。セル面積は実施例１と同様、にフ
ィーチャーサイズをＦとして、６Ｆ2である。実施例１
と同様の製造工程を経て、所望の半導体記憶装置を得
た。また、図３７には、別のメモリセルレイアウトを示
す。この場合、実施例２と同様の製造工程を経て、所望
の半導体記憶装置を得た。図３６と図３７のレイアウト
の違いは、キャパシタ下部電極に繋がるプラグが図３６
の場合は積層構造であるのに対し、図３７の場合は単層
構造である点である。いずれの場合も、キャパシタ下部
電極プラグをビット線から離す方向にオフセットするこ
とにより、セル面積を増大させることなく、ノイズに対
して強い、開放型ビット線配置を有する、半導体記憶装
置を実現できた。また本実施例には、素子形成領域の分
離幅を実施例１や２よりも大きく確保でき、その結果と
して、メモリセル間のリークを低減できるという特長を
も有する。
レイアウト図を示す。セル面積は実施例１と同様、にフ
ィーチャーサイズをＦとして、６Ｆ2である。実施例１
と同様の製造工程を経て、所望の半導体記憶装置を得
た。また、図３７には、別のメモリセルレイアウトを示
す。この場合、実施例２と同様の製造工程を経て、所望
の半導体記憶装置を得た。図３６と図３７のレイアウト
の違いは、キャパシタ下部電極に繋がるプラグが図３６
の場合は積層構造であるのに対し、図３７の場合は単層
構造である点である。いずれの場合も、キャパシタ下部
電極プラグをビット線から離す方向にオフセットするこ
とにより、セル面積を増大させることなく、ノイズに対
して強い、開放型ビット線配置を有する、半導体記憶装
置を実現できた。また本実施例には、素子形成領域の分
離幅を実施例１や２よりも大きく確保でき、その結果と
して、メモリセル間のリークを低減できるという特長を
も有する。
【００３９】
【発明の効果】本発明には、開放型ビット線配置を有す
るＤＲＡＭにおいて、ノイズに対する耐性を向上し、し
かも同時にセル面積の縮小を可能にする、という効果が
ある。
るＤＲＡＭにおいて、ノイズに対する耐性を向上し、し
かも同時にセル面積の縮小を可能にする、という効果が
ある。
【図１】従来の折り返しビット線配置構造を有するＤＲ
ＡＭのメモリセルレイアウト。
ＡＭのメモリセルレイアウト。
【図２】従来の開放型ビット線配置を有するＤＲＡＭの
メモリセルレイアウト。
メモリセルレイアウト。
【図３】(ａ)折り返しビット線配置構造の原理図。 (ｂ)開放型ビット線配置構造の原理図。
【図４】自己整合コンタクトプロセスの説明図。
【図５】自己整合コンタクトプロセスの説明図。
【図６】自己整合コンタクトプロセスの説明図。
【図７】自己整合コンタクトプロセスの説明図。
【図８】本発明の半導体記憶装置の１製造工程における
断面図。
断面図。
【図９】本発明の半導体記憶装置の１製造工程における
断面図。
断面図。
【図１０】本発明の半導体記憶装置の１製造工程におけ
るレイアウト図。
るレイアウト図。
【図１１】本発明の半導体記憶装置の１製造工程におけ
る断面図。
る断面図。
【図１２】本発明の半導体記憶装置の１製造工程におけ
るレイアウト図。
るレイアウト図。
【図１３】本発明の半導体記憶装置の１製造工程におけ
る断面図。
る断面図。
【図１４】本発明の半導体記憶装置の１製造工程におけ
る断面図。
る断面図。
【図１５】本発明の半導体記憶装置の１製造工程におけ
る断面図。
る断面図。
【図１６】本発明の半導体記憶装置の１製造工程におけ
るレイアウト図。
るレイアウト図。
【図１７】本発明の半導体記憶装置の１製造工程におけ
る断面図。
る断面図。
【図１８】本発明の半導体記憶装置の１製造工程におけ
る断面図。
る断面図。
【図１９】本発明の半導体記憶装置の１製造工程におけ
るレイアウト図。
るレイアウト図。
【図２０】本発明の半導体記憶装置の１製造工程におけ
るレイアウト図。
るレイアウト図。
【図２１】本発明の半導体記憶装置の１製造工程におけ
る断面図。
る断面図。
【図２２】本発明の半導体記憶装置の１製造工程におけ
る断面図。
る断面図。
【図２３】本発明の半導体記憶装置の１製造工程におけ
る断面図。
る断面図。
【図２４】本発明の半導体記憶装置の１製造工程におけ
るレイアウト図。
るレイアウト図。
【図２５】本発明の半導体記憶装置の１製造工程におけ
る断面図。
る断面図。
【図２６】本発明の半導体記憶装置の１製造工程におけ
る断面図。
る断面図。
【図２７】本発明の半導体記憶装置の１製造工程におけ
る断面図。
る断面図。
【図２８】本発明の半導体記憶装置の１製造工程におけ
る断面図。
る断面図。
【図２９】本発明の半導体記憶装置の１製造工程におけ
る断面図。
る断面図。
【図３０】本発明の半導体記憶装置の１製造工程におけ
る断面図。
る断面図。
【図３１】本発明の半導体記憶装置の１製造工程におけ
る断面図。
る断面図。
【図３２】本発明の半導体記憶装置の１製造工程におけ
る断面図。
る断面図。
【図３３】本発明の半導体記憶装置の１製造工程におけ
る断面図。
る断面図。
【図３４】(ａ)折り返しビット線構造におけるセンスア
ンプ配置。 (ｂ)開放型ビット線構造におけるセンスアンプ配置。
ンプ配置。 (ｂ)開放型ビット線構造におけるセンスアンプ配置。
【図３５】(ａ)従来のセンスアンプレイアウト。 (ｂ)本発明の１実施例におけるセンスアンプレイアウ
ト。
ト。
【図３６】本発明の半導体記憶装置の１実施例における
メモリレイアウト。
メモリレイアウト。
【図３７】本発明の半導体記憶装置の１実施例における
メモリレイアウト。
メモリレイアウト。
１…活性化領域、２…ワード線、３…ビット線、４…ビ
ット線コンタクト、５…キャパシタ下部電極コンタクト
１、６…センスアンプ、７…メモリセル、７…Ｓｉ基
板、８…素子分離領域、９，９０１，９０２，９０３，
９０４，９０５，９０６…層間絶縁膜、１０…ビット線
コンタクトプラグ、１１…タングステン、１２，１２０
１，１２０２，１２０３…シリコンナイトライド、１３
…キャパシタ下部電極コンタクトプラグ、１４…ワード
線（Ｗ／ＴｉＮ／ポリシリコン）、１５…ゲート電極
（周辺回路）、１６…メモリセルプラグ、１７…ビット
線コンタクト、１８…ビット線コンタクトプラグ、１９
…周辺トランジスタコンタクトプラグ、２０…ビット
線、２１…配線１、２２…キャパシタ下部電極コンタク
ト２、２３…キャパシタ下部電極、２４…プレート電
極、２５…周辺回路配線接続プラグ、２６…配線２、２
７…側壁酸化膜、２８…Ｙ選択ゲート、２９…プリチャ
ージ回路、３０…センスアンプＮＭＯＳ、３１…センス
アンプＰＭＯＳ、３２…Ｎ型ウエル領域。
ット線コンタクト、５…キャパシタ下部電極コンタクト
１、６…センスアンプ、７…メモリセル、７…Ｓｉ基
板、８…素子分離領域、９，９０１，９０２，９０３，
９０４，９０５，９０６…層間絶縁膜、１０…ビット線
コンタクトプラグ、１１…タングステン、１２，１２０
１，１２０２，１２０３…シリコンナイトライド、１３
…キャパシタ下部電極コンタクトプラグ、１４…ワード
線（Ｗ／ＴｉＮ／ポリシリコン）、１５…ゲート電極
（周辺回路）、１６…メモリセルプラグ、１７…ビット
線コンタクト、１８…ビット線コンタクトプラグ、１９
…周辺トランジスタコンタクトプラグ、２０…ビット
線、２１…配線１、２２…キャパシタ下部電極コンタク
ト２、２３…キャパシタ下部電極、２４…プレート電
極、２５…周辺回路配線接続プラグ、２６…配線２、２
７…側壁酸化膜、２８…Ｙ選択ゲート、２９…プリチャ
ージ回路、３０…センスアンプＮＭＯＳ、３１…センス
アンプＰＭＯＳ、３２…Ｎ型ウエル領域。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 浅野 勇 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 永井 亮 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 関口 知紀 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 竹村 理一郎 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 Ｆターム(参考） 5F083 AD31 GA02 GA03 GA09 GA12 GA27 JA39 JA40 KA05 LA03 LA12 LA13 LA21 MA01 MA03 MA06 MA15 MA16 MA17 MA19 MA20 PR29 PR43 PR44 PR53 PR54 ZA05 ZA06
Claims (23)
- 【請求項１】第１方向に延びる複数のワード線と、前記
第１方向に交差する第２方向に延びる複数のビット線
と、それぞれが１つのトランジスタと１つの容量素子と
を有する複数のメモリセルとを備え、前記ビット線上に
前記容量素子を配置した半導体集積回路装置であって、 半導体基板上において、前記複数のワード線中の隣接す
る第１、第２ワード線及び前記複数のビット線中の第１
ビット線と交差し、前記第１及び第２方向と異なる第３
方向に延び、前記第３方向に対して直交する第４方向に
所定の幅を有する活性領域と、 前記活性領域内に形成され、前記トランジスタのソー
ス、ドレインとして機能する第１及び第２半導体領域
と、 前記容量素子を構成する第１及び第２電極と、前記第１
及び第２電極間に位置する誘電体膜と、 前記ビット線と前記第１電極との間に位置する第１絶縁
膜と、 前記第１絶縁膜に形成された第１開孔内に形成され、前
記第１及び第２半導体領域の一方と、前記第１電極（キ
ャパシタ下部電極）とを電気的に接続するための第１導
体層とからなり、 前記第１導体層は前記ワード線とビット線によって囲ま
れた領域の各々に配置され、前記第１導体層の中心は、
前記第３方向に沿う前記活性領域の中心線からずれてい
ることを特徴とする半導体集積回路装置。 - 【請求項２】請求項１に記載の半導体集積回路装置にお
いて、更に前記第１導体層と前記第１及び第２半導体領
域の一方との間に配置された第２半導体層を有し、前記
第１方向において、前記第２半導体層の幅は、前記第１
半導体層の幅よりも大であることを特徴とする半導体集
積回路装置。 - 【請求項３】請求項２記載の半導体集積回路装置におい
て、 前記第１方向において隣接する第２半導体層の中心間距
離は、前記第２半導体層の上に配置された前記第１半導
体層の中心間距離よりも小であることを特徴とする半導
体集積回路装置。 - 【請求項４】請求項２記載の半導体集積回路装置におい
て、 前記第２方向において隣接する第２半導体層の中心間距
離は、前記第２半導体層の上に配置された前記第１半導
体層の中心間距離よりも大であることを特徴とする半導
体集積回路装置。 - 【請求項５】請求項２記載の半導体集積回路装置におい
て、 前記ワード線と前記第２導体層間には窒化珪素膜が存在
し、前記ビット線と前記第１導体層間には窒化珪素膜は
存在しないことを特徴とする半導体集積回路装置。 - 【請求項６】請求項１記載の半導体集積回路装置におい
て、 前記第２方向において、前記第１導体層の幅は、前記ワ
ード線の幅よりも小であることを特徴とする半導体集積
回路装置。 - 【請求項７】請求項１記載の半導体集積回路装置におい
て、 前記ビット線の幅は、前記ワード線の幅よりも小である
ことを特徴とする半導体集積回路装置。 - 【請求項８】各々が第１方向に延び、互いに隣接する第
１、第２ワード線と、前記第１ワード線に隣接し前記第
２ワード線と反対側に配置された第３ワード線と、前記
第２ワード線に隣接し前記第１ワード線と反対側に配置
された第４ワード線と、 前記第１方向に交差する第２方向に延び、連続的に隣接
する第１,第２及び第３ビット線と、 前記第１及び第２方向と交差する第３方向に延びる活性
領域と、 前記活性領域内であって、前記第１、第２ワード線間に
位置する第１半導体領域と、前記活性領域内であって、
前記第１、第３ワード線間及び第２、第４ワード線間に
位置する第２半導体領域と、 前記容量素子を構成する第１及び第２電極と、前記第１
及び第２電極間に位置する誘電体膜と、 前記第２半導体領域と前記第１電極とを電気的に接続す
る複数の第１導体層とを有し、 前記第１導体層は、前記ワード線と前記ビット線で囲ま
れた領域の各々に配置され、前記第１、第３ワード線間
に配置された第１導体層の中心と、前記第２、第４ワー
ド線間に配置された第１導体層の中心とを結ぶ直線が前
記第１方向に対してなす角度は、前記第３方向が前記第
１方向に対してなす角度よりも小であることを特徴とす
る半導体集積回路装置。 - 【請求項９】第１方向に延びる複数のワード線と、前記
第１方向に交差する第２方向に延びる複数のビット線
と、それぞれが１つのトランジスタと１つの容量素子と
を有する複数のメモリセルとを備え、前記ビット線上に
前記容量素子を配置した半導体集積回路装置であって、 半導体基板上において２つのワード線及び１つのビット
線と交差し、前記第１及び第２方向と異なる第３方向に
延びる活性領域と、 前記活性領域内に形成され、前記トランジスタのソー
ス、ドレインとして機能する第１及び第２半導体領域
と、 前記容量素子を構成する第１及び第２電極と、前記第１
及び第２電極間に位置する誘電体膜と、 前記ビット線と前記第１電極との間に位置する第１絶縁
膜と、 前記第１絶縁膜に設けられた第１開孔内に形成され、前
記第１及び第２半導体領域の一方と、前記第１電極とを
電気的に接続するための第１導体層とからなり、 前記
第１導体層は、前記ワード線とビット線で囲まれた領域
の各々に配置され、 前記第１導体層の前記第２方向に
おける幅は、前記ワード線の幅よりも小であることを特
徴とする半導体集積回路装置。 - 【請求項１０】請求項９記載の半導体集積回路装置にお
いて、更に前記第１導体層と前記第１及び第２半導体領
域の一方との間に配置された第２半導体層を有し、前記
第１方向において、前記第２半導体層の幅は、前記第１
半導体層の幅よりも大であることを特徴とする半導体集
積回路装置。 - 【請求項１１】請求項１０記載の半導体集積回路装置に
おいて、 前記第１方向において隣接する第２半導体層の中心間距
離は、前記第２半導体層の上に配置された前記第１半導
体層の中心間距離よりも小であることを特徴とする半導
体集積回路装置。 - 【請求項１２】請求項１０記載の半導体集積回路装置に
おいて、 前記第２方向において隣接する第２半導体層の中心間距
離は、前記第２半導体層の上に配置された前記第１半導
体層の中心間距離よりも大であることを特徴とする半導
体集積回路装置。 - 【請求項１３】請求項１０記載の半導体集積回路装置に
おいて、 前記ワード線と前記第２導体層間には窒化珪素膜が存在
し、前記ビット線と前記第１導体層間には窒化珪素膜は
存在しないことを特徴とする半導体集積回路装置。 - 【請求項１４】請求項９において、 前記ビット線の幅は、前記ワード線の幅よりも小である
ことを特徴とする半導体集積回路装置。 - 【請求項１５】第１方向に延びる複数のワード線と、前
記第１方向に交差する第２方向に延びる複数のビット線
と、それぞれが１つのトランジスタと１つの容量素子と
を有する複数のメモリセルとを備え、前記ビット線上に
前記容量素子を配置した半導体集積回路装置であって、 半導体基板上に形成された前記容量素子を構成する第１
及び第２電極と、前記第１及び第２電極間に位置する誘
電体膜と、 前記ビット線と前記第１電極との間に位置する第１絶縁
膜と、 前記第１絶縁膜に形成された第１開孔内に形成され、前
記トランジスタと、前記第１電極とを電気的に接続する
ための第１導体層とからなり、 前記第１導体層は前記ワード線とビット線によって囲ま
れた領域の各々に配置され、前記ビット線の幅は、前記
ワード線の幅よりも小であることを特徴とする半導体集
積回路装置。 - 【請求項１６】請求項１５記載の半導体集積回路装置に
おいて、更に 前記第１導体層と前記第１及び第２半導体領域の一方と
の間に配置された第２半導体層を有し、前記第１方向に
おいて、前記第２半導体層の幅は、前記第１半導体層の
幅よりも大であることを特徴とする半導体集積回路装
置。 - 【請求項１７】請求項１６記載の半導体集積回路装置に
おいて、 前記第１方向において隣接する第２半導体層の中心間距
離は、前記第２半導体層の上に配置された前記第１半導
体層の中心間距離よりも小であることを特徴とする半導
体集積回路装置。 - 【請求項１８】請求項１６記載の半導体集積回路装置に
おいて、 前記第２方向において隣接する第２半導体層の中心間距
離は、前記第２半導体層の上に配置された前記第１半導
体層の中心間距離よりも大であることを特徴とする半導
体集積回路装置。 - 【請求項１９】請求項１６記載の半導体集積回路装置に
おいて、 前記ワード線と前記第２導体層間には窒化珪素膜が存在
し、前記ビット線と前記第１導体層間には窒化珪素膜は
存在しないことを特徴とする半導体集積回路装置。 - 【請求項２０】半導体基板上に、隣接する第１,第２及
び第３導体層を形成する工程と、 前記第１,第２及び第３導体層の上部及び側壁に第１絶
縁膜を形成する工程と、 前記第１,第２及び第３導体
層間が埋まるように、前記第１絶縁膜上に第２絶縁膜を
形成する工程と、 前記第１及び第２導体層間の半導体基板表面が露出する
ように、前記第２絶縁膜及び第１絶縁膜に第１開孔を形
成する工程と、 前記第１開孔内に第４導体層を形成する工程と、 前記第２及び第３導体層間の半導体基板表面が露出する
ように、前記第２絶縁膜及び第１絶縁膜に第２開孔を形
成する工程と、 前記第２開孔内に第５導体層を形成する工程とからなる
半導体集積回路装置の製造方法。 - 【請求項２１】請求項２０記載の半導体集積回路装置の
製造方法において、更に前記第５導体層上に第３絶縁膜
を形成し、前記第３絶縁膜に、前記第５導体層の一部を
露出する第３開孔を形成する工程と、 前記第３開孔内に第６絶縁膜を形成し、前記第６絶縁膜
に異方性エッチングを施し、前記第３開孔の側壁に側壁
絶縁膜を残す工程と、 前記第３開孔内を第６導体層で埋める工程とを有するこ
とを特徴とする半導体集積回路装置の製造方法。 - 【請求項２２】半導体基板上のメモリセル形成領域に第
１及び第２導体層を、周辺回路形成領域に第３導体層を
形成する工程と、 前記第１、第２及び第３導体層上に、前記第１及び第２
導体層間が埋まらない程度の膜厚の第１絶縁膜を形成す
る工程と、 前記第１、第２及び第３導体層上に、前記第１及び第２
導体層間が埋まるような膜厚の第２絶縁膜を形成する工
程と、 前記メモリセル領域を第３絶縁膜で覆った状態で、前記
第３導体層上の第１、第２絶縁膜に異方性エッチングを
施し、前記第３導体層の側壁に側壁絶縁膜を形成する工
程からなる半導体集積回路装置の製造方法。 - 【請求項２３】請求項２２記載の半導体集積回路装置の
製造方法において、更に前記メモリセル領域の第２絶縁
膜上に、第４絶縁膜を形成する工程と、 前記第４、第２及び第１絶縁膜エッチングを施し、前記
第１、第２導体層間に開孔を形成する工程とからなり、
前記第１絶縁膜は窒化珪素膜であり、前記第２及び第４
絶縁膜は酸化珪素膜であることを特徴とする半導体集積
回路装置の製造方法。
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