JP2013026514A - 記憶装置およびその製造方法 - Google Patents
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Abstract
【解決手段】各々第1電極と第2電極との間に記憶層を有する複数の記憶素子と、ワード線により制御される複数のアクセストランジスタとを備え、前記第1電極は、それぞれ前記アクセストランジスタを介して第1ビット線に接続され、二つの第1電極が、隣り合う異なるアクセストランジスタを介して同一の第1ビット線に接続されていると共に一つの記憶層を共有し、前記一つの記憶層は一本の第2ビット線に接続されている記憶装置。
【選択図】図1
Description
(A)半導体基板に複数のアクセストランジスタを形成し、複数のアクセストランジスタにワード線を接続する工程
(B)複数のアクセストランジスタの各々にビットコンタクト電極を接続し、ビットコンタクト電極に第1ビット線を接続する工程
(C)複数のアクセストランジスタの各々にノードコンタクト電極を接続し、ノードコンタクト電極の上に第1電極を形成する工程
(D)第1電極上部を絶縁膜で覆う工程
(E)絶縁膜に孔を形成し、孔内に、隣り合う異なるアクセストランジスタを介して同一の第1ビット線に接続された二つの第1電極を露出させる工程
(F)孔を記憶層材料膜で埋め込む工程
(G)孔からはみ出した記憶層材料膜を化学機械研磨により除去することにより、孔内に、二つの第1電極によって共有される一つの記憶層を形成する工程
(H)一つの記憶層に一本の第2ビット線を接続する工程
1.第1の実施の形態(記憶層の上に上部電極を直接設ける例)
2.第2の実施の形態(記憶層の上に絶縁膜を設け、この絶縁膜に開口したコンタクト孔を介して上部電極を記憶層に接続する例)
3.第3の実施の形態(PCMの例)
4.第4の実施の形態(ReRAMの例)
図1は、本開示の第1の実施の形態に係る記憶装置の平面構成を表したものである。図2は、図1のII−II線における断面構成、図3は、図1のIII−III線における断面構成をそれぞれ表したものである。また、図4は、この記憶装置1の等価回路を表したものである。この記憶装置1は、基板11に、複数のアクセストランジスタTrおよび複数の記憶素子20を有している。アクセストランジスタTrのゲートは、図4に示したように、ワード線WLに接続されている。アクセストランジスタTrのソースまたはドレインの一方は、図4に示したように、ビットコンタクト電極BCを介して第1ビット線1BLに接続されている。アクセストランジスタTrのソースまたはドレインの他方は、図4に示したように、ノードコンタクト電極NCを介して記憶素子20の第1電極(下部電極)21に接続されている。
図18および図19は、本開示の第2の実施の形態に係る記憶装置1Aの平面構成を表したものである。この記憶装置1Aは、記憶層22の上に絶縁膜16を設け、この絶縁膜16のコンタクト孔16Aを介して第2ビット線2BLを記憶層22に接続するようにしたものである。このことを除いては、記憶装置1Aは、上記第1の実施の形態と同様の構成を有している。
図24は、本開示の第3の実施の形態に係る記憶装置1の記憶素子20Aの構成を表したものである。この記憶装置1は、記憶素子20AがPCM(Phase Change Memory)(相変化型メモリ)により構成されていることを除いては、上記第1または第2の実施の形態と同様の構成、作用および効果を有し、第1または第2の実施の形態と同様にして製造することができる。よって、対応する構成要素には同一の符号を付して説明する。
図25は、本開示の第4の実施の形態に係る記憶装置1の記憶素子20Bの構成を表したものである。この記憶装置1は、記憶素子20BがReRAM(Resistive Random Access Memory)(抵抗変化型メモリ)により構成されていることを除いては、上記第1または第2の実施の形態と同様の構成、作用および効果を有し、第1または第2の実施の形態と同様にして製造することができる。よって、対応する構成要素には同一の符号を付して説明する。
(1)
各々第1電極と第2電極との間に記憶層を有する複数の記憶素子と、ワード線により制御される複数のアクセストランジスタとを備え、
前記第1電極は、それぞれ前記アクセストランジスタを介して第1ビット線に接続され、
二つの第1電極が、隣り合う異なるアクセストランジスタを介して同一の第1ビット線に接続されていると共に一つの記憶層を共有し、
前記一つの記憶層は一本の第2ビット線に接続されている
記憶装置。
(2)
前記第2電極が、前記第2ビット線の機能を兼ねている
前記(1)記載の記憶装置。
(3)
前記記憶層は、前記第1電極上部の絶縁膜に設けられた孔に埋め込まれている
前記(1)または(2)記載の記憶装置。
(4)
前記第2ビット線は、前記第1ビット線に平行な方向に設けられている
前記(1)ないし(3)のいずれか1項に記載の記憶装置。
(5)
前記第1ビット線と前記アクセストランジスタとを接続するビットコンタクト電極と、
前記第1電極と前記アクセストランジスタとを接続するノードコンタクト電極と
を備え、
前記第1ビット線は前記ワード線に直交する方向に設けられ、
前記ビットコンタクト電極は、前記第1ビット線に重なると共に、隣り合う2本のワード線の間に設けられ、
前記ノードコンタクト電極は、前記第1電極に重なると共に、前記隣り合う2本のワード線のそれぞれを間にして前記ビットコンタクト電極の反対側に設けられている
前記(1)ないし(4)のいずれか1項に記載の記憶装置。
(6)
前記記憶層は、前記ワード線の延長方向に平行な方向に隣り合う二つの第1電極を覆うドット状のパターンで設けられている
前記(5)記載の記憶装置。
(7)
前記記憶層は、
テルル(Te),硫黄(S)およびセレン(Se)のうち少なくとも1種のカルコゲン元素と共にイオン化可能な金属元素を含むイオン源層と、
前記イオン源層よりも抵抗値の高い材料よりなる抵抗変化層と
を含む前記(1)ないし(6)のいずれか1項に記載の記憶装置。
(8)
半導体基板に複数のアクセストランジスタを形成し、前記複数のアクセストランジスタにワード線を接続する工程と、
前記複数のアクセストランジスタの各々にビットコンタクト電極を接続し、前記ビットコンタクト電極に第1ビット線を接続する工程と、
前記複数のアクセストランジスタの各々にノードコンタクト電極を接続し、前記ノードコンタクト電極の上に第1電極を形成する工程と、
前記第1電極上部を絶縁膜で覆う工程と、
前記絶縁膜に孔を形成し、前記孔内に、隣り合う異なる前記アクセストランジスタを介して同一の前記第1ビット線に接続された二つの第1電極を露出させる工程と、
前記孔を記憶層材料膜で埋め込む工程と、
前記孔からはみ出した前記記憶層材料膜を化学機械研磨により除去することにより、前記孔内に、前記二つの第1電極によって共有される一つの記憶層を形成する工程と、
一つの前記記憶層に一本の第2ビット線を接続する工程と
を含む記憶装置の製造方法。
(9)
前記第2ビット線は、各々前記第1電極と第2電極との間に前記記憶層を有する複数の記憶素子における前記第2電極を構成している
前記(8)記載の記憶装置の製造方法。
Claims (9)
- 各々第1電極と第2電極との間に記憶層を有する複数の記憶素子と、ワード線により制御される複数のアクセストランジスタとを備え、
前記第1電極は、それぞれ前記アクセストランジスタを介して第1ビット線に接続され、
二つの第1電極が、隣り合う異なるアクセストランジスタを介して同一の第1ビット線に接続されていると共に一つの記憶層を共有し、
前記一つの記憶層は一本の第2ビット線に接続されている
記憶装置。 - 前記第2電極が、前記第2ビット線の機能を兼ねている
請求項1記載の記憶装置。 - 前記記憶層は、前記第1電極上部の絶縁膜に設けられた孔に埋め込まれている
請求項1記載の記憶装置。 - 前記第2ビット線は、前記第1ビット線に平行な方向に設けられている
請求項1記載の記憶装置。 - 前記第1ビット線と前記アクセストランジスタとを接続するビットコンタクト電極と、
前記第1電極と前記アクセストランジスタとを接続するノードコンタクト電極と
を備え、
前記第1ビット線は前記ワード線に直交する方向に設けられ、
前記ビットコンタクト電極は、前記第1ビット線に重なると共に、隣り合う2本のワード線の間に設けられ、
前記ノードコンタクト電極は、前記第1電極に重なると共に、前記隣り合う2本のワード線のそれぞれを間にして前記ビットコンタクト電極の反対側に設けられている
請求項1記載の記憶装置。 - 前記記憶層は、前記ワード線の延長方向に平行な方向に隣り合う二つの第1電極を覆うドット状のパターンで設けられている
請求項5記載の記憶装置。 - 前記記憶層は、
テルル(Te),硫黄(S)およびセレン(Se)のうち少なくとも1種のカルコゲン元素と共にイオン化可能な金属元素を含むイオン源層と、
前記イオン源層よりも抵抗値の高い材料よりなる抵抗変化層と
を含む請求項1記載の記憶装置。 - 半導体基板に複数のアクセストランジスタを形成し、前記複数のアクセストランジスタにワード線を接続する工程と、
前記複数のアクセストランジスタの各々にビットコンタクト電極を接続し、前記ビットコンタクト電極に第1ビット線を接続する工程と、
前記複数のアクセストランジスタの各々にノードコンタクト電極を接続し、前記ノードコンタクト電極の上に第1電極を形成する工程と、
前記第1電極上部を絶縁膜で覆う工程と、
前記絶縁膜に孔を形成し、前記孔内に、隣り合う異なる前記アクセストランジスタを介して同一の前記第1ビット線に接続された二つの第1電極を露出させる工程と、
前記孔を記憶層材料膜で埋め込む工程と、
前記孔からはみ出した前記記憶層材料膜を化学機械研磨により除去することにより、前記孔内に、前記二つの第1電極によって共有される一つの記憶層を形成する工程と、
一つの前記記憶層に一本の第2ビット線を接続する工程と
を含む記憶装置の製造方法。 - 前記第2ビット線は、各々前記第1電極と第2電極との間に前記記憶層を有する複数の記憶素子における前記第2電極を構成している
請求項8記載の記憶装置の製造方法。
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