TWI455292B - 快閃記憶體與其製作方法 - Google Patents

Description

快閃記憶體與其製作方法

本發明係關於一種快閃記憶體，特別是一種NAND型快閃記憶體，且此NAND型快閃記憶體在各個儲存電晶體之間具有一接合墊，可有效增進儲存電晶體的存取速度。

近年來，隨著可攜式電子產品的需求增加，快閃記憶體或可電子抹除可編碼唯讀記憶體(electrically erasable programmable read-only memory，以下簡稱為EEPROM)的技術以及市場應用也日益成熟擴大。這些可攜式電子產品包括有數位相機的底片、手機、遊戲機(video game apparatus)、個人數位助理(personal digital assistant,PDA)之記憶體、電話答錄裝置以及可程式IC等等。

快閃記憶體係為一種非揮發性記憶體(non-volatile memory)，其運作原理乃藉由改變電晶體或記憶體單元的臨界電壓(threshold voltage)來控制相對應閘極通道的開啟或關閉以達到記憶資料的目的，使儲存在記憶體中的資料不會因電源中斷而消失。一般而言，快閃記憶體可區分為NOR型及NAND型兩種架構，其中NOR型快閃記憶體讀取快速，適合用在以程式轉換為主的程式碼快閃記憶體(code flash)產品，而NAND型快閃記憶體密度較高，適合用在以存取資料為主的資料快閃記憶體(data flash)，但存取速度也相對較 慢。

本發明於是提供一種快閃記憶體的結構與其製作方法，特別是一種NAND型快閃記憶體的結構與其製造方法，可有效提升儲存記憶體的存取速度。

根據本發明之一實施例，本發明係提供一種快閃記憶體結構，包含一基底以及設置在基底上的一記憶體單元串、複數個接合墊、複數條共用源極線、複數個位元線接觸以及一位元線。記憶體單元串包含複數個儲存電晶體。接合墊設置於兩個儲存電晶體之間。共用源極線以及位元線接觸兩者交替且間隔地電性連接該等接合墊。位元線設置於位元線接觸上且與該等位元線接觸電性連接。

根據本發明之另一實施例，本發明係提供一種快閃記憶體的製作方法。首先提供一基底，並於基底中形成一主動區。接著於主動區上形成一記憶體單元串，記憶體單元串包含複數個儲存電晶體，並在記憶體單元串上形成一第一介電層。然後於第一介電層中形成複數個接合墊於每兩個儲存電晶體之間，並於第一介電層上形成複數條共用源極線，以及一第二介電層覆蓋在共用源極線上。最後，於第二介電層中形成複數個位元線接觸，以及複數個位元線位於第二介電層上。

本發明所提供的一種快閃記憶體的結構與其製作方法，和習知習知NAND型快閃記憶體相比，係設置有共用源極線、接合墊以及位元線接觸，因此可針對每個儲存記憶體個別進行存取，故可提升快閃記憶體的存取速度。

為使熟習本發明所屬技術領域之一般技藝者能更進一步了解本發明，下文特列舉本發明之數個較佳實施例，並配合所附圖式，詳細說明本發明的構成內容及所欲達成之功效。

請參考第1圖以及第2圖，所繪示為本發明一種快閃記憶體的結構示意圖，其中第2圖為第1圖中沿著AA’切線的剖面圖。如第1圖所示，本發明所提供的快閃記憶體400包含有一基底300以及至少一記憶體單元串302。基底300可以是矽基底(silicon substrate)、磊晶矽(epitaxial silicon substrate)、矽鍺半導體基底(silicon germanium substrate)、碳化矽基底(silicon carbide substrate)或矽覆絕緣(silicon-on-insulator,SOI)基底，但並不以此為限。

如第1圖所示，本發明的快閃記憶體400具有一主動區304設置在基底300中，彼此平行且朝一第一方向306延伸，較佳者，這些主動區304會被複數個隔離區(圖未示)所分開。此外，快閃記憶體400之基底300上具有複數條字元線(word line)321、複數條共用源極線(common source line)324以及複數條位元線(bit line)326。於本 發明較佳實施例中，字元線321彼此平行且朝一第二方向308延伸，共用源極線324彼此平行且朝第二方向308延伸，位元線326彼此平行且朝第一方向306延伸，且大體上和主動區304重疊。於本發明較佳實施例中，第一方向306大體上垂直於第二方向308。

如第2圖所示，主動區304係設置在基底300中，並具有適當的摻質。基底300上依序設置有一第一介電層318以及一第二介電層322，其材質例如是二氧化矽(SiO₂ )或其他合適的材料。本發明的記憶體單元串302係設置在主動區304上以及第一介電層318中。記憶體單元串302包含有複數個儲存電晶體310。於本發明之一實施例中，儲存電晶體310包含有一控制閘極(control gate)312、一介電層314、以及一浮動閘極(floating gate)316。可以理解的是，字元線321是電性連接每個控制閘極312。於另一實施例中，儲存電晶體310還可選擇性地具有一蓋層(圖未示)、一間隙壁(spacer)(圖未示)或其他適當的結構。而於本發明其他實施例中，儲存電晶體310也可以具有其他結構，或者，記憶體單元串302還可以包含其他功能的電晶體，例如選擇電晶體。

共用源極線324設置在第一介電層318上且位於第二介電層322中；位元線326則設置於第二介電層322上。如第1圖所示，主動區304、字元線321、共用源極線324以及位元線326各自在第一方向306或第二方向308上延伸，因此如第2圖所示，主動區304、字元線321、共用源極線324以及位元線326係位於不同的半導體 堆疊層中，並透過在第一介電層318中的例如接合墊(landing pad)320或者第二介電層322中的例如位元線接觸(bit line contact)以電性接觸各儲存電晶體310。更詳細來說，接合墊320係設置在第一介電層318，且設置在每兩個儲存電晶體310之間。接合墊320向下接觸主動區304，而向上接觸共用源極線324或者位元線接觸328。共用源極線324以及位元線接觸328係設置在第二介電層322中，於本發明較佳實施例中，共用源極線324以及位元線接觸328是交替且間隔地電性連接接合墊320，也就是說，兩條共用源極線324並不會電性連接在同一記憶體單元串302中相鄰的兩接合墊320，同樣地，兩個位元線接觸328也不會電性連接在同一記憶體單元串302中相鄰的兩接合墊320。而如第2圖所示，位元線接觸328會貫穿第二介電層322，以電性連接接合墊320以及位元線326。位元線326設置在第二介電層322上，以電性連接同一記憶體單元串302上的位元線接觸328。

習知的NAND型快閃記憶體，僅透過一共用源極線以及一位元線對一記憶體單元串中的複數個儲存電晶體進行存取，因此讀取速度較慢。本發明快閃記憶體400，與習知NAND型快閃記憶體相比，特別還具有共用源極線324、接合墊320以及位元線接觸328，對應設置於每個儲存電晶體310，因此可針對每個儲存電晶體310各別別進行存取。舉例來說，在第2圖中，當欲對儲存電晶體C進行存取時，可利用通過儲存電晶體C的字元線、共用源極線B以及位元線D來進行程式化，透過這樣的設計，可提升快閃記憶體400的讀 取速度。此外，於本發明較佳叫實施例中，共用源極線324、接合墊320以及位元線接觸328可以包含適當的低電阻物質，例如多晶矽(poly-silicon)，較佳是金屬，例如是銅(Cu)、鋁(Al)、金(Au)、銀(Ag)、鉬(Mo)、鈦(Ti)、鉭(Ta)、鎘(Cd)、或上述之氮化物、或上述之氧化物、或上述之合金、或上述之組合，以增加快閃記憶體400的存取速度。

請參考第3圖至第8圖，所繪示為本發明一種快閃記憶體的製作方法示意圖，其中第3圖至第8圖為第1圖中沿著AA’切線的剖面圖。如第3圖所示，首先提供一基底300，基底300例如是矽基底、磊晶矽、矽鍺半導體基底、碳化矽基底或矽覆絕緣基底，但不以上述為限。接著在基底300中形成主動區304，例如以離子佈植的方式形成主動區304，其中主動區304會延伸於第一方向306。

如第4圖所示，在主動區304上形成一記憶體單元串302。記憶體單元串302可以包含複數個儲存電晶體310。於本發明之一實施例中，每個儲存電晶體310包含有控制閘極312、介電層314、以及浮動閘極316。而於另一實施例中，儲存電晶體310還可選擇性地具有蓋層(圖未示)、間隙壁(圖未示)或其他適當的結構。而於本發明其他實施例中，記憶體單元串302還可以包含至少一個選擇電晶體(圖未示)。可以理解的是，記憶體單元串302會和字元線321一起形成。接著，於記憶體單元串302上形成第一介電層318，例如是一二氧化矽層。

如第5圖所示，在第一介電層318中一起形成複數個接合墊320。接合墊320會設置在兩個儲存電晶體310之間。於本發明較佳實施例中，接合墊320可以使用習知金屬內連線製程來形成，例如各種鑲嵌(damascene)製程。接合墊320的材質可以包含低電阻材料，例如多晶矽或者金屬。

如第6圖所示，在第一介電層318上形成共用源極線324，共用源極線324會間隔地電性連接接合墊320，也就是說，兩條共用源極線324並不會電性連接在同一記憶體單元串302中相鄰的兩接合墊320。共用源極線324的材質可以包含低電阻材料，例如多晶矽或者金屬。接著，在第一介電層318上形成第二介電層322，以覆蓋各個共用源極線324。第二介電層322係直接接觸第一介電層318，其可例如是二氧化矽層。

如第7圖所示，在第二介電層322中形成複數個位元線接觸328。位元線接觸328會電性連接未被共用源極線324連接的接合墊320，也就是說，兩個位元線接觸328並不會電性連接在同一記憶體單元串302中相鄰的兩接合墊320。於本發明較佳實施例中，位元線接觸328可以使用習知金屬內連線製程來形成，例如各種鑲嵌製程。最後，如第8圖所示，在第二介電層322上形成位元線326，以電性連接位於同一主動區304上的位元線接觸328，而完成了本發明快閃記憶體400的製作。

綜上所述，本發明係提供了一種快閃記憶體的結構與其製作方法。和習知習知NAND型快閃記憶體相比，本發明的快閃記憶體係設置有共用源極線、接合墊以及位元線接觸，因此可針對每個儲存記憶體個別進行存取，故可提升快閃記憶體的存取速度。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

300‧‧‧基底

302‧‧‧記憶體單元串

304‧‧‧主動區

306‧‧‧第一方向

308‧‧‧第二方向

310‧‧‧儲存電晶體

312‧‧‧控制閘極

314‧‧‧介電層

318‧‧‧第一介電層

320‧‧‧接合墊

321‧‧‧字元線

322‧‧‧第二介電層

324‧‧‧共用源極線

326‧‧‧位元線

328‧‧‧位元線接觸

400‧‧‧快閃記憶體

316‧‧‧浮動閘極

第1圖以及第2圖繪示了本發明一種快閃記憶體的結構示意圖。

第3圖至第8圖繪示了本發明一種快閃記憶體的製作方法示意圖。

300‧‧‧基底

302‧‧‧記憶體單元串

304‧‧‧主動區

306‧‧‧第一方向

308‧‧‧第二方向

310‧‧‧儲存電晶體

312‧‧‧控制閘極

314‧‧‧介電層

316‧‧‧浮動閘極

318‧‧‧第一介電層

320‧‧‧接合墊

322‧‧‧第二介電層

324‧‧‧共用源極線

326‧‧‧位元線

328‧‧‧位元線接觸

400‧‧‧快閃記憶體

Claims (14)

1. 一種快閃記憶體，包含：一基底；一記憶體單元串設置於該基底上並延伸於一第一方向，該記憶體單元串包含複數個儲存電晶體；一第一介電層，設置於該基底上，其中該記憶體單元串係被設置於該第一介電層內；一第二介電層，設置於該第一介電層上且直接接觸該第一介電層；複數個接合墊(landing pad)設置於各該儲存電晶體之間；複數條共用源極線(common source line)以及複數個位元線接觸(bit line contact)，設置於該第二介電層內，兩者交替且間隔地(alternatively)電性連接該等接合墊，其中該等共用源極線延伸於一第二方向，該第一方向與該二方向大體上垂直；以及至少一位元線設置於該等位元線接觸上，延伸於該第一方向且與該等位元線接觸電性連接。
2. 如申請專利範圍第1項所述之快閃記憶體，其中該等接合墊係設置於該第一介電層中。
3. 如申請專利範圍第1項所述之快閃記憶體，其中該等位元線設置於該第二介電層上。
4. 如申請專利範圍第1項所述之快閃記憶體，其中該等接合墊包含金屬或多晶矽。
5. 如申請專利範圍第1項所述之快閃記憶體，其中該等共用源極線包含金屬或多晶矽。
6. 如申請專利範圍第1項所述之快閃記憶體，其中該等位元線包含金屬或多晶矽。
7. 一種快閃記憶體的製作方法，包含：提供一基底，並於該基底中形成一主動區；於該主動區上形成一記憶體單元串，該記憶體單元串包含複數個儲存電晶體；在該記憶體單元串上形成一第一介電層；於該第一介電層中形成複數個接合墊於每兩個該儲存電晶體之間；於該第一介電層上形成複數條共用源極線，並形成一第二介電層覆蓋在該共用源極線上，其中該第二介電層係直接接觸該第一介電層；以及於該第二介電層中形成複數個位元線接觸，以及複數條位元線位於該第二介電層上，以電性連接該等位元線接觸。
8. 如申請專利範圍第7項所述之快閃記憶體的製作方法，其中該等 共用源極線以及該等位元線接觸，兩者交替且間隔地電性連接該等接合墊。
9. 如申請專利範圍第7項所述之快閃記憶體的製作方法，其中該記憶體單元串延伸於一第一方向。
10. 如申請專利範圍第9項所述之快閃記憶體的製作方法，其中該位元線延伸於該第一方向。
11. 如申請專利範圍第9項所述之快閃記憶體的製作方法，其中該共用源極線延伸於一第二方向，且該第一方向與該第二方向實質上垂直。
12. 如申請專利範圍第7項所述之快閃記憶體的製作方法，其中該等接合墊包含金屬或多晶矽。
13. 如申請專利範圍第7項所述之快閃記憶體的製作方法，其中該等共用源極線包含金屬或多晶矽。
14. 如申請專利範圍第7項所述之快閃記憶體的製作方法，其中該等位元線包含金屬或多晶矽。