JP2011199240A - ボトムポリ制御ゲートを使用するpmosフラッシュセル - Google Patents
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Abstract
【課題】制御ゲートが占有する面積を大幅に減らし、PMOSメモリ回路の密度を大幅に向上させることができるボトムポリ制御ゲートを使用するPMOSフラッシュセルを提供する。
【解決手段】2つのトランジスタのPMOSメモリセルは、SG−PMOS150a、FG−PMOS150b及び制御ゲート125を備える。SG−PMOS150aは、n型ウェル110中に設けられたドレイン及びソースを有する。FG−PMOS150bは、n型ウェル110中に設けられたソース及びドレインを有する。SG−PMOS150aのドレインとFG−PMOS150bのソースとは同じである。制御ゲート125は、第1のポリシリコン層からなり、アイソレーション構造115上に形成され、FG−PMOS150bの浮遊ゲート135bの延伸部分と重畳する。
【選択図】図1
【解決手段】2つのトランジスタのPMOSメモリセルは、SG−PMOS150a、FG−PMOS150b及び制御ゲート125を備える。SG−PMOS150aは、n型ウェル110中に設けられたドレイン及びソースを有する。FG−PMOS150bは、n型ウェル110中に設けられたソース及びドレインを有する。SG−PMOS150aのドレインとFG−PMOS150bのソースとは同じである。制御ゲート125は、第1のポリシリコン層からなり、アイソレーション構造115上に形成され、FG−PMOS150bの浮遊ゲート135bの延伸部分と重畳する。
【選択図】図1
Description
本発明は、PMOSフラッシュメモリに関し、特に、MTP(Multiple Time Programmable)−PMOSフラッシュメモリに関する。
単一ポリ不揮発性EEPROMセルは、1層だけのポリシリコン層を含むため、メモリセル及びそれに関連するロジック回路は、同じ半導体製造工程を利用して製造することができる。単一のポリセルは、浮遊ゲート(floating gate)及び埋込制御ゲート(buried control gate)を含む。浮遊ゲートは、メモリセルのソース領域とドレイン領域との間のチャネル領域に重畳されている。埋込制御ゲートは、MOSキャパシタと同様に、浮遊ゲートと容量結合されている。初期の単一ポリメモリセルは、主にNMOS技術により製造されていたが、最新の半導体技術では、PMOS単一ポリ浮遊ゲートメモリセル(PMOS single−poly floating gate memory cell)が開発されている(例えば、特許文献1など)。
また、特許文献2では、第2のn型ウェルの中に制御ゲートを形成することにより、浮遊ゲートトランジスタ及び選択ゲートトランジスタが位置する箇所で、制御ゲートと第1のn型ウェルとを電気的に分離し、単一ポリEEPROMセルの機能をさらに向上させている。しかし、メモリセルを電気的に消去する場合、制御ゲートの面積が大きいため、密度の向上には限界がある。
本発明は、PMOSセルの制御ゲートが、絶縁構造上に設けられたポリシリコン層からなるため、制御ゲートが占有する面積を大幅に減らし、PMOSメモリ回路の密度を大幅に向上させることができるボトムポリ制御ゲートを使用するPMOSフラッシュセルを提供することを目的とする。
上記目的を達成するため、本発明の第1の観点に係る2つのトランジスタのPMOSメモリセルは、
SG−PMOS、FG−PMOS及び制御ゲートを備える2つのトランジスタのPMOSメモリセルであって、
前記SG−PMOSは、n型ウェル中に設けられたドレイン及びソースを有し、
前記FG−PMOSは、前記n型ウェル中に設けられたソース及びドレインを有し、前記SG−PMOSの前記ドレインと前記FG−PMOSの前記ソースとが同じであり、
前記制御ゲートは、第1のポリシリコン層からなり、アイソレーション構造上に形成され、前記FG−PMOSの浮遊ゲートの延伸部分と重畳することを特徴とする。
SG−PMOS、FG−PMOS及び制御ゲートを備える2つのトランジスタのPMOSメモリセルであって、
前記SG−PMOSは、n型ウェル中に設けられたドレイン及びソースを有し、
前記FG−PMOSは、前記n型ウェル中に設けられたソース及びドレインを有し、前記SG−PMOSの前記ドレインと前記FG−PMOSの前記ソースとが同じであり、
前記制御ゲートは、第1のポリシリコン層からなり、アイソレーション構造上に形成され、前記FG−PMOSの浮遊ゲートの延伸部分と重畳することを特徴とする。
前記選択ゲート(SG)及び前記浮遊ゲート(FG)は、第2のポリシリコン層からなってもよい。
前記アイソレーション構造は、フィールド酸化膜又はシャロートレンチアイソレーションであってもよい。
上記目的を達成するために、本発明の第2の観点に係る2つのトランジスタのPMOSメモリアレイは、
複数のSG−PMOS、複数のFG−PMOS及び制御ゲートを備える2つのトランジスタのPMOSメモリアレイであって、
前記複数のSG−PMOSは、選択ゲート、ドレイン及びソースをそれぞれ有し、
前記複数のFG−PMOSは、浮遊ゲート、ソース及びドレインを有し、前記SG−PMOSの前記ドレインと前記FG−PMOSの前記ソースとが同じであり、
前記制御ゲートは、第1のポリシリコン層からなり、アイソレーション構造上に形成され、前記FG−PMOSの前記浮遊ゲートの延伸部分と重畳することを特徴とする。
複数のSG−PMOS、複数のFG−PMOS及び制御ゲートを備える2つのトランジスタのPMOSメモリアレイであって、
前記複数のSG−PMOSは、選択ゲート、ドレイン及びソースをそれぞれ有し、
前記複数のFG−PMOSは、浮遊ゲート、ソース及びドレインを有し、前記SG−PMOSの前記ドレインと前記FG−PMOSの前記ソースとが同じであり、
前記制御ゲートは、第1のポリシリコン層からなり、アイソレーション構造上に形成され、前記FG−PMOSの前記浮遊ゲートの延伸部分と重畳することを特徴とする。
前記制御ゲートの末端は、接触点を有してもよい。
前記選択ゲート及び前記浮遊ゲートは、第2のポリシリコン層からなってもよい。
前記アイソレーション構造は、フィールド酸化膜又はシャロートレンチアイソレーションであってもよい。
本発明のボトムポリ制御ゲートを使用するPMOSフラッシュセルは、PMOSセルの制御ゲートが、絶縁構造上に設けたポリシリコン層からなるため、制御ゲートが占有する面積を大幅に減らし、PMOSメモリ回路の密度を大幅に向上させることができる。
図1は、本発明の一実施形態に係るMTP(Multiple−Time−Programming)−2T(two−transistor)−PMOSフラッシュセル100を示す平面図である。図1に示すように、各MTP−2T−PMOSフラッシュセル100は、SG(Selective Gate)−PMOS150a及びFG(Floating Gate)−PMOS150bを有する。SG−PMOS150aは選択ゲート135aを有し、FG−PMOS150bは浮遊ゲート135bを有する。
第1のP+ドープ領域140aは、SG−PMOS150aのソースとして用い、第2のP+ドープ領域140bは、SG−PMOS150aのドレインとして用いる。同様に、第2のP+ドープ領域140bは、FG−PMOS150bのソースとして用い、第3のP+ドープ領域140cは、FG−PMOS150bのドレインとして用いる。第1のP+ドープ領域140a、第2のP+ドープ領域140b及び第3のP+ドープ領域140cのそれぞれはn型ウェル110中に位置する。
制御ゲート125は、アイソレーション構造115上に形成され、n型ウェル110と電気的に分離されている。アイソレーション構造115は、例えば、フィールド酸化膜(Field Oxide Layer:FOX)又はシャロートレンチアイソレーション(Shallow Trench Isolation:STI)でもよい。制御ゲート125、選択ゲート135a、第1のP+ドープ領域140a及び第3のP+ドープ領域140cは、他の金属相互接続構造と電気的に接続するために用いる接触点155,160,165,170をそれぞれ有する。
図2は、図1の線II−IIに沿ったMTP−2T−PMOSフラッシュセルを示す断面図である。図2に示すように、制御ゲート125は、アイソレーション構造115上に形成した第1のポリシリコン層からなる。続いて、制御ゲート125上に第2の誘電体層130を形成し、制御ゲート125と浮遊ゲート135bとを電気的に分離する。
SG−PMOS150a及びFG−PMOS150bのそれぞれは、p型基板105中のn型ウェル110内に形成されている。選択ゲート135a及び浮遊ゲート135bは、第2のポリシリコン層からなり、第1の誘電体層120によりn型ウェルと電気的に分離されている。
上述のMTP−2T−PMOSフラッシュセルのプログラム/消去/リードなどの動作については、上述した制御ゲートの新しい設計によっても変わらないため、ここでは詳しく述べない。
上述の実施形態から分かるように、制御ゲートは、分離したn型ウェル内の拡散領域の替わりに、アイソレーション構造上に形成されたポリシリコン層からなるため、従来の非常に大きなn型ウェル−n型ウェル・アイソレーションレイアウト方式(N−well−to−N−well isolation layout rule)を、非常に小さなポリ−拡散領域レイアウト方式(poly−to−diffusion layout rule)で代替することができる。そのため、ユニットメモリセルの占有面積を約20%減らすことができる。
当該分野の技術を熟知するものが理解できるように、本発明の好適な実施形態を前述の通り開示したが、これらは決して本発明を限定するものではない。本発明の主旨と範囲を逸脱しない範囲内で各種の変更や修正を加えることができる。従って、本発明による特許請求の範囲は、このような変更や修正を含めて広く解釈されるべきである。
100 PMOSフラッシュセル
105 p型基板
110 n型ウェル
115 アイソレーション構造
120 第1の誘電体層
125 制御ゲート
130 第2の誘電体層
135a 選択ゲート
135b 浮遊ゲート
140a 第1のP+ドープ領域
140b 第2のP+ドープ領域
140c 第3のP+ドープ領域
150a SG−PMOS
150b FG−PMOS
155 接触点
160 接触点
165 接触点
170 接触点
105 p型基板
110 n型ウェル
115 アイソレーション構造
120 第1の誘電体層
125 制御ゲート
130 第2の誘電体層
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135b 浮遊ゲート
140a 第1のP+ドープ領域
140b 第2のP+ドープ領域
140c 第3のP+ドープ領域
150a SG−PMOS
150b FG−PMOS
155 接触点
160 接触点
165 接触点
170 接触点
Claims (7)
- SG−PMOS、FG−PMOS及び制御ゲートを備える2つのトランジスタのPMOSメモリセルであって、
前記SG−PMOSは、n型ウェル中に設けられたドレイン及びソースを有し、
前記FG−PMOSは、前記n型ウェル中に設けられたソース及びドレインを有し、前記SG−PMOSの前記ドレインと前記FG−PMOSの前記ソースとが同じであり、
前記制御ゲートは、第1のポリシリコン層からなり、アイソレーション構造上に形成され、前記FG−PMOSの浮遊ゲートの延伸部分と重畳することを特徴とする2つのトランジスタのPMOSメモリセル。 - 前記選択ゲート(SG)及び前記浮遊ゲート(FG)は、第2のポリシリコン層からなることを特徴とする請求項1に記載の2つのトランジスタのPMOSメモリセル。
- 前記アイソレーション構造は、フィールド酸化膜又はシャロートレンチアイソレーションであることを特徴とする請求項1に記載の2つのトランジスタのPMOSメモリセル。
- 複数のSG−PMOS、複数のFG−PMOS及び制御ゲートを備える2つのトランジスタのPMOSメモリアレイであって、
前記複数のSG−PMOSは、選択ゲート、ドレイン及びソースをそれぞれ有し、
前記複数のFG−PMOSは、浮遊ゲート、ソース及びドレインを有し、前記SG−PMOSの前記ドレインと前記FG−PMOSの前記ソースとが同じであり、
前記制御ゲートは、第1のポリシリコン層からなり、アイソレーション構造上に形成され、前記FG−PMOSの前記浮遊ゲートの延伸部分と重畳することを特徴とする2つのトランジスタのPMOSメモリアレイ。 - 前記制御ゲートの末端は、接触点を有することを特徴とする請求項4に記載の2つのトランジスタのPMOSメモリアレイ。
- 前記選択ゲート及び前記浮遊ゲートは、第2のポリシリコン層からなることを特徴とする請求項4に記載の2つのトランジスタのPMOSメモリアレイ。
- 前記アイソレーション構造は、フィールド酸化膜又はシャロートレンチアイソレーションであることを特徴とする請求項4に記載の2つのトランジスタのPMOSメモリアレイ。
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20121113 |
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A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20130409 |