JP2011199240A - ボトムポリ制御ゲートを使用するpmosフラッシュセル - Google Patents

ボトムポリ制御ゲートを使用するpmosフラッシュセル Download PDF

Info

Publication number
JP2011199240A
JP2011199240A JP2010168601A JP2010168601A JP2011199240A JP 2011199240 A JP2011199240 A JP 2011199240A JP 2010168601 A JP2010168601 A JP 2010168601A JP 2010168601 A JP2010168601 A JP 2010168601A JP 2011199240 A JP2011199240 A JP 2011199240A
Authority
JP
Japan
Prior art keywords
pmos
control gate
gate
drain
source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2010168601A
Other languages
English (en)
Inventor
Yushi Cho
有志 張
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Chingis Technology Corp Taiwan
Chingis Technology Corp USA
Original Assignee
Chingis Technology Corp Taiwan
Chingis Technology Corp USA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Chingis Technology Corp Taiwan, Chingis Technology Corp USA filed Critical Chingis Technology Corp Taiwan
Publication of JP2011199240A publication Critical patent/JP2011199240A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C16/00Erasable programmable read-only memories
    • G11C16/02Erasable programmable read-only memories electrically programmable
    • G11C16/04Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0425Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a merged floating gate and select transistor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/788Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881Programmable transistors with only two possible levels of programmation
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B41/00Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B41/00Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

【課題】制御ゲートが占有する面積を大幅に減らし、PMOSメモリ回路の密度を大幅に向上させることができるボトムポリ制御ゲートを使用するPMOSフラッシュセルを提供する。
【解決手段】2つのトランジスタのPMOSメモリセルは、SG−PMOS150a、FG−PMOS150b及び制御ゲート125を備える。SG−PMOS150aは、n型ウェル110中に設けられたドレイン及びソースを有する。FG−PMOS150bは、n型ウェル110中に設けられたソース及びドレインを有する。SG−PMOS150aのドレインとFG−PMOS150bのソースとは同じである。制御ゲート125は、第1のポリシリコン層からなり、アイソレーション構造115上に形成され、FG−PMOS150bの浮遊ゲート135bの延伸部分と重畳する。
【選択図】図1

Description

本発明は、PMOSフラッシュメモリに関し、特に、MTP(Multiple Time Programmable)−PMOSフラッシュメモリに関する。
単一ポリ不揮発性EEPROMセルは、1層だけのポリシリコン層を含むため、メモリセル及びそれに関連するロジック回路は、同じ半導体製造工程を利用して製造することができる。単一のポリセルは、浮遊ゲート(floating gate)及び埋込制御ゲート(buried control gate)を含む。浮遊ゲートは、メモリセルのソース領域とドレイン領域との間のチャネル領域に重畳されている。埋込制御ゲートは、MOSキャパシタと同様に、浮遊ゲートと容量結合されている。初期の単一ポリメモリセルは、主にNMOS技術により製造されていたが、最新の半導体技術では、PMOS単一ポリ浮遊ゲートメモリセル(PMOS single−poly floating gate memory cell)が開発されている(例えば、特許文献1など)。
また、特許文献2では、第2のn型ウェルの中に制御ゲートを形成することにより、浮遊ゲートトランジスタ及び選択ゲートトランジスタが位置する箇所で、制御ゲートと第1のn型ウェルとを電気的に分離し、単一ポリEEPROMセルの機能をさらに向上させている。しかし、メモリセルを電気的に消去する場合、制御ゲートの面積が大きいため、密度の向上には限界がある。
米国特許第5736764号明細書 米国特許第7078761号明細書
本発明は、PMOSセルの制御ゲートが、絶縁構造上に設けられたポリシリコン層からなるため、制御ゲートが占有する面積を大幅に減らし、PMOSメモリ回路の密度を大幅に向上させることができるボトムポリ制御ゲートを使用するPMOSフラッシュセルを提供することを目的とする。
上記目的を達成するため、本発明の第1の観点に係る2つのトランジスタのPMOSメモリセルは、
SG−PMOS、FG−PMOS及び制御ゲートを備える2つのトランジスタのPMOSメモリセルであって、
前記SG−PMOSは、n型ウェル中に設けられたドレイン及びソースを有し、
前記FG−PMOSは、前記n型ウェル中に設けられたソース及びドレインを有し、前記SG−PMOSの前記ドレインと前記FG−PMOSの前記ソースとが同じであり、
前記制御ゲートは、第1のポリシリコン層からなり、アイソレーション構造上に形成され、前記FG−PMOSの浮遊ゲートの延伸部分と重畳することを特徴とする。
前記選択ゲート(SG)及び前記浮遊ゲート(FG)は、第2のポリシリコン層からなってもよい。
前記アイソレーション構造は、フィールド酸化膜又はシャロートレンチアイソレーションであってもよい。
上記目的を達成するために、本発明の第2の観点に係る2つのトランジスタのPMOSメモリアレイは、
複数のSG−PMOS、複数のFG−PMOS及び制御ゲートを備える2つのトランジスタのPMOSメモリアレイであって、
前記複数のSG−PMOSは、選択ゲート、ドレイン及びソースをそれぞれ有し、
前記複数のFG−PMOSは、浮遊ゲート、ソース及びドレインを有し、前記SG−PMOSの前記ドレインと前記FG−PMOSの前記ソースとが同じであり、
前記制御ゲートは、第1のポリシリコン層からなり、アイソレーション構造上に形成され、前記FG−PMOSの前記浮遊ゲートの延伸部分と重畳することを特徴とする。
前記制御ゲートの末端は、接触点を有してもよい。
前記選択ゲート及び前記浮遊ゲートは、第2のポリシリコン層からなってもよい。
前記アイソレーション構造は、フィールド酸化膜又はシャロートレンチアイソレーションであってもよい。
本発明のボトムポリ制御ゲートを使用するPMOSフラッシュセルは、PMOSセルの制御ゲートが、絶縁構造上に設けたポリシリコン層からなるため、制御ゲートが占有する面積を大幅に減らし、PMOSメモリ回路の密度を大幅に向上させることができる。
本発明の一実施形態に係るMTP−2T−PMOSフラッシュセルを示す平面図である。 図1の線II−IIに沿ったMTP−2T−PMOSフラッシュセルを示す断面図である。
図1は、本発明の一実施形態に係るMTP(Multiple−Time−Programming)−2T(two−transistor)−PMOSフラッシュセル100を示す平面図である。図1に示すように、各MTP−2T−PMOSフラッシュセル100は、SG(Selective Gate)−PMOS150a及びFG(Floating Gate)−PMOS150bを有する。SG−PMOS150aは選択ゲート135aを有し、FG−PMOS150bは浮遊ゲート135bを有する。
第1のPドープ領域140aは、SG−PMOS150aのソースとして用い、第2のPドープ領域140bは、SG−PMOS150aのドレインとして用いる。同様に、第2のPドープ領域140bは、FG−PMOS150bのソースとして用い、第3のPドープ領域140cは、FG−PMOS150bのドレインとして用いる。第1のPドープ領域140a、第2のPドープ領域140b及び第3のPドープ領域140cのそれぞれはn型ウェル110中に位置する。
制御ゲート125は、アイソレーション構造115上に形成され、n型ウェル110と電気的に分離されている。アイソレーション構造115は、例えば、フィールド酸化膜(Field Oxide Layer:FOX)又はシャロートレンチアイソレーション(Shallow Trench Isolation:STI)でもよい。制御ゲート125、選択ゲート135a、第1のPドープ領域140a及び第3のPドープ領域140cは、他の金属相互接続構造と電気的に接続するために用いる接触点155,160,165,170をそれぞれ有する。
図2は、図1の線II−IIに沿ったMTP−2T−PMOSフラッシュセルを示す断面図である。図2に示すように、制御ゲート125は、アイソレーション構造115上に形成した第1のポリシリコン層からなる。続いて、制御ゲート125上に第2の誘電体層130を形成し、制御ゲート125と浮遊ゲート135bとを電気的に分離する。
SG−PMOS150a及びFG−PMOS150bのそれぞれは、p型基板105中のn型ウェル110内に形成されている。選択ゲート135a及び浮遊ゲート135bは、第2のポリシリコン層からなり、第1の誘電体層120によりn型ウェルと電気的に分離されている。
上述のMTP−2T−PMOSフラッシュセルのプログラム/消去/リードなどの動作については、上述した制御ゲートの新しい設計によっても変わらないため、ここでは詳しく述べない。
上述の実施形態から分かるように、制御ゲートは、分離したn型ウェル内の拡散領域の替わりに、アイソレーション構造上に形成されたポリシリコン層からなるため、従来の非常に大きなn型ウェル−n型ウェル・アイソレーションレイアウト方式(N−well−to−N−well isolation layout rule)を、非常に小さなポリ−拡散領域レイアウト方式(poly−to−diffusion layout rule)で代替することができる。そのため、ユニットメモリセルの占有面積を約20%減らすことができる。
当該分野の技術を熟知するものが理解できるように、本発明の好適な実施形態を前述の通り開示したが、これらは決して本発明を限定するものではない。本発明の主旨と範囲を逸脱しない範囲内で各種の変更や修正を加えることができる。従って、本発明による特許請求の範囲は、このような変更や修正を含めて広く解釈されるべきである。
100 PMOSフラッシュセル
105 p型基板
110 n型ウェル
115 アイソレーション構造
120 第1の誘電体層
125 制御ゲート
130 第2の誘電体層
135a 選択ゲート
135b 浮遊ゲート
140a 第1のPドープ領域
140b 第2のPドープ領域
140c 第3のPドープ領域
150a SG−PMOS
150b FG−PMOS
155 接触点
160 接触点
165 接触点
170 接触点

Claims (7)

  1. SG−PMOS、FG−PMOS及び制御ゲートを備える2つのトランジスタのPMOSメモリセルであって、
    前記SG−PMOSは、n型ウェル中に設けられたドレイン及びソースを有し、
    前記FG−PMOSは、前記n型ウェル中に設けられたソース及びドレインを有し、前記SG−PMOSの前記ドレインと前記FG−PMOSの前記ソースとが同じであり、
    前記制御ゲートは、第1のポリシリコン層からなり、アイソレーション構造上に形成され、前記FG−PMOSの浮遊ゲートの延伸部分と重畳することを特徴とする2つのトランジスタのPMOSメモリセル。
  2. 前記選択ゲート(SG)及び前記浮遊ゲート(FG)は、第2のポリシリコン層からなることを特徴とする請求項1に記載の2つのトランジスタのPMOSメモリセル。
  3. 前記アイソレーション構造は、フィールド酸化膜又はシャロートレンチアイソレーションであることを特徴とする請求項1に記載の2つのトランジスタのPMOSメモリセル。
  4. 複数のSG−PMOS、複数のFG−PMOS及び制御ゲートを備える2つのトランジスタのPMOSメモリアレイであって、
    前記複数のSG−PMOSは、選択ゲート、ドレイン及びソースをそれぞれ有し、
    前記複数のFG−PMOSは、浮遊ゲート、ソース及びドレインを有し、前記SG−PMOSの前記ドレインと前記FG−PMOSの前記ソースとが同じであり、
    前記制御ゲートは、第1のポリシリコン層からなり、アイソレーション構造上に形成され、前記FG−PMOSの前記浮遊ゲートの延伸部分と重畳することを特徴とする2つのトランジスタのPMOSメモリアレイ。
  5. 前記制御ゲートの末端は、接触点を有することを特徴とする請求項4に記載の2つのトランジスタのPMOSメモリアレイ。
  6. 前記選択ゲート及び前記浮遊ゲートは、第2のポリシリコン層からなることを特徴とする請求項4に記載の2つのトランジスタのPMOSメモリアレイ。
  7. 前記アイソレーション構造は、フィールド酸化膜又はシャロートレンチアイソレーションであることを特徴とする請求項4に記載の2つのトランジスタのPMOSメモリアレイ。
JP2010168601A 2010-03-23 2010-07-27 ボトムポリ制御ゲートを使用するpmosフラッシュセル Pending JP2011199240A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/729,240 US20110233643A1 (en) 2010-03-23 2010-03-23 PMOS Flash Cell Using Bottom Poly Control Gate
US12/729,240 2010-03-23

Publications (1)

Publication Number Publication Date
JP2011199240A true JP2011199240A (ja) 2011-10-06

Family

ID=44655373

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010168601A Pending JP2011199240A (ja) 2010-03-23 2010-07-27 ボトムポリ制御ゲートを使用するpmosフラッシュセル

Country Status (4)

Country Link
US (1) US20110233643A1 (ja)
JP (1) JP2011199240A (ja)
CN (1) CN102201413B (ja)
TW (1) TW201133800A (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8652907B2 (en) * 2011-03-24 2014-02-18 Spansion Llc Integrating transistors with different poly-silicon heights on the same die
US8709890B2 (en) * 2011-12-12 2014-04-29 International Business Machines Corporation Method and structure for forming ETSOI capacitors, diodes, resistors and back gate contacts
US9818867B2 (en) * 2013-06-27 2017-11-14 Globalfoundries Singapore Pte. Ltd. Simple and cost-free MTP structure
US9406764B2 (en) 2013-06-27 2016-08-02 Globalfoundries Singapore Pte. Ltd. Simple and cost-free MTP structure
US9608081B2 (en) 2013-06-27 2017-03-28 Globalfoundries Singapore Pte. Ltd. Simple and cost-free MTP structure
US9362374B2 (en) 2013-06-27 2016-06-07 Globalfoundries Singapore Pte. Ltd. Simple and cost-free MTP structure
US9515152B2 (en) 2013-06-27 2016-12-06 Globalfoundries Singapore Pte. Ltd. Simple and cost-free MTP structure
US9882566B1 (en) * 2017-01-10 2018-01-30 Ememory Technology Inc. Driving circuit for non-volatile memory

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003092368A (ja) * 2001-09-19 2003-03-28 Ricoh Co Ltd 半導体装置及びその製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5736764A (en) * 1995-11-21 1998-04-07 Programmable Microelectronics Corporation PMOS flash EEPROM cell with single poly
US6157568A (en) * 1998-12-23 2000-12-05 Vantis Corporation Avalanche programmed floating gate memory cell structure with program element in first polysilicon layer
KR100355662B1 (ko) * 2001-08-25 2002-10-11 최웅림 반도체 비휘발성 메모리 및 어레이 그리고 그것의 동작 방법
US7078761B2 (en) * 2004-03-05 2006-07-18 Chingis Technology Corporation Nonvolatile memory solution using single-poly pFlash technology
DE102004061921B4 (de) * 2004-12-22 2011-03-10 Texas Instruments Deutschland Gmbh Halbleiterspeichervorrichtung umfassend mehrere Single-Poly-EPROM-Vorrichtungen
DE102005040847B4 (de) * 2005-08-29 2011-08-18 Texas Instruments Deutschland GmbH, 85356 Single-Poly-EPROM-Baustein und Verfahren zur Herstellung
US20070296034A1 (en) * 2006-06-26 2007-12-27 Hsin-Ming Chen Silicon-on-insulator (soi) memory device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003092368A (ja) * 2001-09-19 2003-03-28 Ricoh Co Ltd 半導体装置及びその製造方法

Also Published As

Publication number Publication date
US20110233643A1 (en) 2011-09-29
TW201133800A (en) 2011-10-01
CN102201413B (zh) 2013-05-15
CN102201413A (zh) 2011-09-28

Similar Documents

Publication Publication Date Title
TWI569418B (zh) 具輔助閘極之非揮發性記憶胞結構
JP6092315B2 (ja) 高スケーラブルな単一ポリ不揮発性メモリセル
CN107978600B (zh) 单层多晶硅非易失性存储器元件
TWI658572B (zh) 具抹除閘極區域的非揮發性記憶體
US10103157B2 (en) Nonvolatile memory having a shallow junction diffusion region
US9041089B2 (en) Nonvolatile memory structure
TWI514518B (zh) 非揮發性記憶體結構及其製法
JP2011199240A (ja) ボトムポリ制御ゲートを使用するpmosフラッシュセル
CN106952923B (zh) 非易失性存储单元结构与阵列结构以及制造方法
US9293468B2 (en) Nonvolatile memory device
TWI705440B (zh) 單多晶非揮發性記憶單元
TWI690927B (zh) 非揮發性記憶體裝置和程式化其之方法
JP2006344735A (ja) 半導体装置
JP2012015301A (ja) 半導体記憶装置
US9153593B1 (en) Nonvolatile memory device having single-layer gate, method of operating the same, and memory cell array thereof
KR102075004B1 (ko) 비휘발성 메모리 장치
US10388660B2 (en) Semiconductor device and method for manufacturing the same
US8436411B2 (en) Non-volatile memory
US20130092996A1 (en) Nand flash memory devices
EP2811531B1 (en) EPROM single-poly memory
EP2811530B1 (en) Single-poly floating-gate transistor comprising an erase gate formed in the substrate
JP2009218546A (ja) 不揮発性半導体記憶装置、不揮発性メモリアレイ、および不揮発性半導体記憶装置の製造方法

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20111115

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20121109

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121113

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20130409